JP2009253246A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】シリコン基板１上に第１アモルファスカーボン膜２４を形成する工程と、第１アモルファスカーボン膜２４上にＢＰＳＧ膜１３を形成する工程と、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６を形成する工程と、第２アモルファスカーボン膜１６をパターニングし、第２アモルファスカーボン膜１６をハードマスクとしてＢＰＳＧ膜１３を第１アモルファスカーボン膜２４が露出するまでエッチングする工程と、露出した第１アモルファスカーボン膜２４および第２アモルファスカーボン膜１６をアッシングする工程とを備える。第１アモルファスカーボン膜２４がエッチングストッパ層として作用する。よってシリコン基板１がオーバーエッチングによりダメージを受けることが防止される。
【選択図】図５

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、コンタクト抵抗の上昇を防止すること可能とする発明に関するものである。

従来のビット線コンタクトプラグの形成工程を説明する。シリコン基板に埋め込まれるようにビット線が形成され、シリコン基板上に層間絶縁膜が堆積される。そして層間絶縁膜上にハードマスクまたはレジストマスクが形成される。その後異方性ドライエッチングにより、ビット線上にコンタクトホールが形成される。

尚、上記の関連技術として特許文献１および２が開示されている。
特開２００７−１７３７６１号公報 特開２０００−１５０４６３号公報

異方性ドライエッチングでは、シリコン基板（ビット線）がエッチングストッパとして機能する。よってコンタクトホールのボトム部のシリコン基板（ビット線）は、オーバーエッチングによりダメージを受ける。するとエッチングダメージによりコンタクト抵抗が増加するため問題である。

本発明は前記背景技術に鑑みなされたものであり、コンタクト抵抗の上昇を防止することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。

前記目的を達成するためになされた本発明の半導体装置の製造方法は、下地層上に第１アモルファスカーボン層を形成する工程と、第１アモルファスカーボン層上に絶縁膜を形成する工程と、絶縁膜上に第２アモルファスカーボン層を形成する工程と、第２アモルファスカーボン層をパターニングし、第２アモルファスカーボン層をハードマスクとして絶縁膜を第１アモルファスカーボン層が露出するまでエッチングする工程と、露出した第１アモルファスカーボン層および第２アモルファスカーボン層をアッシングする工程とを備えることを特徴とする。

これにより、第１アモルファスカーボン層がエッチングストッパ層として作用する。よって下地層がオーバーエッチングによりダメージを受けることが防止される。

またアッシングする工程では、エッチングストッパ層である第１アモルファスカーボン層と、ハードマスクである第２アモルファスカーボン層とを同時にアッシングすることが出来る。よってエッチングストッパ層の除去とハードマスクの除去とを個別に行う必要がないため、工程を削減することが可能となる。またアッシングによりエッチングストッパ層であるアモルファスカーボン層を除去することができる。よってエッチングストッパ層の除去の際に、下地層がダメージを受けることを防止することができる。

また前記目的を達成するためになされた本発明の半導体装置は、シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグと、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜とを備え、ボトム部はアモルファスカーボン膜を貫通して拡散領域に接合されることを特徴とする。

アモルファスカーボン層をコンタクトプラグ形成時のエッチングストッパ層として用いることで、本発明の半導体装置に係る構造が形成される。これにより、拡散領域がオーバーエッチングによりダメージを受けることが防止される。

本発明によれば、コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供することができる。

第１実施形態に係る半導体装置の製造方法を、図１ないし図９を用いて説明する。第１実施形態では、例として、単層のゲート電極を有するMirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程について説明する。

図１に第１実施形態に係る半導体装置のセルアレイ部の部分平面図を示す。シリコン基板１は、互いに平行に伸びる複数の埋め込み型のビット線１０を備える。またビット線１０の上方にビット線１０と直交するように、互いに平行に伸びる複数のワード線９を備える。ビット線１０上には、コンタクトプラグ３３が形成される。そして後述するように、コンタクトプラグ３３を含んでワード線９と平行して伸張する領域に、第１アモルファスカーボン膜２４が成膜される。

図２ないし図９を用いて、図１のＡ−Ａ線断面図におけるコンタクトホールの形成工程を以下に説明する。図２に示すように、シリコン基板１にイオン打ち込みが行われ、不純物拡散領域が形成されることで、埋め込み型のビット線１０が形成される。そして図１に示すように、コンタクト形成領域を含んでワード線９と平行して伸張する領域のシリコン基板１上に、第１アモルファスカーボン膜２４がＣＶＤ法により成膜される。ここでコンタクト形成領域は、ビット線１０のうちコンタクトプラグ３３が形成される領域である。第１アモルファスカーボン膜２４は、アッシングにより除去できる膜である。また第１アモルファスカーボン膜２４が成膜される領域外のシリコン基板１上には、ＯＮＯ層が成膜される。ここでＯＮＯ層とは、電荷トラップ誘電体層であり、一般に、第１の絶縁層、電荷トラップ層、第２の絶縁層の３つの層が順に堆積されることで構成される。第１及び第２の絶縁層は二酸化シリコン等の酸化物誘電体で作られ、電荷トラップ層は窒化珪素等の窒化物誘電体で作られる。なおシリコン基板１上に、第１アモルファスカーボン膜２４とＯＮＯ層とを選択的に成膜する方法は、一般的な半導体製造プロセスを用いて実現可能であるため、ここでは詳細な説明を省略する。

図３に示すように、層間絶縁膜であるＢＰＳＧ（boron phosphorus silicate glass）膜１３が、第１アモルファスカーボン膜２４上にＣＶＤ法により成膜される。

図４に示すように、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６がＣＶＤ法により成膜される。第２アモルファスカーボン膜１６の膜厚は、第１アモルファスカーボン膜２４の膜厚よりも厚くされる。本実施形態では、第２アモルファスカーボン膜１６の膜厚が４０００オングストロームと厚くされる場合を説明する。第２アモルファスカーボン膜１６上にレジスト層２５が形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。周知のドライエッチング技術により、レジストマスクの開口部が第２アモルファスカーボン膜１６に転写される。これにより、第２アモルファスカーボン膜１６にコンタクトホール形成のための開口部３１が形成される。

図５に示すように、開口部３１が形成された第２アモルファスカーボン膜１６をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。このとき、第１アモルファスカーボン膜２４がエッチングストッパ膜として作用し、エッチングが第１アモルファスカーボン膜２４で停止する。よってビット線１０がオーバーエッチングされることが防止される。

またハードマスクである第２アモルファスカーボン膜１６の膜厚は、４０００オングストロームと厚くされている。これにより異方性エッチング中に第２アモルファスカーボン膜１６の開口部３１の肩部のたれが進んでも、肩部のＢＰＳＧ膜１３が露出することが防止される。よってコンタクトホール３２上方部の開口径が拡がることが防止されるため、コンタクトホールのホール径を高精度に制御することができる。

図６に示すように、コンタクトホール３２のボトム部の第１アモルファスカーボン膜２４が、Ｏ２プラズマアッシングにより除去される。また同時に、ハードマスクである第２アモルファスカーボン膜１６がＯ２プラズマアッシングにより薄膜化される。Ｏ２プラズマアッシングによる第２アモルファスカーボン膜１６の膜厚制御は、例えば、アッシングによる除去レートと第２アモルファスカーボン膜１６の残膜量とから処理時間を指定する方法により行うことができる。

第２アモルファスカーボン膜１６の薄膜化を行うのは、後述するように第２アモルファスカーボン膜１６をＣＭＰストッパ層としても用いるためである。ＣＭＰストッパ層を薄膜化することにより、後述するように、コンタクトプラグのＢＰＳＧ膜１３の表面からの飛び出し量を抑えることができるため、平坦性を確保することができる。

そして薄膜化後の第２アモルファスカーボン膜１６の膜厚は、１００から５００オングストロームの範囲内とされることが好ましい。５００オングストロームの上限値は、スクラッチ防止の観点から定められる。すなわち５００オングストロームが、スクラッチを引き起こす砥粒の２次粒径サイズ以上の膜厚であると考えられるためである。

図７に示すように、バリアメタル層２１およびタングステン層２２がウェハ全面にＣＶＤ法により順に成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。

図８に示すように、タングステンＣＭＰにより、第２アモルファスカーボン膜１６をＣＭＰストッパ膜として用い、第２アモルファスカーボン膜１６が露出するまでタングステン層２２およびバリアメタル層２１を研磨する。これにより、第２アモルファスカーボン膜１６上のバリアメタル層２１およびタングステン層２２が除去され、コンタクトホール３２内部にバリアメタル層２１およびタングステン層２２が選択的に残されることで、コンタクトプラグ３３が形成される。

第２アモルファスカーボン膜１６のＣＭＰストッパ層としての機能を説明する。図２５にタングステン用スラリーを用いた場合の、第２アモルファスカーボン膜１６、タングステン層２２、キャップＳｉＯ_２膜１５の研磨レートを示す。なおここで用いられるタングステン用スラリーは、タングステンの酸化剤（例えば硝酸鉄および過酸化水素）と、酸化物を削り取る砥粒（例えばアルミナ）とを含んだ、一般的なタングステン研磨用のスラリーである。また研磨荷重や研磨速度等のＣＭＰ条件も、一般的な条件である。よって本発明は特定のスラリーや研磨条件を要さず、一般的なタングステンプロセスに適用することができることは言うまでもない。

図２５より、タングステン膜の研磨レート（４５（オングストローム／秒））に対して、アモルファスカーボン膜の研磨レート（１（オングストローム／秒））は非常に低い。よって第２アモルファスカーボン膜１６をＣＭＰストッパとして用いることにより、オーバー研磨をした場合にもＢＰＳＧ膜１３が露出することが防止される。これにより、ＢＰＳＧ膜１３の表面のスクラッチ発生を防止することや、ＢＰＳＧ膜１３の膜厚均一性の悪化を防止することができる。

図９に示すように、タングステンＣＭＰ後に残った第２アモルファスカーボン膜１６は、Ｏ２プラズマアッシングにより除去される。これにより、第２アモルファスカーボン膜１６に発生したスクラッチ３５（図８）は、第２アモルファスカーボン膜１６と共に除去される。よってＢＰＳＧ膜１３の表面にスクラッチが発生することが防止される。また、タングステンＣＭＰによりＢＰＳＧ膜１３が研磨されることが防止されるため、ＢＰＳＧ膜１３には、ＣＶＤ法による成膜時に得られた良好な膜厚均一性を維持することができる。以上より第２アモルファスカーボン膜１６は、ＢＰＳＧ膜１３を保護するための犠牲膜として機能する。またコンタクトプラグ３３の最上面は、ＢＰＳＧ膜１３の表面から高さＨだけ飛び出す。

なお図９以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。

以上の説明から明らかなように、第１実施形態によれば、第１アモルファスカーボン膜２４がコンタクト形成時のエッチングストッパ層として作用する。よってビット線１０がオーバーエッチングによりダメージを受けることが防止される。

また第１実施形態ではエッチングストッパ層に、Ｏ２アッシングで除去することが可能な第１アモルファスカーボン膜２４を用いている。よって第１アモルファスカーボン膜２４を除去する際に、コンタクトホール３２のボトムにダメージを与えることやコンタクト形状に悪影響を及ぼすことを防止することができる。

またアッシング工程では、エッチングストッパ層である第１アモルファスカーボン膜２４と、ハードマスクである第２アモルファスカーボン膜１６とを同時にアッシングすることが出来る。よってエッチングストッパ層の除去とハードマスクの除去とを個別に行う必要がないため、工程を削減することが可能となる。

また第１実施形態では、第２アモルファスカーボン膜１６の膜厚は、第１アモルファスカーボン膜２４の膜厚よりも厚くされる。よってアッシング工程により、第１アモルファスカーボン膜２４を除去すると同時に、第２アモルファスカーボン膜１６を薄膜化して残すことができる。すなわちハードマスクとして使用した膜厚の厚い第２アモルファスカーボン膜１６を薄膜化し、ＣＭＰストッパ膜として利用することができる。よってハードマスクとＣＭＰストッパ膜とを別々に形成する必要がないため、工程の省略化を行うことができる。

また第１実施形態ではタングステンＣＭＰ時のＣＭＰストッパ膜に、タングステン層２２の研磨レートに比して非常に研磨レートが低い第２アモルファスカーボン膜１６を用いている。これによってもＢＰＳＧ膜１３の表面にスクラッチが発生することや、ＢＰＳＧ膜１３の膜厚均一性が悪化することを防止することができる。

第２実施形態に係る半導体装置の製造方法を、図１０ないし図２０を用いて説明する。第２実施形態では、例として、デュアルゲート電極を有するMirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程について説明する。図１０に第２実施形態に係る半導体装置のセルアレイ部の部分平面図を示す。シリコン基板１は、複数の埋め込み型のビット線１０と複数のワード線９とを備える。そして後述するように、コンタクト形成領域のみに、第１アモルファスカーボン膜２４ａが形成される。図１０に示すように、コンタクト形成領域は矩形形状を有する。コンタクト形成領域のＸ方向の長さはビット線１０の幅と同一とされ、Ｙ方向の長さはコンタクトプラグ３３のＹ方向長さより若干大きくされる。

図１１ないし図２０を用いて、図１０のＢ−Ｂ線断面図におけるコンタクトホールの形成工程を以下に説明する。図１１に示すように、シリコン基板１上にＯＮＯ膜２６および第１ポリシリコン層２７が順に形成される。そして不図示のレジストマスクが形成され、異方性ドライエッチングによりコンタクト形成領域の第１ポリシリコン層２７およびＯＮＯ膜２６が除去される。そしてイオン注入によりビット線１０が形成される。

そして、コンタクト形成領域を含んでワード線９と平行して伸張するストッパ領域５２（図１０）に、第１アモルファスカーボン膜２４ａがＣＶＤ法により成膜される。これにより図１０および図１２に示すように、コンタクト形成領域のシリコン基板１上には、第１アモルファスカーボン膜２４ａが形成される。そして、コンタクト形成領域外のシリコン基板１上には、ＯＮＯ膜２６が形成される。

図１３の工程を説明する。第１アモルファスカーボン膜２４ａ上の全面に絶縁膜２８がＣＶＤ法により成膜される。酸化膜ＣＭＰにより、第１アモルファスカーボン膜２４ａが露出するまで絶縁膜２８が研磨される。よって絶縁膜２８がビット線１０上の凹部に埋め込まれる。その後、露出した第１アモルファスカーボン膜２４ａがアッシングにより除去される。これにより図１３の断面構造が得られる。また図１０に示すように、コンタクト形成領域のみに第１アモルファスカーボン膜２４ａが形成される。

次に第２ポリシリコン層（不図示）が堆積される。第２ポリシリコン層上にレジストマスクが形成され、第２ポリシリコン層が異方性ドライエッチングでパターニングされ、ワード線が形成される。このときワード線が形成されない部分の第１ポリシリコン層２７は露出するため、エッチングにより除去される。よって図１４に示すように、コンタクト領域５１の第１ポリシリコン層２７が除去される。

図１５に示すように、層間絶縁膜であるＢＰＳＧ（boron phosphorus silicate glass）膜１３、第２アモルファスカーボン膜１６ａがＣＶＤ法により順に成膜される。第２アモルファスカーボン膜１６ａの膜厚は、第１アモルファスカーボン膜２４ａの膜厚よりも厚くされる。本実施形態では、第２アモルファスカーボン膜１６ａの膜厚が４０００オングストロームと厚くされる場合を説明する。第２アモルファスカーボン膜１６ａ上にレジスト層２５が形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。周知のドライエッチング技術により、レジストマスクの開口部が第２アモルファスカーボン膜１６ａに転写される。これにより、第２アモルファスカーボン膜１６ａにコンタクトホール形成のための開口部３１が形成される。

図１６に示すように、開口部３１が形成された第２アモルファスカーボン膜１６をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。このとき、第１アモルファスカーボン膜２４ａがエッチングストッパ膜として作用するため、ビット線１０がオーバーエッチングされることが防止される。

図１７に示すように、コンタクトホール３２のボトム部の第１アモルファスカーボン膜２４ａが、Ｏ２プラズマアッシングにより除去される。また同時に、ハードマスクである第２アモルファスカーボン膜１６ａがＯ２プラズマアッシングにより薄膜化される。

図１８に示すように、バリアメタル層２１およびタングステン層２２がウェハ全面にＣＶＤ法により順に成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。

図１９に示すように、タングステンＣＭＰにより、第２アモルファスカーボン膜１６ａをＣＭＰストッパ膜として用い、第２アモルファスカーボン膜１６ａが露出するまでタングステン層２２およびバリアメタル層２１を研磨する。これにより、コンタクトプラグ３３が形成される。

図２０に示すように、タングステンＣＭＰ後に残った第２アモルファスカーボン膜１６ａは、Ｏ２プラズマアッシングにより除去される。よって第２アモルファスカーボン膜１６ａは、ＢＰＳＧ膜１３を保護するための犠牲膜として機能する。なお図２０以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。

以上の説明から明らかなように、第２実施形態によれば、ビット線１０上のコンタクト形成領域のＯＮＯ膜２６を除去した後に、当該コンタクト形成領域に第１アモルファスカーボン膜２４ａを成膜する。これにより、コンタクト形成領域のシリコン基板１上に第１アモルファスカーボン膜２４ａを形成し、コンタクト形成領域外のシリコン基板１上にＯＮＯ膜２６を形成する構造を実現することができる。

第３実施形態に係る半導体装置の製造方法を、図２１ないし図２４を用いて説明する。第３実施形態は、薄膜化後のハードマスクの膜厚値および膜厚均一性をより高精度に制御することが可能な形態である。

図２１は、第１実施形態の図４における第２アモルファスカーボン膜１６に代えて、複合アモルファスカーボン層１８を形成した断面図である。複合アモルファスカーボン層１８は、ＢＰＳＧ膜１３上に、下層アモルファスカーボン膜１６ｃ、絶縁膜１７、上層アモルファスカーボン膜１６ｄが順にＣＶＤ法により成膜されることで形成される。下層アモルファスカーボン膜１６ｃは、後述するＣＭＰ工程でのストッパ膜として機能し、その膜厚は１００から５００オングストロームの範囲内とされる。絶縁膜１７にはシリコン酸化膜が用いられ、その膜厚は１００から５００オングストロームの範囲内とされる。上層アモルファスカーボン膜１６ｄは、後述するエッチング工程でのハードマスクとして機能する。そして複合アモルファスカーボン層１８の膜厚は４０００オングストロームと厚くされる。

上層アモルファスカーボン膜１６ｄ上に、周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスク（不図示）が形成される。そして周知のドライエッチング技術により、レジストマスクの開口部が複合アモルファスカーボン層１８に転写される。これにより図２２に示すように、複合アモルファスカーボン層１８にコンタクトホール形成のための開口部３１が形成される。

図２３に示すように、開口部３１が形成された複合アモルファスカーボン層１８をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。このとき、第１アモルファスカーボン膜２４がエッチングストッパ膜として作用する。またハードマスクである複合アモルファスカーボン層１８の膜厚は、４０００オングストロームと厚くされるため、前述の通り、コンタクトホール３２の開口部が拡がることが防止される。

図２４に示すように、Ｏ２アッシングにより、コンタクトホール３２のボトム部の第１アモルファスカーボン膜２４が除去される。また絶縁膜１７がＯ２アッシングのストッパ膜となるため、Ｏ２アッシングにより上層アモルファスカーボン膜１６ｄが除去される。よってＯ２アッシングにより、ハードマスクである複合アモルファスカーボン層１８が、下層アモルファスカーボン膜１６ｃと絶縁膜１７との２層分の厚さまで薄膜化される。

なお、以後の工程は、第１実施形態の図７以降と同様であるため、ここでは詳細な説明は省略する。

以上の説明から明らかなように、第３実施形態によれば、アッシング工程により、第１アモルファスカーボン膜２４を除去すると同時に、複合アモルファスカーボン層１８を薄膜化することができる。そして絶縁膜１７をＯ２アッシングのストッパ膜として用いることで、薄膜化後の複合アモルファスカーボン層１８の膜厚は、下層アモルファスカーボン膜１６ｃの膜厚と絶縁膜１７の膜厚との合計値となる。そして下層アモルファスカーボン膜１６ｃの膜厚値および膜厚均一性と、絶縁膜１７の膜厚値および膜厚均一性は、ＣＶＤ法による成膜時に高精度に制御することができる。よって薄膜化後の複合アモルファスカーボン層１８の膜厚値および膜厚均一性を、より高精度に制御することが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態では、アッシング工程により、第１アモルファスカーボン膜２４を除去すると同時に、第２アモルファスカーボン膜１６を薄膜化する場合を説明したが、この形態に限られない。アッシング工程により、第１アモルファスカーボン膜２４と共に第２アモルファスカーボン膜１６を除去するとしてもよい。これにより、エッチングストッパ層の除去とハードマスクの除去とを同時に行うことができるため、工程を削減することが可能となる。

また本発明は第２アモルファスカーボン層を薄膜化することで、第２アモルファスカーボン層をハードマスクとＣＭＰストッパ層との両方に用いる点にポイントがある。よって本発明は、エッチングによるパタン形成とＣＭＰによる配線形成とを含んだ工程であれば、何れの工程にも適用可能であることは言うまでもなく、例えばダマシンプロセスによる多層配線工程にも適用できる。また導電層は、タングステンに限らず、銅やアルミなどの各種の導電性の材料が使用可能であることは言うまでもない。またスラリーは、Ｃｕ−ＣＭＰ用スラリーやＡｌ−ＣＭＰ用スラリーなど各種のスラリーが使用可能であることは言うまでもない。

またハードマスク、エッチストッパおよびＣＭＰストッパ層に用いる材料は、アモルファスカーボン膜に限られない。エッチング等を用いずに容易に除去でき、また導電層に比して十分にＣＭＰの研磨レートが低い材料であれば、何れの材料であっても良い。例えば、レジストハクリ溶剤で容易に除去可能な材料を用いることも可能である。

また第２アモルファスカーボン膜１６および複合アモルファスカーボン層１８の膜厚は４０００オングストロームとしたが、この膜厚に限らない。これらの膜厚値は、コンタクトホール３２の開口径、層間絶縁膜の膜種および膜厚等の各種条件により異なることは言うまでもない。

また第１および第２実施形態では、MirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程を例示したが、本発明はMirrorBit（登録商標）フラッシュメモリ以外にも適用できることは言うまでもない。

なお、シリコン基板１は下地層の一例、ビット線１０は拡散領域の一例、ＯＮＯ膜２６は絶縁層のそれぞれ一例である。

第１実施形態に係る半導体装置のセルアレイ部の部分平面図 第１実施形態に係るＡ−Ａ線断面図（その１） 第１実施形態に係るＡ−Ａ線断面図（その２） 第１実施形態に係るＡ−Ａ線断面図（その３） 第１実施形態に係るＡ−Ａ線断面図（その４） 第１実施形態に係るＡ−Ａ線断面図（その５） 第１実施形態に係るＡ−Ａ線断面図（その６） 第１実施形態に係るＡ−Ａ線断面図（その７） 第１実施形態に係るＡ−Ａ線断面図（その８） 第２実施形態に係る半導体装置のセルアレイ部の部分平面図 第２実施形態に係るＢ−Ｂ線断面図（その１） 第２実施形態に係るＢ−Ｂ線断面図（その２） 第２実施形態に係るＢ−Ｂ線断面図（その３） 第２実施形態に係るＢ−Ｂ線断面図（その４） 第２実施形態に係るＢ−Ｂ線断面図（その５） 第２実施形態に係るＢ−Ｂ線断面図（その６） 第２実施形態に係るＢ−Ｂ線断面図（その７） 第２実施形態に係るＢ−Ｂ線断面図（その８） 第２実施形態に係るＢ−Ｂ線断面図（その９） 第２実施形態に係るＢ−Ｂ線断面図（その１０） 第３実施形態に係る断面図（その１） 第３実施形態に係る断面図（その２） 第３実施形態に係る断面図（その３） 第３実施形態に係る断面図（その４） 各膜種におけるタングステンＣＭＰ研磨レートの図

符号の説明

１ シリコン基板
１０ ビット線
１３ ＢＰＳＧ膜
１６、１６ａ 第２アモルファスカーボン膜
１８ 複合アモルファスカーボン層
２２ タングステン層
２４、２４ａ 第１アモルファスカーボン膜
２６ ＯＮＯ膜
３２ コンタクトホール
３３ コンタクトプラグ
３５ スクラッチ

Claims (16)

1. 下地層上に第１アモルファスカーボン層を形成する工程と、
   前記第１アモルファスカーボン層上に絶縁膜を形成する工程と、
   前記絶縁膜上に第２アモルファスカーボン層を形成する工程と、
   前記第２アモルファスカーボン層をパターニングし、前記第２アモルファスカーボン層をハードマスクとして前記絶縁膜を前記第１アモルファスカーボン層が露出するまでエッチングする工程と、
   露出した前記第１アモルファスカーボン層および前記第２アモルファスカーボン層をアッシングする工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 前記第２アモルファスカーボン層の膜厚は前記第１アモルファスカーボン層の膜厚よりも厚くされ、
   前記アッシングする工程では、前記第１アモルファスカーボン層が除去されると共に前記第２アモルファスカーボン層が薄膜化される
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 薄膜化された前記第２アモルファスカーボン層上に第１導電層を形成する工程と、
   前記第１導電層を前記第２アモルファスカーボン層が露出するまでＣＭＰにより研磨する工程と、
   露出した前記第２アモルファスカーボン層を除去する工程と
   を備えることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記絶縁膜をエッチングする工程では複数のコンタクトホールが形成され、
   前記第１アモルファスカーボン層は前記複数のコンタクトホールが形成される領域に選択的に形成されることを特徴とする請求項１ないし請求項３に記載の半導体装置の製造方法。
5. 前記下地層はシリコン基板であり、
   前記シリコン基板には複数の導電領域が形成され、
   前記第１アモルファスカーボン層は前記複数の導電領域上に選択的に形成されることを特徴とする請求項１ないし請求項４に記載の半導体装置の製造方法。
6. 前記第２アモルファスカーボン層は、
   前記絶縁膜上に形成される下層アモルファスカーボン膜と、
   前記下層アモルファスカーボン膜上に形成される層間膜と、
   前記層間膜上に形成される上層アモルファスカーボン膜とを備え、
   前記第２アモルファスカーボン層を薄膜化する工程は、前記上層アモルファスカーボン膜を除去することで行われることを特徴とする請求項１ないし請求項５に記載の半導体装置の製造方法。
7. 前記上層アモルファスカーボン膜は前記第１アモルファスカーボン層を除去する工程により除去され、
   前記下層アモルファスカーボン膜は前記第２アモルファスカーボン層を除去する工程により除去されることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記下層アモルファスカーボン膜は前記上層アモルファスカーボン膜よりも薄く形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
9. 前記下層アモルファスカーボン膜は５００オングストローム以下で形成されることを特徴とする請求項６ないし請求項８に記載の半導体装置の製造方法。
10. 薄膜化された前記第２アモルファスカーボン層の膜厚値は、５００オングストローム以下であることを特徴とする請求項１ないし請求項９に記載の半導体装置の製造方法。
11. 前記絶縁膜をエッチングする工程では複数のコンタクトホールが形成され、
    前記導電層はタングステンを含むことを特徴とする請求項１ないし請求項１０に記載の半導体装置の製造方法。
12. 前記絶縁膜をエッチングする工程では複数のダマシン配線が形成され、
    前記導電層は銅を含むことを特徴とする請求項１ないし請求項１１に記載の半導体装置の製造方法。
13. 前記アモルファスカーボン層の研磨レートは、前記導電層の研磨レートに比して低くされることを特徴とする請求項１ないし請求項１２に記載の半導体装置の製造方法。
14. シリコン基板に形成される複数の拡散領域と、
    前記複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグと、
    前記ボトム部を含んで前記シリコン基板上に形成されるアモルファスカーボン膜とを備え、
    前記ボトム部は前記アモルファスカーボン膜を貫通して前記拡散領域に接合されることを特徴とする半導体装置。
15. 前記コンタクトプラグが形成される領域以外の領域の前記シリコン基板上には絶縁層が形成され、
    前記アモルファスカーボン層の断面形状は、前記拡散領域の表面および前記絶縁層の側壁に堆積してなる凹形状であることを特徴とする請求項１４に記載の半導体装置。
16. 前記複数の拡散領域は互いに平行に伸張する複数のビット線であり、
    前記複数のビット線と直交するように複数のワード線が備えられ、
    前記アモルファスカーボン層は前記複数のワード線と平行して伸張するように形成されることを特徴とする請求項１４または請求項１５に記載の半導体装置。
    

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