KR20080030292A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 알루미늄을 이용하여 형성되는 배선용 금속막을 식각할 때 측벽이 손실되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 식각 저지막 패턴의 측부에 스페이서를 형성하여 배선용 금속막을 패터닝하여 금속 배선을 형성함으로써, 상기 식각 공정에서 금속 배선의 측벽이 손실되는 것을 방지하여 임계 치수가 감소하는 것을 방지할 수 있을 뿐만 아니라, 상기 금속 배선 사이에 층간 절연막을 매립할 때 상기 스페이서가 오버행으로 작용하여 상기 금속 배선 사이에 에어 갭이 형성되기 때문에 캐패시턴스 값을 최소화할 수 있기 때문에, RC 지연을 줄일 수 있을 뿐만 아니라 금속 배선의 신뢰성을 향상시켜 소자의 전기적인 특성을 향상시킬 수 있다.
금속배선, 알루미늄, RIE, 에어 갭
Description
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
<도면의 주호 부분에 대한 부호 설명>
10 : 반도체 기판 11 : 절연막
12 : 금속 장벽층 13 : 배선용 금속막
14 : 식각 정지막 14a : 식각 정지막 패턴
15 : 제1 SiON막 15a : 제1 SiON막 패턴
16 : 비정질 탄소막 16a : 비정질 탄소막 패턴
17 : 제2 SiON막 17a : 제2 SiON막 패턴
18 : 하드 마스크 18a : 하드 마스크 패턴
19 : 포토 레지스트막 패턴 20 : 스페이서막
20a : 스페이서 21 : 제1 층간 절연막
22 : 에어 갭 22 : 제2 층간 절연막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 알루미늄을 이용하여 형성되는 배선용 금속막을 식각할 때 측벽이 손실(loss)되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 플래시 메모리 소자에서 금속배선을 형성할 때에는 금속 배선의 재료로 텅스텐(W)층을 형성한 후 다마신(damascene) 공정으로 형성하였다. 하지만 소자가 점차 고집적화되고 소형화됨에 따라 디자인 룰(design rule)이 감소하여 금속 배선 사이의 거리가 줄어들게 되었고, 이에 따라 금속 배선 사이에서 적정 캐패시턴스(capacitance) 값을 확보하는데 어려움이 생기게 되었다.
이에 따라 금속 배선의 재료로 텅스텐 대신 비저항이 낮은 알루미늄(Al)을 사용함으로써 금속 배선의 높이를 줄여서 적정 캐패시턴스를 확보하는 기술이 선보이고 있다. 알루미늄으로 금속 배선을 형성하면 금속 배선을 형성하는 높이를 낮출 수 있어 캐패시턴스를 줄일 수 있고, 비저항이 낮은 알루미늄의 특성상 금속 배선의 높이를 낮추더라도 저항값이 증가하지 않는 장점이 있다
통상적으로 알루미늄을 이용하여 금속 배선을 형성할 때에는 금속 장벽층(barrier metal layer) 상에 알루미늄막을 형성하고, 상기 알루미늄막 상부에 식각 저지막 및 마스크 패턴(mask pattern))을 형성한 후 반응성 이온 식각(Reactive Ion Etching; 이하에서는 RIE라 한다)공정으로 상기 알루미늄막을 직접 식각한다. 그런데 상기 금속 장벽층, 상기 마스크 패턴, 상기 알루미늄막의 식각율 차이 및 브릿지 현상을 방지하기 위한 과도 식각(over etch)으로 인하여, 상기 RIE 공정 중 에 상기 알루미늄막의 측벽이 손실된다. 이에 따라 금속 배선의 임계 치수(critical dimension)가 감소되어 금속 배선의 저항값이 증가하는 문제점이 발생한다.
본 발명은 상기한 문제점으로부터 안출된 것으로, 본 발명은 반도체 소자의 금속 배선을 형성하는 식각 공정에서 식각 저지막 패턴의 측부에 스페이서를 형성하여 금속 배선을 형성함으로써, 상기 식각 공정에서 금속 배선의 측벽이 손실되는 것을 방지하여 임계 치수가 감소하는 것을 방지할 수 있을 뿐만 아니라, 상기 금속 배선의 사이를 층간 절연막으로 매립할 때 에어 갭(air gap)을 형성하여 캐패시턴스 값을 최소화할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 금속막, 식각 정지막 및 하드 마스크 패턴이 형성되는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 실시하여 식각 정지막 패턴을 형성하는 단계와, 상기 하드 마스크 패턴의 일부를 제거하고 상기 전체 구조상에 스페이서막을 형성하는 단계와, 상기 스페이서막이 상기 식각 정지막 패턴의 측부에만 남도록 식각하는 단계와, 상기 식각 정지막과 상기 스페이서막을 식각 마스크로 상기 금속막에 대해 비등방성 식각 공정을 실시하여 금속 배선을 형성하는 단계 및 상기 금속 배선 사이에 에어 갭이 형성되도록 상기 전체 구조상에 층간 절연막을 매립하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 금속막을 형성하는 단계와, 상기 금속막 상부에 서로 이격된 식각 정지막 패턴을 형성하는 단계와, 상기 식각 정지막 패턴의 양 끝단에 스페이서 막을 형성하는 단계와, 상기 식각 정지막 패턴 및 상기 스페이서 막을 마스크로 하여 노출된 상기 금속막을 제거하여 금속 배선을 형성하는 단계 및 상기 금속배선 사이에 에어 갭이 형성되도록 전체 구조상부에 절연막을 형성하는 단계를 포함할 수 있다.
상기 스페이서막은 원자층 증착 방식 방식으로 형성하는 질화막 또는 산화막을 이용하여 20Å∼200Å의 두께로 형성할 수 있다.
상기 스페이서막은 400℃ 이하에서 형성하는 PE 질화막 또는 화학 기상 증착법으로 형성하는 티타늄 질화막 등을 이용하여 형성할 수 있다.
상기 하드 마스크 패턴은 제1 SiON막과 비정질 탄소막 및 제2 SiON막을 순차적으로 적층하고 패터닝하여 형성할 수 있다.
상기 스페이서막은 상기 제2 SiON막 패턴의 적층막 상부에 형성할 수 있다.
상기 절연막은 낮은 스텝 커버리지를 갖는 제1 절연막 및 높은 스텝 커버리지를 갖는 제2 절연막을 적층하여 형성할 수 있다.
상기 제1 절연막은 금속 층간 절연막, TEOS 또는 저유전체 물질을 스핀 코팅, 플라즈마 화학 기상 증착법 또는 상압 화학 기상 증착법을 이용하여 형성할 수 있다.
상기 제2 절연막은 고밀도 플라즈마 산화막을 이용하여 형성할 수 있다.
상기 배선용 금속막은 알루미늄으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1을 참조하면, 게이트(도시되지 않음) 반도체 기판(10) 상에 절연막(11)을 형성하고 반도체 기판(10)의 소정부분이 노출되도록 절연막(11)을 식각하여 콘택홀(도시되지 않음)을 형성한다. 그리고 상기 콘택홀(도시되지 않음) 표면 및 절연막(11) 상에 금속 장벽층(12)을 형성하고, 그 상부에 배선용 금속막(13)을 형성한다.
상기에서 금속 장벽층(12)은 스퍼터링(sputtering) 방식을 이용하여 Ti/TiN막으로 형성할 수 있다. 또한 배선용 금속막(13)은 통상적으로 반도체 공정에서 금속 배선 물질로 사용되는 텅스텐막, 구리막 등의 임의의 물질을 사용하여 형성할 수 있지만, 본 발명의 일 실시예에서는 알루미늄막을 이용하여 형성하는 것으로 한다.
이어서, 배선용 금속막(13) 상에는 인-시투(in-situ) 방식으로 형성되는 Ti/TiN막 등을 이용하여 식각 정지막(14)을 형성한다. 식각 정지막(14)은 표면 반 사를 방지하기 위한 반사 방지막으로도 사용될 수 있다. 식각 정지막(14) 상에는 배선용 금속막(13)에 대해 우수한 식각 선택비를 가지는 하드 마스크(18)를 형성한다. 바람직하게는 하드 마스크(18)는 제1 SiON막(15)과 비정질 탄소막(amorphous carbon layer; 16) 및 제2 SiON막(17)을 순차적으로 적층하여 형성하는 적층막으로 형성될 수 있다. 그리고 하드 마스크(18) 상부에 ArF 등을 이용하여 포토 레지스트막을 형성하고, 상기 포토 레지스트막에 대해 노광 및 현상 공정을 실시하여 포토 레지스트막 패턴(photo resist layer pattern; 19)을 형성한다. 그리고 포토 레지스트막 패턴(19)을 식각 마스크로 하는 식각 공정으로 제2 SiON막(17)을 패터닝한다.
도 2를 참조하면, 공지된 방법으로 포토 레지스트 막 패턴(19; 도 1 참조)을 제거하고, 제2 SiON막(17) 패턴을 식각 마스크로 하는 식각 공정으로 하드 마스크(18; 도 1 참조)와 식각 정지막(14; 도 1 참조)을 식각하여 제1 SiON막 패턴(15a)과 비정질 탄소막 패턴(16a) 및 식각 정지막 패턴(14a)을 형성한다. 그런 다음, 공지된 방법으로 제2 SiON막(17)을 제거한다.
도 3을 참조하면, 공지된 방법으로 비정질 탄소막 패턴(16a)을 제거하여 제1 SiON막 패턴(15a)이 노출되도록 한다.
도 4를 참조하면, 전체 구조 상부에 스페이서막(spacer; 20)을 형성한다. 스페이서막(20)은 원자층 증착 방식(Atomic Layer Deposition; ALD) 방식으로 형성하는 질화막 또는 산화막을 이용하여 20Å∼200Å의 두께로 형성할 수 있다. 하지만 본 발명은 이에 한정하지 않고 400℃ 이하에서 형성하는 PE 질화막(Plasma Enhanced nitride) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)으로 형성하는 티타늄 질화막(TiN)등을 이용하여 스페이서막(20)을 형성할 수도 있다.
도 5를 참조하면, 스페이서막(20; 도 4 참조)으로 인하여 패턴 간에 브릿지(bridge)되는 것을 방지하기 위하여, 상기 전체 구조에 대하여 식각 공정을 실시한다. 상기 식각 공정은 비등방성 전면 식각 공정으로 실시할 수 있다. 이를 통해 식각 정지막 패턴(14a) 상부에 형성된 제1 SiON막 패턴(15a)과 그 상부의 스페이서막(20; 도 4 참조) 및 배선용 금속막(13) 상부에 형성된 스페이서막(20; 도 4 참조)의 대부분은 제거된다. 하지만 식각 정지막 패턴(14a) 및 제1 SiON막 패턴(15a)의 두께로 인하여, 식각 정지막 패턴(14a) 및 제1 SiON막 패턴(15a)의 측벽에 형성된 스페이서막(20; 도 4 참조)의 일부는 상기 식각 공정 후에도 식각 정지막 패턴(14a)의 측부에 남아 스페이서(20a)를 형성한다.
이어서, 식각 정지막 패턴(14a) 및 스페이서(20a)를 마스크로 오버 식각 공정을 실시하여 배선용 금속막(13; 도 4 참조)과 금속 장벽층(12; 도 4 참조)의 소정 영역을 제거하여 금속 배선(13a)과 금속 장벽층 패턴(12a)을 형성한다. 이때 금속 장벽층(12)이 식각되면서 절연막(11) 일부, 바람직하게는 절연막(11)의 상부로부터 50Å∼500Å의 두께까지 식각된다.
상기와 같이 식각 정지막 패턴(14a) 측부에 형성된 스페이서(20a)를 이용하여 금속 배선(13a)을 형성하기 때문에, 스페이서(20a)가 돌출된 만큼 금속 배선(13a) 측벽의 손실이 감소될 수 있다. 이로 인하여 금속 배선(13a)의 임계 치수가 감소하는 것을 방지하여, 금속 배선(13a)의 저항이 증가하는 문제점이 발생하는 것을 방지할 수 있다.
도 6을 참조하면, 상기 전체 구조상에 제1 층간 절연막(21)을 형성하여 금속 배선(13a) 사이의 공간을 매립한다. 이때 식각 정지막 패턴(14a) 측부에 형성된 스페이서(20a)이 오버행(overhang)으로 작용하여 금속 배선(13a) 상이의 공간에는 에어 갭(22)이 형성된다. 또한 제1 층간 절연막(21)은 바람직하게는 낮은 스텝 커버리지(step coverage)를 갖는 물질을 이용하여 형성함으로써 에어 갭(22)의 형성을 더욱 용이하게 할 수 있다. 이와 같이 금속 배선(13a) 사이에 에어 갭(22)을 형성함으로써 금속 배선의 캐패시턴스 값을 줄일 수 있는 장점이 있다.
상기에서, 제1 층간 절연막(21)은 금속 층간 절연막(Inter Metallic Dielectric; IMD), TEOS(Tetra Ethyl OrthoSilicate) 또는 저유전체 물질 등을 스핀 코팅(spin coating), 플라즈마 화학 기상 증착법(Plasma-enhanced chemical vapor deposition; PECVD) 또는 상압 화학 기상 증착법(Atmospheric Chemical Vapor Deposition; APCVD)등을 이용하여 형성할 수 있다.
도 7을 참조하면, 상기 전체 구조상에 제2 층간 절연막(23)을 형성한다. 바람직하게는 제2 층간 절연막(23)은 높은 스텝 커버리지를 갖는 물질을 이용하여 형성함으로써, 전제 구조 상부를 평탄화하는데 용이하다. 제2 층간 절연막(23)은 고밀도 플라즈마 산화막(High Density Plasma Oxide)을 이용하여 형성할 수 있다.
이후에는, 공지된 기술을 이용하여 반도체 소자의 금속 배선 형성 공정을 완료한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따르면, 반도체 소자의 금속 배선을 형성할 때 금속 배선상의 식각 저지막 패턴의 측부에 스페이서를 형성함으로써, 후속하는 식각 공정에서 금속 배선의 측벽이 손실되는 것을 방지하여 임계 치수가 감소하는 것을 방지할 수 있다. 또한 상기 금속 배선 사이에 층간 절연막을 매립할 때 상기 스페이서가 오버행으로 작용하여 상기 금속 배선 사이에 에어 갭이 형성되기 때문에 캐패시턴스 값을 최소화할 수 있다. 이에 따라 RC 지연(RC delay)를 줄일 수 있을 뿐만 아니라 금속 배선의 신뢰성을 향상시켜 소자의 전기적인 특성을 향상시킬 수 있다.
Claims (10)
- 반도체 기판상에 금속막, 식각 정지막 및 하드 마스크 패턴이 형성되는 단계;상기 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 실시하여 식각 정지막 패턴을 형성하는 단계;상기 하드 마스크 패턴의 일부를 제거하고 상기 전체 구조상에 스페이서막을 형성하는 단계;상기 스페이서막이 상기 식각 정지막 패턴의 측부에만 남도록 식각하는 단계;상기 식각 정지막 패턴과 상기 스페이서막을 식각 마스크로 상기 금속막에 대해 비등방성 식각 공정을 실시하여 금속 배선을 형성하는 단계;상기 금속 배선 사이에 에어 갭이 형성되도록 상기 전체 구조상에 층간 절연막을 매립하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 반도체 기판상에 금속막을 형성하는 단계;상기 금속막 상부에 서로 이격된 식각 정지막 패턴을 형성하는 단계;상기 식각 정지막 패턴의 양 끝단에 스페이서 막을 형성하는 단계;상기 식각 정지막 패턴 및 상기 스페이서 막을 마스크로 하여 노출된 상기 금속막을 제거하여 금속 배선을 형성하는 단계;상기 금속배선 사이에 에어 갭이 형성되도록 전체 구조 상부에 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제1항 또는 제2항에 있어서,상기 스페이서막은 원자층 증착 방식 방식으로 형성하는 질화막 또는 산화막을 이용하여 20Å∼200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제1항 또는 제2항에 있어서,상기 스페이서막은 400℃ 이하에서 형성하는 PE 질화막 또는 화학 기상 증착법으로 형성하는 티타늄 질화막 등을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서,상기 하드 마스크 패턴은 제1 SiON막과 비정질 탄소막 및 제2 SiON막을 순차적으로 적층하고 패터닝하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제5항에 있어서,상기 스페이서막은 상기 제2 SiON막 패턴의 적층막 상부에 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제1항 또는 제2항에 있어서,상기 절연막은 낮은 스텝 커버리지를 갖는 제1 절연막 및 높은 스텝 커버리지를 갖는 제2 절연막을 적층하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제7항에 있어서,상기 제1 절연막은 금속 층간 절연막, TEOS 또는 저유전체 물질을 스핀 코팅, 플라즈마 화학 기상 증착법 또는 상압 화학 기상 증착법을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제7항에 있어서,상기 제2 절연막은 고밀도 플라즈마 산화막을 이용하여 형성하는 반도체 소 자의 금속 배선 형성 방법.
- 제1항 또는 제2항에 있어서,상기 배선용 금속막은 알루미늄으로 형성하는 반도체 소자의 금속 배선 형성 방법.
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|---|---|---|---|---|
| KR101005669B1 (ko) * | 2008-09-03 | 2011-01-05 | 주식회사 동부하이텍 | 반도체 소자의 에어갭 제조 방법 |
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| CN106033741A (zh) * | 2015-03-20 | 2016-10-19 | 联华电子股份有限公司 | 金属内连线结构及其制作方法 |
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-
2006
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