JP2004186228A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】エッチングストッパー層を形成せずに、コンタクトホール底面の半導体層へのオーバーエッチングを抑制可能な半導体装置の製造方法を提供する。
【解決手段】SOI基板6におけるシリコン層3上に形成した層間絶縁層4の上面に、コンタクトホール形成予定部位5Cが露出するようなレジスト層5を形成した状態で、層間絶縁層4の途中まで等方性ウェットエッチングを行う第一の等方性エッチング工程と、層間絶縁層4のうちエッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3の上面に達する条件で異方性ドライエッチングを行う異方性エッチング工程と、層間絶縁層4のうちエッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面に達する条件で等方性ウェットエッチングを行う第二の等方性エッチング工程と、をこの順序で行ってコンタクトホールCを形成する。
【選択図】 図1
【解決手段】SOI基板6におけるシリコン層3上に形成した層間絶縁層4の上面に、コンタクトホール形成予定部位5Cが露出するようなレジスト層5を形成した状態で、層間絶縁層4の途中まで等方性ウェットエッチングを行う第一の等方性エッチング工程と、層間絶縁層4のうちエッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3の上面に達する条件で異方性ドライエッチングを行う異方性エッチング工程と、層間絶縁層4のうちエッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面に達する条件で等方性ウェットエッチングを行う第二の等方性エッチング工程と、をこの順序で行ってコンタクトホールCを形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、コンタクト抵抗の上昇や、電気的信頼性の低下を抑制し、信頼性の高いコンタクトホールを形成するために有効な技術に関する。
【0002】
【従来の技術】
近年、デバイスの高速化や低消費電力化を実現するために、半導体基板上に絶縁層を介して半導体層が積層されてなるSOI(Silicon On Insulator)基板を適用したMOS(Metal Oxide Semiconductor)型集積回路デバイスの開発が盛んに行われている。
【0003】
このMOS型集積回路の高集積化に伴って、SOI基板の半導体層に形成されるソース/ドレイン領域と、SOI基板上に層間絶縁層を介して積層される金属配線とを接続するコンタクトホールに対して、より高い信頼性が切望されてきている。
図2に、従来のコンタクトホールの一製造工程を示す断面図を示す。
【0004】
まず、図2(a)に示すように、シリコン基体(半導体基体)10上にシリコン酸化層(絶縁層)20とシリコン層(半導体層)30とが順次積層されたSOI基板60を用意し、このSOI基板60のシリコン層30の上面に、公知のCVD法などによって層間絶縁層40を積層する。
次に、図2(b)に示すように、層間絶縁層40の上面に、コンタクトホール形成予定部位50Cが露出するようなマスクパターンを形成した状態で、層間絶縁層40の途中まで等方性ウェットエッチングを行う。ここで、層間絶縁層40のコンタクトホール形成予定部位50Cには、層間絶縁層40の上面からSOI基板60の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【0005】
次いで、図2(c)に示すように、層間絶縁層40の上面に上述の等方性ウェットエッチングで用いたマスクパターンを形成した状態で、SOI基板60のシリコン層30が露出するまで、続けてRIE(Reactive Ion Etching)法により異方性ドライエッチングを行う。ここで、層間絶縁層40には、SOI基板60のシリコン層30を底面とするコンタクトホールCが完成される。
【0006】
ところで、上述した異方性ドライエッチングにおいて、層間絶縁層40とシリコン層30とのエッチング選択比が不十分なために、過剰にシリコン層30をエッチングしてしまい(オーバーエッチング現象)、シリコン層30を突き抜けてその下面のシリコン酸化層20の上面まで到達したり、或いはシリコン酸化層20の途中までエッチングされてしまう場合があった。その結果、コンタクトホール直下のシート抵抗値が上昇し、金属配線とソース/ドレイン領域との接触抵抗が増加してしまうという不具合があった。また、コンタクト自体の形状の悪化やホール内部にボイドが発生することで、金属配線の埋め込み不良が増大し、コンタクトの電気的信頼性(絶縁性)が低下してしまうという不具合があった。
【0007】
このような不具合を解消するために、SOI基板の最上面に積層された半導体層と層間絶縁層との間に、半導体層や絶縁層よりもエッチングされにくいシリコンナイトライド層を積層することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている(例えば、特許文献1参照)。
【0008】
また、SOI基板の最上面に積層された半導体層に窒素イオンを注入した後層間絶縁層を積層し、半導体層と層間絶縁層との間にエッチングストッパー層を形成することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている(例えば、特許文献2参照)。
【0009】
【特許文献1】
特開平7ー74126号公報。
【特許文献2】
特開2000−133709号公報。
【0010】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1に記載の手段においては、半導体層の上面にシリコンナイトライド層を形成することによって応力が発生し、デバイス抵抗を増大させてしまうというおそれがあった。
また、特許文献2に記載の手段においては、半導体層中に窒素イオンを注入することにより、半導体層の膜減りが発生し、半導体層が過剰に薄膜化されてしまうため、ソース/ドレイン領域の寄生抵抗を増大させてしまうというおそれがあった。
【0011】
本発明は、上記事情に鑑みてなされたものであり、エッチングストッパー層を形成することなく、コンタクトホール底面の半導体層へのオーバーエッチングを抑制することで、信頼性の高いコンタクトホールを形成可能な半導体装置の製造方法を提供することを課題としている。
【0012】
【課題を解決するための手段】
このような課題を解決するために、本発明者等が鋭意検討を重ねた結果、半導体層のオーバーエッチング現象は、半導体層上に形成される層間絶縁層の層厚やエッチングレート(エッチング削れ量)の面内ばらつきに起因していることに着目した。つまり、通常、半導体層上に形成される層間絶縁層には、同一工程において複数のコンタクトホールが同時に形成されるが、半導体層が薄膜化の傾向にある近年にあっては特に、層間絶縁層の層厚やエッチングレートの面内ばらつきにより、半導体層の上面で止まるようにエッチングしようと試みても、半導体層を突き抜けてその下層までエッチングしてしまう部分や、或いは層間絶縁層の途中までしかエッチングされない部分とが存在してしまうのである。
【0013】
そこで、本発明者等は、半導体層上に形成された層間絶縁層厚及びエッチングレートの面内分布を考慮してエッチングを行うことで、上記課題を解決できることを見出し、本発明をなすに至った。
すなわち、本発明のうち請求項1に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする異方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0014】
また、本発明のうち請求項2に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの少なくとも一つが前記半導体層の上面に達する条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0015】
さらに、本発明のうち請求項3に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達しない条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0016】
さらに、本発明のうち請求項4に係る半導体装置の製造方法は、請求項1乃至3のいずれか一項に記載の半導体装置の製造方法において、前記第二の等方性エッチング工程のエッチングレートは、前記第一の等方性エッチング工程のエッチングレートよりも小さいことを特徴としている。
さらに、本発明のうち請求項5に係る半導体装置の製造方法は、請求項1乃至4のいずれか一項に記載の半導体装置の製造方法において、前記第一及び第二の等方性エッチングは、ウェットエッチングであることを特徴としている。
【0017】
本発明における半導体装置の製造方法によれば、SOI基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成しなくても、半導体層へのオーバーエッチングを抑制することが可能となる。
【0018】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【0019】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【0020】
さらに、本発明における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さくしたことによって、半導体層へのオーバーエッチングをより確実に抑制することが可能となる。
【0021】
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明における半導体装置の一製造工程を示す断面図である。なお、本実施形態における半導体装置の製造方法では、SOI 基板における半導体層の上面に形成された層間絶縁層に複数のコンタクトホールを形成するが、図1ではシリコン層(半導体層)3上に形成された同一層厚の層間絶縁層4のうち、エッチングレートの大きい部分FにあるコンタクトホールCと、エッチングレートの小さい部分SにあるコンタクトホールCとをそれぞれ図示した。
【0022】
本実施形態における半導体装置の製造方法は、まず、厚さ630μm程度のシリコン基体(半導体基体)1上に厚さ200nm程度のシリコン酸化層(絶縁層)2を介して厚さ50nm程度のシリコン層3が積層されてなるSOI基板6を用意する。ここで、このSOI基板6は、シリコン基体1上に、公知のCVD(Chemical Vapor Deposition)法などによってシリコン酸化層2とシリコン層3とを順次積層して形成してもよいし、市販のSOI基板を適用するようにしても構わない。
【0023】
次に、図1(a)に示すように、SOI基板6のシリコン層3上に、公知のCVD法によって、例えば、シリコン酸化膜、シリコン窒化膜(シリコンナイトライド膜)或いはボロンイオンやリンイオンがドープされたシリコン酸化膜であるBPSG、PSG,BSG等の低融点軟質ガラスなどからなる層間絶縁層4を厚さ1000nm程度に形成する。そして、さらに、この層間絶縁層4の上面に、公知のフォトリソグラフィ技術を用いて、コンタクトホール形成予定部位5Cが露出した状態にレジスト層5を形成する。
【0024】
次いで、図1(b)に示すように、レジスト層5が形成された層間絶縁層4に、下記条件下で等方性ウェットエッチングを行う(第一の等方性エッチング工程)。
<第一の等方性エッチング条件>
・エッチング溶液 HF:NH4F=1:20程度
・エッチング時間 400〜500秒程度
ここで、層間絶縁層4は、等方性ウェットエッチングによって縦横方向に均一に削られ、図1(b)に示すように、層間絶縁層4の上面からSOI基板6の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【0025】
次に、第一の等方性エッチング工程で用いたレジスト層5はそのままの状態で、SOI基板6の全面上における層間絶縁層4のうち、エッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3の丁度上面まで至るように、以下の条件下で異方性ドライエッチングを行う(異方性エッチング工程)。
<異方性エッチング条件>
・ドライエッチング装置 RIEエッチャー
・プロセスガス CF4:CHF3=1:2程度
・エッチング時間 30〜40秒
ここで、層間絶縁層4は、レジスト層5で形成されたコンタクトホール形成予定部位5Cのマスクパターンに合わせて縦方向に削られ、エッチングレートの大きい部分FにあるコンタクトホールCでは、その底面にシリコン層3が露出するとともに、エッチングレートの小さい部分SにあるコンタクトホールCでは、その底面に層間絶縁層4が露出した状態となる。
【0026】
次に、第一の等方性エッチング工程で用いたレジスト層5はそのままの状態で、上記異方性ドライエッチングで層間絶縁層4が残存した部分、つまり、SOI基板6の全面における層間絶縁層4中でエッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面まで至るように、以下の条件下で等方性ウェットエッチングを行う(第二の等方性エッチング工程)。
<第二の等方性エッチング条件>
・エッチング溶液 HF:NH4F=1:20よりも大きい
・エッチング時間 40秒程度
ここで、SOI基板6の全上面における層間絶縁層4中でエッチングレートの大きい部分FにあるコンタクトホールCでは、シリコン層3の上面或いは途中までエッチングされるとともに、エッチングレートの小さい部分SにあるコンタクトホールCでは、シリコン層3の上面までエッチングされる。このとき、第二の等方性エッチング工程のエッチング条件は、シリコン層3と層間絶縁層4との選択比が大きいため、エッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面まで形成されている間に、エッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3を突き抜けて形成されてしまうことはない。つまり、エッチングレートに関わらず、SOI基板6上に形成された層間絶縁層4の全面内に、シリコン層3が底面に露出したコンタクトホールCを完成させる。
【0027】
なお、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件は、エッチングレートの面内分布を考慮してその値を決定するようにする。
そして、コンタクトホールCが形成された後の層間絶縁層4の上面に、アルミニウムなどの配線用金属層(図示しない)を公知の蒸着法などによって積層することで、配線用金属層とシリコン層3とがコンタクトホールCを介して接続されるようになる。
【0028】
すなわち、本実施形態における半導体装置の製造方法によれば、異方性エッチング工程で、SOI基板6上に形成された層間絶縁層4の全面内のうちエッチングレートの大きい部分Fがシリコン層3の上面まで達するようにエッチングを行うとともに、第二の等方性エッチング工程で、異方性ドライエッチングで層間絶縁層4が残存した部分、つまり、SOI基板6の全上面に積層された層間絶縁層4のうちエッチングレートの小さい部分Sがシリコン層3の上面まで達するようにエッチングを行うことによって、SOI基板6上の層間絶縁層4の全面内に形成されるコンタクトホールCに対して、シリコン層3へのオーバーエッチングを抑制することが可能となる。
【0029】
また、本実施形態における半導体装置の製造方法によれば、第一の等方性エッチング工程でコンタクトホールCの開口部にテーパを形成したことによって、その上面に形成される配線用金属層の被覆性を良好にすることが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さな条件としたことによって、第二の等方性エッチング工程におけるシリコン層3へのオーバーエッチングをより確実に抑制することが可能となる。
【0030】
なお、本実施形態においては、異方性エッチング工程を、エッチングレートの大きい部分Fがシリコン層3の丁度上面まで至る条件で行ったが、結果的に、シリコン層3の上面を少し削ってしまったり、層間絶縁層4がシリコン層3の上面に少し残ってしまっていても、次工程である第二の等方性エッチング工程でシリコン層3が底面に露出したコンタクトホールCを形成可能であれば、何ら問題はない。
【0031】
さらに、本実施形態においては、層間絶縁層4が同一の層厚で形成されている場合について説明したため、エッチングレートの面内分布のみを考慮して、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件を決定した。しかし、層間絶縁層4が同一の層厚でない場合には、上述のエッチングレートの面内分布とともに、層間絶縁層4の層厚の面内分布も考慮してエッチング条件を決定することが好ましい。
【0032】
さらに、本実施形態で示したエッチング条件或いは各層厚は、本発明の効果を得ることができるものであればこれに限らず、適宜変更が可能である。
【0033】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、SOI基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成せずに、信頼性の高いコンタクトホールを形成することが可能となる。
【0034】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【0035】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【図面の簡単な説明】
【図1】本発明における半導体装置の一製造工程を示す断面図である。
【図2】従来における半導体装置の一製造工程を示す断面図である。
【符号の説明】1、10 半導体基体。2、20 絶縁層。3、30 半導体層。4、40 層間絶縁層。5、50 レジスト層。C コンタクトホール。5C、50 コンタクトホール形成予定部位。6、60 SOI基板。F エッチングレートの大きい部分。S エッチングレートの小さい部分。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、コンタクト抵抗の上昇や、電気的信頼性の低下を抑制し、信頼性の高いコンタクトホールを形成するために有効な技術に関する。
【0002】
【従来の技術】
近年、デバイスの高速化や低消費電力化を実現するために、半導体基板上に絶縁層を介して半導体層が積層されてなるSOI(Silicon On Insulator)基板を適用したMOS(Metal Oxide Semiconductor)型集積回路デバイスの開発が盛んに行われている。
【0003】
このMOS型集積回路の高集積化に伴って、SOI基板の半導体層に形成されるソース/ドレイン領域と、SOI基板上に層間絶縁層を介して積層される金属配線とを接続するコンタクトホールに対して、より高い信頼性が切望されてきている。
図2に、従来のコンタクトホールの一製造工程を示す断面図を示す。
【0004】
まず、図2(a)に示すように、シリコン基体(半導体基体)10上にシリコン酸化層(絶縁層)20とシリコン層(半導体層)30とが順次積層されたSOI基板60を用意し、このSOI基板60のシリコン層30の上面に、公知のCVD法などによって層間絶縁層40を積層する。
次に、図2(b)に示すように、層間絶縁層40の上面に、コンタクトホール形成予定部位50Cが露出するようなマスクパターンを形成した状態で、層間絶縁層40の途中まで等方性ウェットエッチングを行う。ここで、層間絶縁層40のコンタクトホール形成予定部位50Cには、層間絶縁層40の上面からSOI基板60の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【0005】
次いで、図2(c)に示すように、層間絶縁層40の上面に上述の等方性ウェットエッチングで用いたマスクパターンを形成した状態で、SOI基板60のシリコン層30が露出するまで、続けてRIE(Reactive Ion Etching)法により異方性ドライエッチングを行う。ここで、層間絶縁層40には、SOI基板60のシリコン層30を底面とするコンタクトホールCが完成される。
【0006】
ところで、上述した異方性ドライエッチングにおいて、層間絶縁層40とシリコン層30とのエッチング選択比が不十分なために、過剰にシリコン層30をエッチングしてしまい(オーバーエッチング現象)、シリコン層30を突き抜けてその下面のシリコン酸化層20の上面まで到達したり、或いはシリコン酸化層20の途中までエッチングされてしまう場合があった。その結果、コンタクトホール直下のシート抵抗値が上昇し、金属配線とソース/ドレイン領域との接触抵抗が増加してしまうという不具合があった。また、コンタクト自体の形状の悪化やホール内部にボイドが発生することで、金属配線の埋め込み不良が増大し、コンタクトの電気的信頼性(絶縁性)が低下してしまうという不具合があった。
【0007】
このような不具合を解消するために、SOI基板の最上面に積層された半導体層と層間絶縁層との間に、半導体層や絶縁層よりもエッチングされにくいシリコンナイトライド層を積層することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている(例えば、特許文献1参照)。
【0008】
また、SOI基板の最上面に積層された半導体層に窒素イオンを注入した後層間絶縁層を積層し、半導体層と層間絶縁層との間にエッチングストッパー層を形成することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている(例えば、特許文献2参照)。
【0009】
【特許文献1】
特開平7ー74126号公報。
【特許文献2】
特開2000−133709号公報。
【0010】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1に記載の手段においては、半導体層の上面にシリコンナイトライド層を形成することによって応力が発生し、デバイス抵抗を増大させてしまうというおそれがあった。
また、特許文献2に記載の手段においては、半導体層中に窒素イオンを注入することにより、半導体層の膜減りが発生し、半導体層が過剰に薄膜化されてしまうため、ソース/ドレイン領域の寄生抵抗を増大させてしまうというおそれがあった。
【0011】
本発明は、上記事情に鑑みてなされたものであり、エッチングストッパー層を形成することなく、コンタクトホール底面の半導体層へのオーバーエッチングを抑制することで、信頼性の高いコンタクトホールを形成可能な半導体装置の製造方法を提供することを課題としている。
【0012】
【課題を解決するための手段】
このような課題を解決するために、本発明者等が鋭意検討を重ねた結果、半導体層のオーバーエッチング現象は、半導体層上に形成される層間絶縁層の層厚やエッチングレート(エッチング削れ量)の面内ばらつきに起因していることに着目した。つまり、通常、半導体層上に形成される層間絶縁層には、同一工程において複数のコンタクトホールが同時に形成されるが、半導体層が薄膜化の傾向にある近年にあっては特に、層間絶縁層の層厚やエッチングレートの面内ばらつきにより、半導体層の上面で止まるようにエッチングしようと試みても、半導体層を突き抜けてその下層までエッチングしてしまう部分や、或いは層間絶縁層の途中までしかエッチングされない部分とが存在してしまうのである。
【0013】
そこで、本発明者等は、半導体層上に形成された層間絶縁層厚及びエッチングレートの面内分布を考慮してエッチングを行うことで、上記課題を解決できることを見出し、本発明をなすに至った。
すなわち、本発明のうち請求項1に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする異方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0014】
また、本発明のうち請求項2に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの少なくとも一つが前記半導体層の上面に達する条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0015】
さらに、本発明のうち請求項3に係る半導体装置の製造方法は、SOI基板を用意する工程と、前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達しない条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【0016】
さらに、本発明のうち請求項4に係る半導体装置の製造方法は、請求項1乃至3のいずれか一項に記載の半導体装置の製造方法において、前記第二の等方性エッチング工程のエッチングレートは、前記第一の等方性エッチング工程のエッチングレートよりも小さいことを特徴としている。
さらに、本発明のうち請求項5に係る半導体装置の製造方法は、請求項1乃至4のいずれか一項に記載の半導体装置の製造方法において、前記第一及び第二の等方性エッチングは、ウェットエッチングであることを特徴としている。
【0017】
本発明における半導体装置の製造方法によれば、SOI基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成しなくても、半導体層へのオーバーエッチングを抑制することが可能となる。
【0018】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【0019】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【0020】
さらに、本発明における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さくしたことによって、半導体層へのオーバーエッチングをより確実に抑制することが可能となる。
【0021】
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明における半導体装置の一製造工程を示す断面図である。なお、本実施形態における半導体装置の製造方法では、SOI 基板における半導体層の上面に形成された層間絶縁層に複数のコンタクトホールを形成するが、図1ではシリコン層(半導体層)3上に形成された同一層厚の層間絶縁層4のうち、エッチングレートの大きい部分FにあるコンタクトホールCと、エッチングレートの小さい部分SにあるコンタクトホールCとをそれぞれ図示した。
【0022】
本実施形態における半導体装置の製造方法は、まず、厚さ630μm程度のシリコン基体(半導体基体)1上に厚さ200nm程度のシリコン酸化層(絶縁層)2を介して厚さ50nm程度のシリコン層3が積層されてなるSOI基板6を用意する。ここで、このSOI基板6は、シリコン基体1上に、公知のCVD(Chemical Vapor Deposition)法などによってシリコン酸化層2とシリコン層3とを順次積層して形成してもよいし、市販のSOI基板を適用するようにしても構わない。
【0023】
次に、図1(a)に示すように、SOI基板6のシリコン層3上に、公知のCVD法によって、例えば、シリコン酸化膜、シリコン窒化膜(シリコンナイトライド膜)或いはボロンイオンやリンイオンがドープされたシリコン酸化膜であるBPSG、PSG,BSG等の低融点軟質ガラスなどからなる層間絶縁層4を厚さ1000nm程度に形成する。そして、さらに、この層間絶縁層4の上面に、公知のフォトリソグラフィ技術を用いて、コンタクトホール形成予定部位5Cが露出した状態にレジスト層5を形成する。
【0024】
次いで、図1(b)に示すように、レジスト層5が形成された層間絶縁層4に、下記条件下で等方性ウェットエッチングを行う(第一の等方性エッチング工程)。
<第一の等方性エッチング条件>
・エッチング溶液 HF:NH4F=1:20程度
・エッチング時間 400〜500秒程度
ここで、層間絶縁層4は、等方性ウェットエッチングによって縦横方向に均一に削られ、図1(b)に示すように、層間絶縁層4の上面からSOI基板6の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【0025】
次に、第一の等方性エッチング工程で用いたレジスト層5はそのままの状態で、SOI基板6の全面上における層間絶縁層4のうち、エッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3の丁度上面まで至るように、以下の条件下で異方性ドライエッチングを行う(異方性エッチング工程)。
<異方性エッチング条件>
・ドライエッチング装置 RIEエッチャー
・プロセスガス CF4:CHF3=1:2程度
・エッチング時間 30〜40秒
ここで、層間絶縁層4は、レジスト層5で形成されたコンタクトホール形成予定部位5Cのマスクパターンに合わせて縦方向に削られ、エッチングレートの大きい部分FにあるコンタクトホールCでは、その底面にシリコン層3が露出するとともに、エッチングレートの小さい部分SにあるコンタクトホールCでは、その底面に層間絶縁層4が露出した状態となる。
【0026】
次に、第一の等方性エッチング工程で用いたレジスト層5はそのままの状態で、上記異方性ドライエッチングで層間絶縁層4が残存した部分、つまり、SOI基板6の全面における層間絶縁層4中でエッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面まで至るように、以下の条件下で等方性ウェットエッチングを行う(第二の等方性エッチング工程)。
<第二の等方性エッチング条件>
・エッチング溶液 HF:NH4F=1:20よりも大きい
・エッチング時間 40秒程度
ここで、SOI基板6の全上面における層間絶縁層4中でエッチングレートの大きい部分FにあるコンタクトホールCでは、シリコン層3の上面或いは途中までエッチングされるとともに、エッチングレートの小さい部分SにあるコンタクトホールCでは、シリコン層3の上面までエッチングされる。このとき、第二の等方性エッチング工程のエッチング条件は、シリコン層3と層間絶縁層4との選択比が大きいため、エッチングレートの小さい部分SにあるコンタクトホールCがシリコン層3の上面まで形成されている間に、エッチングレートの大きい部分FにあるコンタクトホールCがシリコン層3を突き抜けて形成されてしまうことはない。つまり、エッチングレートに関わらず、SOI基板6上に形成された層間絶縁層4の全面内に、シリコン層3が底面に露出したコンタクトホールCを完成させる。
【0027】
なお、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件は、エッチングレートの面内分布を考慮してその値を決定するようにする。
そして、コンタクトホールCが形成された後の層間絶縁層4の上面に、アルミニウムなどの配線用金属層(図示しない)を公知の蒸着法などによって積層することで、配線用金属層とシリコン層3とがコンタクトホールCを介して接続されるようになる。
【0028】
すなわち、本実施形態における半導体装置の製造方法によれば、異方性エッチング工程で、SOI基板6上に形成された層間絶縁層4の全面内のうちエッチングレートの大きい部分Fがシリコン層3の上面まで達するようにエッチングを行うとともに、第二の等方性エッチング工程で、異方性ドライエッチングで層間絶縁層4が残存した部分、つまり、SOI基板6の全上面に積層された層間絶縁層4のうちエッチングレートの小さい部分Sがシリコン層3の上面まで達するようにエッチングを行うことによって、SOI基板6上の層間絶縁層4の全面内に形成されるコンタクトホールCに対して、シリコン層3へのオーバーエッチングを抑制することが可能となる。
【0029】
また、本実施形態における半導体装置の製造方法によれば、第一の等方性エッチング工程でコンタクトホールCの開口部にテーパを形成したことによって、その上面に形成される配線用金属層の被覆性を良好にすることが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さな条件としたことによって、第二の等方性エッチング工程におけるシリコン層3へのオーバーエッチングをより確実に抑制することが可能となる。
【0030】
なお、本実施形態においては、異方性エッチング工程を、エッチングレートの大きい部分Fがシリコン層3の丁度上面まで至る条件で行ったが、結果的に、シリコン層3の上面を少し削ってしまったり、層間絶縁層4がシリコン層3の上面に少し残ってしまっていても、次工程である第二の等方性エッチング工程でシリコン層3が底面に露出したコンタクトホールCを形成可能であれば、何ら問題はない。
【0031】
さらに、本実施形態においては、層間絶縁層4が同一の層厚で形成されている場合について説明したため、エッチングレートの面内分布のみを考慮して、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件を決定した。しかし、層間絶縁層4が同一の層厚でない場合には、上述のエッチングレートの面内分布とともに、層間絶縁層4の層厚の面内分布も考慮してエッチング条件を決定することが好ましい。
【0032】
さらに、本実施形態で示したエッチング条件或いは各層厚は、本発明の効果を得ることができるものであればこれに限らず、適宜変更が可能である。
【0033】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、SOI基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成せずに、信頼性の高いコンタクトホールを形成することが可能となる。
【0034】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【0035】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【図面の簡単な説明】
【図1】本発明における半導体装置の一製造工程を示す断面図である。
【図2】従来における半導体装置の一製造工程を示す断面図である。
【符号の説明】1、10 半導体基体。2、20 絶縁層。3、30 半導体層。4、40 層間絶縁層。5、50 レジスト層。C コンタクトホール。5C、50 コンタクトホール形成予定部位。6、60 SOI基板。F エッチングレートの大きい部分。S エッチングレートの小さい部分。
Claims (5)
- SOI基板を用意する工程と、
前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする異方性エッチング工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。 - SOI基板を用意する工程と、
前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの少なくとも一つが前記半導体層の上面に達する条件でエッチングを行う異方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。 - SOI基板を用意する工程と、
前記SOI基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達しない条件でエッチングを行う異方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。 - 前記第二の等方性エッチング工程のエッチングレートは、前記第一の等方性エッチング工程のエッチングレートよりも小さいことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
- 前記第一及び第二の等方性エッチングは、ウェットエッチングであることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
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