JP7140530B2 - 電子部品およびその製造方法 - Google Patents

Description

本発明は、電子部品およびその製造方法に関する。

実装基板に実装されるチップには、単一機能デバイスからなるチップや複合機能デバイスからなるチップが含まれる。単一機能デバイスには、抵抗、コンデンサ、コイル、ダイオード、トランジスタ等が含まれる。複合機能デバイスは、複数の単一機能デバイスの組み合わせによって構成される。
実装基板の配線レイアウトは、通常、チップの電極ピッチに基づいて設定される。しかし、配線レイアウトの都合上、実装基板の配線ピッチを、チップの電極ピッチよりも大きく設定せざるを得ない場合がある。

この場合、チップは、インターポーザと称されるピッチ変換用の基板を介して実装基板に実装される。ピッチ変換用の基板にチップが配置された構造を有する電子部品の一例が、特許文献１に開示されている。
特許文献１に係る電子部品は、一面および他面を有する配線体（基板）と、配線体の一面に形成された外部端子と、配線体の他面に配置された半導体チップと、配線体の他面において半導体チップを封止する封止樹脂と、を含む。

特開２０１３－１９７２６３号公報

特許文献１に開示された電子部品では、基板の上に配置されたチップが、封止樹脂によって封止されているに過ぎない。この場合、電子部品のサイズが、基板のサイズおよびチップのサイズによって定まるため、小型化の要請に満足に応えることができない。
そこで、本発明の一実施形態は、小型化を図ることができる電子部品およびその製造方法を提供することを一つの目的とする。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するベース基板を準備する工程と、一方側の実装面および他方側の非実装面を有するチップを準備する工程と、電子部品に対応した部品形成領域を前記ベース基板の前記第１主面に設定し、前記実装面を前記ベース基板の前記第１主面に対向させた姿勢で、前記チップを前記部品形成領域に配置する工程と、前記ベース基板の前記第１主面において、前記チップを封止絶縁層によって封止することにより、前記ベース基板、前記チップおよび前記封止絶縁層を含む封止構造を形成する工程と、前記チップの前記非実装面側から前記チップと共に前記封止構造を研削することにより、前記封止構造を薄化する工程と、前記封止構造の上に、前記チップの前記非実装面を被覆するカバー層を形成する工程と、前記部品形成領域に沿って前記封止構造を切断するダイシング工程と、を含む、電子部品の製造方法を提供する。

この製造方法によれば、一例として、一方側の第１主面および他方側の第２主面を有する基板と、一方側の実装面および他方側の非実装面を有し、前記実装面を前記基板の前記第１主面に対向させた姿勢で前記基板の前記第１主面に配置されたチップと、前記基板の前記第１主面において、前記チップの前記非実装面を露出させるように前記チップを封止する封止絶縁層と、前記封止絶縁層の上において、前記チップの前記非実装面を被覆するカバー層と、を含む、電子部品を製造し、提供できる。

この製造方法によれば、封止構造の薄化工程において、封止構造は、チップの非実装面側から当該チップと共に研削される。これにより、封止構造が薄化される。チップの非実装面は、封止絶縁層によって封止された状態で研削されるため、チップにダメージが生じることを抑制できる。
しかも、封止絶縁層から露出するチップの非実装面は、その後の工程において、カバー層によって被覆される。これにより、チップを適切に保護できる。よって、電子部品の小型化を適切に図ることができる。

図１は、本発明の第１実施形態に係る電子部品を示す斜視図である。 図２は、図１に示す電子部品の内部構造を示す平面図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図３に示す領域IVの拡大図である。 図５Ａは、図１に示す電子部品の製造方法の一例を説明するための断面図である。 図５Ｂは、図５Ａの後の工程を示す断面図である。 図５Ｃは、図５Ｂの後の工程を示す断面図である。 図５Ｄは、図５Ｃの後の工程を示す断面図である。 図５Ｅは、図５Ｄの後の工程を示す断面図である。 図５Ｆは、図５Ｅの後の工程を示す断面図である。 図５Ｇは、図５Ｆの後の工程を示す断面図である。 図５Ｈは、図５Ｇの後の工程を示す断面図である。 図５Ｉは、図５Ｈの後の工程を示す断面図である。 図５Ｊは、図５Ｉの後の工程を示す断面図である。 図５Ｋは、図５Ｊの後の工程を示す断面図である。 図５Ｌは、図５Ｋの後の工程を示す断面図である。 図５Ｍは、図５Ｌの後の工程を示す断面図である。 図６は、本発明の第２実施形態に係る電子部品を示す斜視図である。 図７は、図６に示す電子部品の内部構造を示す平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図８に示す領域IXの拡大図である。 図１０は、本発明の第３実施形態に係る電子部品の内部構造を示す平面図である。 図１１は、図１０に示すXI-XI線に沿う断面図である。 図１２は、本発明の第４実施形態に係る電子部品の内部構造を示す平面図である。 図１３は、図１に示す電子部品の外部電極層の一変形例を示す断面図である。 図１４は、図１に示す電子部品の外部電極層の他の変形例を示す断面図である。 図１５は、図６に示す電子部品の外部電極層の一変形例を示す断面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る電子部品１を示す斜視図である。図２は、図１に示す電子部品１の内部構造を示す平面図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図３に示す領域IVの拡大図である。
電子部品１は、ピッチ変換用の基板としてのインターポーザ２を含む。インターポーザ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を有している。

インターポーザ２の第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。インターポーザ２の第１主面３には、第２主面４側に向かって窪んだリセス部６が形成されている。インターポーザ２の第２主面４は、平坦に形成されている。
リセス部６は、インターポーザ２の周縁から間隔を空けて、インターポーザ２の第１主面３の中央部に形成されている。リセス部６は、平面視においてインターポーザ２の各辺と略平行な四角形状に形成されている。

リセス部６は、平面視において、三角形状、六角形状等の四角形状以外の多角形状に形成されていてもよい。リセス部６は、平面視において、円形状または楕円形状に形成されていてもよい。
インターポーザ２の第１主面３には、低域部７、高域部８および接続部９が形成されている。低域部７は、リセス部６の底部からなる。高域部８は、リセス部６の周囲の領域からなる。接続部９は、低域部７および高域部８を接続している。

低域部７は、平面視においてインターポーザ２の各辺と略平行な四角形状に形成されている。高域部８は、平面視においてリセス部６を取り囲む四角環状に形成されている。リセス部６は、高域部８から低域部７に向かって開口幅が狭まる断面視テーパ状に形成されている。接続部９は、高域部８から低域部７に向かって下り傾斜する傾斜面を有している。

インターポーザ２は、半導体材料を含んでいてもよい。インターポーザ２は、半導体材料の一例として、シリコン、窒化物半導体材料（たとえば窒化ガリウム）または酸化物半導体材料（たとえば酸化ガリウム）のうちの少なくとも一種を含んでいてもよい。この形態では、インターポーザ２が、シリコンを含む例について説明する。
インターポーザ２の第１主面３の上には、主面絶縁層１１が形成されている。主面絶縁層１１は、無機系の絶縁材料を含んでいてもよい。主面絶縁層１１は、無機系の絶縁材料の一例として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。

主面絶縁層１１の上の任意の領域には、複数（この形態では４つ）の配線層１２が形成されている。各配線層１２は、リセス部６の内側の領域および外側の領域に跨っている。各配線層１２は、より具体的には、第１パッド領域１３、第２パッド領域１４および接続領域１５を含む。
４つの第１パッド領域１３は、この形態では、低域部７の四隅に一つずつ形成されている。各第１パッド領域１３は、平面視において四角形状に形成されている。４つの第２パッド領域１４は、この形態では、高域部８の四隅に一つずつ形成されている。各第２パッド領域１４は、平面視において四角形状に形成されている。

接続領域１５は、対応する第１パッド領域１３および第２パッド領域１４を接続している。接続領域１５は、接続部９を横切るように、低域部７および高域部８の間の領域にライン状に引き回されている。
各配線層１２は、この形態では、インターポーザ２の第１主面３側からこの順に積層された第１電極層１６および第２電極層１７を含む積層構造を有している。第１電極層１６は、インターポーザ２の第１主面３側からこの順に積層されたチタン層１８および銅層１９を含む積層構造を有している。チタン層１８および銅層１９は、それぞれ、シード層であってもよい。

第２電極層１７は、この形態では銅層（より具体的には、銅めっき層）を含む単層構造を有している。第２電極層１７は、第１電極層１６の銅層１９と一体を成していてもよい。第２電極層１７の厚さは、第１電極層１６の厚さよりも大きい。第２電極層１７によって、配線層１２の抵抗値の低減が図られている。
インターポーザ２の第１主面３には、チップ２１が配置されている。チップ２１は、インターポーザ２のリセス部６に収容されている。チップ２１は、直方体形状のチップ本体２２を含む。チップ本体２２は、一方側の実装面２３、他方側の非実装面２４、ならびに、実装面２３および非実装面２４を接続するチップ側面２５を有している。チップ２１の非実装面２４は、研削面からなる。

チップ２１の厚さは、５０μｍ以上１０００μｍ以下であってもよい。チップ２１の厚さは、１００μｍ以上であってもよい。チップ２１の厚さは、１５０μｍ以上であってもよい。チップ２１の厚さは、２００μｍ以上であってもよい。チップ２１の厚さは、５００μｍ以下であってもよい。チップ２１の厚さは、４００μｍ以下であってもよい。チップ２１の厚さは、３００μｍ以下であってもよい。

チップ本体２２は、シリコン、窒化物半導体材料（たとえば窒化ガリウム）、酸化物半導体材料（たとえば酸化ガリウム）ガラスまたはセラミックのうちの少なくとも１種を含んでいてもよい。
チップ本体２２は、機能デバイスを含む。機能デバイスは、実装面２３側に形成されていてもよい。機能デバイスは、抵抗、コンデンサ、コイル、ダイオードまたはトランジスタのうちの少なくとも１種を含んでいてもよい。

チップ２１は、単一機能デバイスであってもよいし、複合機能デバイスであってもよい。複合機能デバイスは、複数の単一機能デバイスの組み合わせによって構成される。チップ２１は、ディスクリートデバイスであってもよいし、ＩＣ（Integrated Circuit）デバイスであってもよい。
チップ２１の実装面２３には、複数（この形態では４個）の端子電極２６が形成されている。複数の端子電極２６は、それぞれ、機能デバイスに電気的に接続されている。チップ２１の非実装面２４には、いずれの電極も形成されていない。

チップ２１の実装面２３は、絶縁層によって被覆されていてもよい。絶縁層には、端子電極２６および機能デバイスを電気的に接続させるための配線を含む配線層が形成されていてもよい。複数の端子電極２６は、絶縁層から外側に突出していてもよい。
チップ２１は、実装面２３をインターポーザ２の第１主面３に対向させた姿勢で、インターポーザ２の第１主面３の上に配置されている。チップ２１は、低域部７の上に配置されている。

チップ２１の端子電極２６は、導電性接合材２７を介して、対応する配線層１２の第１パッド領域１３に接合されている。導電性接合材２７は、半田または金属ペーストを含んでいてもよい。
チップ２１の非実装面２４は、インターポーザ２の高域部８よりも上方に突出している。チップ２１の実装面２３は、インターポーザ２の低域部７および高域部８の間の領域に位置している。

チップ２１の実装面２３および非実装面２４は、平面視において低域部７の面積よりも小さい面積を有している。チップ２１の実装面２３の全面は、低域部７に対向している。つまり、チップ２１は、低域部７の周縁に取り囲まれた領域内に位置している。
第１の形態例において、チップ２１の実装面２３は、低域部７に加えて、接続部９の一部と対向していてもよい。第２の形態例において、チップ２１の実装面２３および非実装面２４は、平面視において低域部７の面積よりも大きい面積を有していてもよい。

各第２パッド領域１４の上には、ブロック状または柱状の電極体３１が立設されている。各電極体３１は、銅層（より具体的には、銅めっき層）を含む単層構造を有している。各電極体３１は、一方側の一端面３２、他方側の他端面３３、ならびに、一端面３２および他端面３３を接続する側面３４を有している。各電極体３１の一端面３２は、対応する第２パッド領域１４に接合されている。

インターポーザ２の第１主面３の上には、封止絶縁層４１が形成されている。封止絶縁層４１は、インターポーザ２の第１主面３の上において、チップ２１を封止している。封止絶縁層４１は、この形態では、有機系の絶縁材料を含む。封止絶縁層４１は、封止樹脂層からなっていてもよい
封止絶縁層４１は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。封止絶縁層４１は、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリベンゾオキサゾール樹脂またはアクリル樹脂のうちの少なくとも１種を含んでいてもよい。

封止絶縁層４１は、チップ２１の非実装面２４の全面を露出させるようにチップ２１を封止している。封止絶縁層４１は、インターポーザ２の低域部７およびチップ２１の実装面２３の間の空間を満たしている。封止絶縁層４１は、チップ２１のチップ側面２５の全面を被覆している。封止絶縁層４１は、各電極体３１の他端面３３の全面を露出させるように各電極体３１を封止している。

封止絶縁層４１は、封止主面４２および封止側面４３を含む。封止主面４２は、インターポーザ２の第１主面３に対向している。封止主面４２は、より具体的には、インターポーザ２の第１主面３に対して略平行に形成されている。
封止絶縁層４１の封止主面４２は、チップ２１の非実装面２４と段差なく繋がっている。封止絶縁層４１の封止主面４２は、チップ２１の非実装面２４から連続的に延びる平坦面を有している。つまり、封止絶縁層４１は、チップ２１の非実装面２４に対して面一に形成された外面を有している。

さらに、封止絶縁層４１の封止主面４２は、各電極体３１の他端面３３と段差なく繋がっている。封止絶縁層４１の封止主面４２は、各電極体３１の他端面３３から連続的に延びる平坦面を有している。つまり、封止絶縁層４１は、各電極体３１の他端面３３に対して面一に形成された外面を有している。
チップ２１の非実装面２４、各電極体３１の他端面３３、および、封止絶縁層４１の封止主面４２は、段差なく繋がっており、一つの平坦面を形成している。この平坦面は、研削面からなり、インターポーザ２の第２主面４に対して略平行に形成されている。

封止側面４３は、封止主面４２からインターポーザ２側に向けて延びている。封止絶縁層４１の封止側面４３は、インターポーザ２の側面５と段差なく繋がっている。つまり、封止絶縁層４１は、インターポーザ２の側面５に対して面一に形成された外面を有している。
封止絶縁層４１の封止主面４２の上には、カバー層４６が形成されている。カバー層４６は、被覆部４７および延部４８を含む。カバー層４６の被覆部４７は、チップ２１の非実装面２４を被覆している。被覆部４７は、非実装面２４を選択的に被覆している。

カバー層４６の延部４８は、被覆部４７から封止絶縁層４１の封止主面４２の上に引き出されている。延部４８は、インターポーザ２の周縁に近接した領域まで引き出されている。
カバー層４６は、カバー主面４９およびカバー側面５０を含む。カバー側面５０は、平面視において、封止絶縁層４１の封止側面４３から内方に間隔を空けた領域に位置している。これにより、カバー層４６のカバー側面５０および封止絶縁層４１の封止側面４３の間の領域に、段部５１が形成されている。

段部５１は、カバー層４６および封止絶縁層４１においてカバー層４６から露出する露出部によって形成されている。段部５１は、この形態では、平面視において、カバー層４６を取り囲む四角環状に形成されている。
図４を参照して、段部５１が延びる方向に直交する方向に関して、段部５１の幅ＷＳは、１μｍ以上であってもよい。段部５１の幅ＷＳは、１０μｍ以上であることが好ましい。カバー層４６の厚さは、封止絶縁層４１の厚さよりも小さい。カバー層４６の厚さは、チップ２１の厚さよりも小さい。カバー層４６の厚さは、チップ２１の厚さの２分の１以下、または、２分の１未満であってもよい。

カバー層４６の厚さは、チップ２１の厚さの１０００分の１以上であってもよい。カバー層４６の厚さは、チップ２１の厚さの１００分の１以上であってもよい。カバー層４６の厚さは、チップ２１の厚さの４分の１以下であってもよい。カバー層４６の厚さは、チップ２１の厚さの４分の１未満であることが好ましい。
カバー層４６の厚さは、１μｍ以上１０μｍ以下であってもよい。カバー層４６の厚さは、１０μｍ以上２０μｍ以下であってもよい。カバー層４６の厚さは、２０μｍ以上３０μｍ以下であってもよい。カバー層４６の厚さは、３０μｍ以上４０μｍ以下であってもよい。カバー層４６の厚さは、４０μｍ以上５０μｍ以下であってもよい。つまり、カバー層４６の厚さは、１μｍ以上５０μｍ以下であってもよい。

カバー層４６は、一つの絶縁材料層からなる単層構造を有していてもよい。カバー層４６は、複数の絶縁材料層が積層された積層構造を有していてもよい。カバー層４６は、有機系の絶縁材料および／または無機系の絶縁材料を含んでいてもよい。
カバー層４６は、有機系の絶縁材料の一例として、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリベンゾオキサゾール樹脂またはアクリル樹脂のうちの少なくとも１種を含んでいてもよい。カバー層４６は、ネガティブタイプまたはポジティブタイプの感光性を有していてもよい。

カバー層４６は、無機系の絶縁材料の一例として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。
カバー層４６には、複数（この形態では４個）の開口５５が形成されている。複数の開口５５は、それぞれ、電極体３１の他端面３３を露出させている。

カバー層４６の各開口５５内には、外部電極層５６が形成されている。各外部電極層５６は、各開口５５内において、対応する電極体３１の他端面３３に接続されている。各外部電極層５６は、カバー層４６のカバー主面４９よりも上方に突出している。各外部電極層５６は、カバー層４６のカバー主面４９にオーバラップしたオーバラップ部を有している。

図４を参照して、各外部電極層５６は、複数の電極層を含む積層構造を有している。各外部電極層５６は、この形態では、電極体３１の他端面３３側からこの順に積層されたＮｉ層５７、Ｐｄ層５８およびＡｕ層５９を含む積層構造を有している。
Ｎｉ層５７は、開口５５内において電極体３１の他端面３３に接続されている。Ｎｉ層５７は、カバー層４６のカバー主面４９よりも上方に突出している。Ｎｉ層５７は、カバー層４６のカバー主面４９にオーバラップしたオーバラップ部を有している。

Ｐｄ層５８は、カバー層４６のカバー主面４９の上において、Ｎｉ層５７の外面を被覆している。Ｐｄ層５８は、Ｎｉ層５７の厚さよりも小さい厚さを有している。Ａｕ層５９は、カバー層４６のカバー主面４９の上において、Ｐｄ層５８の外面を被覆している。Ａｕ層５９は、Ｎｉ層５７の厚さよりも小さい厚さを有している。
図５Ａ～図５Ｍは、図１に示す電子部品１の製造方法の一例を説明するための断面図である。

図５Ａを参照して、インターポーザ２のベースとなるベース基板６２が用意される。ベース基板６２は、円盤状のシリコンウエハであってもよい。ベース基板６２は、一方側の第１主面６３、および、他方側の第２主面６４を含む。ベース基板６２の第１主面６３および第２主面６４は、それぞれ、インターポーザ２の第１主面３および第２主面４に対応している。

ベース基板６２が用意された後、複数の部品形成領域６５および複数の部品形成領域６５を区画する境界領域６６が、ベース基板６２の第１主面６３に設定される。部品形成領域６５は、電子部品１が形成される領域である。境界領域６６は、ベース基板６２の切断時のダイシングラインである。
次に、図５Ｂを参照して、リセス部６が、各部品形成領域６５に形成される。リセス部６は、たとえばマスク（図示せず）を介するエッチング法によって、ベース基板６２の第１主面６３を選択的に掘り下げることによって形成される。

次に、主面絶縁層１１が、ベース基板６２の第１主面６３に形成される。主面絶縁層１１は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法または熱酸化処理によって形成されてもよい。主面絶縁層１１は、シリコン酸化膜であってもよい。
次に、図５Ｃを参照して、複数の配線層１２が、主面絶縁層１１の上に形成される。配線層１２の形成工程では、まず、第１電極層１６が主面絶縁層１１の表面の全面に形成される。

第１電極層１６の形成工程は、チタン層１８および銅層１９を、主面絶縁層１１側からこの順に形成する工程を含む。チタン層１８および銅層１９は、それぞれ、スパッタ法によって形成されてもよい。チタン層１８および銅層１９は、それぞれシード層として形成される。
次に、所定パターンを有するマスク（図示せず）が、第１電極層１６の上に形成される。マスク（図示せず）は、複数の配線層１２を形成すべき領域を露出させる開口を選択的に有している。

次に、第２電極層１７が、第１電極層１６の上に形成される。第２電極層１７は、マスク（図示せず）の開口から露出する第１電極層１６の上に形成される。第２電極層１７は、電解銅めっき法によって形成されてもよい。第２電極層１７が形成された後、マスク（図示せず）は除去される。
次に、第１電極層１６において第２電極層１７から露出する不要な部分が、除去される。第１電極層１６の不要な部分は、第２電極層１７をマスクとするエッチング法によって除去されてもよい。これにより、所定パターンを有する複数の配線層１２が形成される。

次に、図５Ｄを参照して、所定パターンを有するマスク６７が、主面絶縁層１１の上に形成される。マスク６７は、各配線層１２の第１パッド領域１３をそれぞれ露出させる複数の開口６８を有している。
次に、図５Ｅを参照して、複数の電極体３１が、対応する第１パッド領域１３の上にそれぞれ形成される。複数の電極体３１は、電解銅めっき法によって形成されてもよい。

次に、図５Ｆを参照して、マスク６７が除去される。これにより、ブロック状または柱状の複数の電極体３１が、対応する第１パッド領域１３の上に立設した状態で残存する。
次に、図５Ｇを参照して、チップ２１が、各部品形成領域６５に配置される。チップ２１は、ベース基板６２の第１主面６３に実装面２３を対向させた状態で、各部品形成領域６５に配置される。チップ２１の端子電極２６は、導電性接合材２７を介して、対応する配線層１２の第１パッド領域１３に接合される。

次に、図５Ｈを参照して、封止絶縁層４１が、ベース基板６２の第１主面６３の上に形成される。この工程では、チップ２１の全体および複数の電極体３１の全体が、封止絶縁層４１によって一括して封止される。これにより、ベース基板６２、チップ２１および封止絶縁層４１を含む封止構造６９が形成される。
次に、図５Ｉを参照して、封止構造６９が研削される。より具体的には、封止絶縁層４１の封止主面４２が研削される。この研削工程は、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ)法によって実施されてもよい。

封止構造６９の研削工程は、チップ２１の非実装面２４および複数の電極体３１の他端面３３が露出するまで、封止絶縁層４１の封止主面４２を研削する第１研削工程を含む。さらに、封止構造６９の研削工程は、第１研削工程の後も封止主面４２の研削を継続し、チップ２１および複数の電極体３１を薄化する第２研削工程を含む。これにより、チップ２１の厚さに加えて、電子部品１の最終的な厚さが調整される。

次に、図５Ｊを参照して、カバー層４６のベースとなる絶縁材料層が、封止構造６９の表面に形成される。この形態では、絶縁材料層の一例として樹脂層が形成される。樹脂層は、封止構造６９の表面の略全面を被覆するように形成される。
感光性樹脂溶剤からなる樹脂層が形成されてもよい。この場合、感光性樹脂溶剤は、スピンコート法によって封止構造６９の表面の略全面を被覆するように、封止構造６９の表面に塗布される。その後、感光性樹脂溶剤が硬化されて、樹脂層が形成される。

感光性樹脂フィルムからなる樹脂層が形成されてもよい。この場合、感光性樹脂フィルムは、封止構造６９の表面の略全面を被覆するように、封止構造６９の表面に貼着される。その後、感光性樹脂フィルムが硬化されて、樹脂層が形成される。
次に、図５Ｋを参照して、樹脂層がカバー層４６に対応したパターンで露光された後、現像される。これにより、樹脂層からなるカバー層４６が形成される。この工程では、チップ２１の非実装面２４を被覆し、かつ、電極体３１の他端面３３をそれぞれ露出させる複数の開口５５を有するカバー層４６が形成される。

また、この工程では、カバー層４６は、ベース基板６２の第１主面６３の法線方向から見た平面視において、各部品形成領域６５において、各部品形成領域６５の周縁から内方に間隔を空けた領域に周縁を有するように形成される。
カバー層４６は、無機系の絶縁材料を含む絶縁層（図示せず）によっても形成され得る。この場合、絶縁層は、封止構造６９の表面の略全面を被覆するように形成される。絶縁層は、ＣＶＤ法によって形成されてもよい。

次に、カバー層４６に対応した所定パターンを有するマスク（図示せず）が、絶縁層の上に形成される。マスク（図示せず）は、段部５１や複数の開口５５を形成すべき領域を露出させる開口を選択的に有している。次に、マスクを介するエッチング法によって、絶縁層の不要な部分が除去される。これにより、所定パターンのカバー層４６が形成される。

次に、図５Ｌを参照して、外部電極層５６が、カバー層４６の各開口５５内に形成される。外部電極層５６の形成工程は、Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９を、電極体３１の他端面３３側からこの順に形成する工程を含む。
Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９は、それぞれ、無電解めっき法によって形成されてもよい。これにより、Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９を含む積層構造を有する外部電極層５６が形成される。

次に、図５Ｍを参照して、封止構造６９が境界領域６６に沿って切断される。封止構造６９の切断は、ダイシングブレードによって実施されてもよい。この工程では、互いに隣り合うカバー層４６の間の領域がダイシング領域７０として利用される。
封止構造６９は、このダイシング領域７０に沿って切断される。これにより、複数の電子部品１が切り出される。以上を含む工程を経て、電子部品１が製造される。 以上、電子部品１の製造方法では、チップ２１がベース基板６２の上において封止絶縁層４１によって封止される。これにより、ベース基板６２、チップ２１および封止絶縁層４１を含む封止構造６９が形成される（図５Ｇ参照）。

封止構造６９の薄化工程（図５Ｉ参照）において、封止絶縁層４１は、チップ２１の非実装面２４側から当該チップ２１と共に研削される。これにより、封止構造６９が、封止絶縁層４１の表面からチップ２１の非実装面２４が露出した状態で薄化される。チップ２１は、封止絶縁層４１によって封止された状態で研削されるため、チップ２１にダメージが生じることを抑制できる。

しかも、封止絶縁層４１から露出するチップ２１の非実装面２４は、カバー層４６の形成工程（図５Ｊ参照）において、カバー層４６によって被覆される。これにより、チップ２１を適切に保護できる。よって、電子部品１の小型化を適切に図ることができる。
また、電子部品１の製造方法では、カバー層４６は、各部品形成領域６５において、各部品形成領域６５の周縁から内方に間隔を空けた領域に周縁を有するように形成される。これにより、ダイシング工程（図５Ｍ参照）において、互いに隣り合うカバー層４６の間の領域をダイシング領域７０として利用できる。したがって、ダイシングブレードによってカバー層４６を切断しなくて済む。

これにより、カバー層４６に起因するダイシングブレードの目詰まりや劣化等を防止できる。よって、封止絶縁層４１を適切に切断することができるから、電子部品１の品質の低下を抑制できる。このような構造は、カバー層４６が樹脂層（有機系の絶縁材料）を含む場合において特に有効である。
図６は、本発明の第２実施形態に係る電子部品７１を示す斜視図である。図７は、図６に示す電子部品７１の内部構造を示す平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。図９は、図８に示す領域IXの拡大図である。以下では、電子部品１の構造に対応する構造については、同一の参照符号を付して説明を省略する。

電子部品７１では、カバー層４６が、平面視において封止絶縁層４１の中央部だけに形成されている。カバー層４６の被覆部４７は、より具体的には、チップ２１の非実装面２４の全面を被覆している。カバー層４６の延部４８は、より具体的には、平面視において各外部電極層５６からリセス部６側に間隔を空けて形成されている。
カバー層４６の全体が、平面視においてリセス部６の周縁によって取り囲まれた領域内に位置していてもよい。各外部電極層５６は、この形態では、電極体３１の他端面３３を被覆するように封止絶縁層４１の封止主面４２の上にだけ形成されている。

カバー層４６のカバー側面５０は、平面視において封止絶縁層４１の封止側面４３から内方に間隔を空けた領域に位置している。したがって、カバー層４６のカバー側面５０および封止絶縁層４１の封止側面４３の間の領域に、段部５１が形成されている。
図９を参照して、カバー層４６の厚さＴＣは、外部電極層５６の厚さＴＥ以下（ＴＣ≦ＴＥ）であることが好ましい。カバー層４６の厚さＴＣは、外部電極層５６の厚さＴＥ未満（ＴＣ＜ＴＥ）であることがさらに好ましい。

この構造によれば、電子部品７１を接続対象に接続させる際に、各外部電極層５６を適切に接続対象に接続させることができる。また、外部電極層５６は、電気テストを実施する際、プローブニードルの接触対象となる。カバー層４６の厚さＴＣが外部電極層５６の厚さＴＥよりも大きい（ＴＣ＞ＴＥ）場合、外部電極層５６よりも先に、カバー層４６にプローブニードルが接触する可能性がある。

そこで、カバー層４６の厚さＴＣを、外部電極層５６の厚さＴＥ以下（ＴＣ≦ＴＥ）に設定することにより、プローブニードルを外部電極層５６に適切に接触させることができる。よって、円滑な電気テストを実施することができる。
このような構造の電子部品７１は、電子部品１の製造工程中、カバー層４６の形成工程（図５Ｋ参照）において、カバー層４６を形成するためのマスクのレイアウトを変更するだけで製造できる。むろん、外部電極層５６の厚さＴＥよりも大きい厚さＴＣ（ＴＣ＞ＴＥ）を有するカバー層４６が形成されてもよい。

図１０は、本発明の第３実施形態に係る電子部品８１の内部構造を示す平面図である。図１１は、図１０に示すXI-XI線に沿う断面図である。以下では、電子部品１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
各配線層１２は、この形態では、高域部８に設けられた第３パッド領域８２を含む。第３パッド領域８２は、接続領域１５において高域部８に位置する部分に介装されている。つまり、接続領域１５は、第１パッド領域１３および第３パッド領域８２を接続する部分を含む。また、接続領域１５は、第２パッド領域１４および第３パッド領域８２を接続する部分を含む。

チップ２１は、インターポーザ２のリセス部６を覆うように、高域部８に架設されている。チップ２１の端子電極２６は、高域部８において、導電性接合材２７を介して、対応する配線層１２の第３パッド領域８２に接合されている。
チップ２１の実装面２３およびインターポーザ２の低域部７の間の領域には、リセス部６を含む凹状空間８３が区画されている。凹状空間８３には、第２チップ８４（下側チップ）が収容されている。

第２チップ８４は、平面視においてチップ２１と重なっている。これにより、チップ２１および第２チップ８４が、インターポーザ２の第１主面３の上において、第１主面３の法線方向に沿って、三次元配置されている。
第２チップ８４は、直方体形状の第２チップ本体８５を含む。第２チップ本体８５は、一方側の第２実装面８６、他方側の第２非実装面８７、ならびに、第２実装面８６および第２非実装面８７を接続する第２チップ側面８８を有している。

第２チップ本体８５は、シリコン、窒化物半導体材料（たとえば窒化ガリウム）、酸化物半導体材料（たとえば酸化ガリウム）ガラスまたはセラミックのうちの少なくとも１種を含んでいてもよい。
第２チップ本体８５は、機能デバイスを含む。機能デバイスは、第２実装面８６側に形成されていてもよい。機能デバイスは、抵抗、コンデンサ、コイル、ダイオードまたはトランジスタのうちの少なくとも１種を含んでいてもよい。

第２チップ８４は、単一機能デバイスであってもよいし、複合機能デバイスであってもよい。複合機能デバイスは、複数の単一機能デバイスの組み合わせによって構成される。第２チップ８４は、ディスクリートデバイスであってもよいし、ＩＣ（Integrated Circuit）デバイスであってもよい。
第２チップ８４の第２実装面８６には、複数（この形態では４個）の第２端子電極８９が形成されている。複数の第２端子電極８９は、機能デバイスに電気的に接続されている。第２チップ８４の第２非実装面８７には、いずれの電極も形成されていない。

第２チップ８４の第２実装面８６は、絶縁層によって被覆されていてもよい。絶縁層には、第２端子電極８９および機能デバイスを電気的に接続させるための配線を含む配線層が形成されていてもよい。複数の第２端子電極８９は、絶縁層から外側に突出していてもよい。
第２チップ８４は、第２実装面８６を低域部７に対向させた姿勢で、低域部７の上に配置されている。第２チップ８４の第２端子電極８９は、導電性接合材９０を介して、対応する配線層１２の第１パッド領域１３に接合されている。第２チップ８４は、配線層１２を介してチップ２１に電気的に接続されている。導電性接合材９０は、半田または金属ペーストを含んでいてもよい。

第２チップ８４の第２実装面８６および第２非実装面８７は、インターポーザ２の低域部７および高域部８の間の領域に位置している。第２チップ８４の第２非実装面８７は、インターポーザ２の高域部８よりも上方に突出していてもよい。
第２チップ８４の第２実装面８６および第２非実装面８７は、平面視において低域部７の面積よりも小さい面積を有している。第２チップ８４の第２実装面８６の全面は、低域部７に対向している。つまり、第２チップ８４は、低域部７の周縁に取り囲まれた領域内に位置している。

第１の形態例において、第２チップ８４の第２実装面８６は、低域部７に加えて、接続部９の一部と対向していてもよい。第２の形態例において、第２チップ８４の第２実装面８６および第２非実装面８７は、平面視において低域部７の面積よりも大きい面積を有していてもよい。
この形態では、１つの第２チップ８４が、凹状空間８３に収容された例について説明した。しかし、複数（２つ以上）の第２チップ８４が、凹状空間８３に収容されていてもよい。

この場合、複数の第２チップ８４は、配線層１２または別の配線層を介して、互いに電気的に接続されていてもよい。また、複数の第２チップ８４は、配線層１２または別の配線層を介して、チップ２１に電気的に接続されていてもよい。
封止絶縁層４１は、凹状空間８３内において、第２チップ８４を封止している。封止絶縁層４１は、凹状空間８３外において、チップ２１の非実装面２４の全面を露出させるようにチップ２１を封止している。封止絶縁層４１は、さらに、凹状空間８３外において、各電極体３１の他端面３３の全面を露出させるように各電極体３１を封止している。

以上、電子部品８１によっても、前述の電子部品１について述べた効果と同様の効果を奏することができる。
また、電子部品８１では、チップ２１および第２チップ８４が、インターポーザ２の第１主面３の上に三次元配置されている。これにより、電子部品８１を実装基板に実装する場合には、チップ２１および第２チップ８４を実装基板に対して三次元実装できる。

よって、実装基板に対するチップ２１および第２チップ８４の総専有面積を低減できる。また、チップ２１および第２チップ８４を、一度のステップで実装基板に実装できるため、実装工程が煩雑化するのを抑制できる。
電子部品８１は、電子部品１の製造工程に係るチップ２１の配置工程（図５Ｇ参照）において、第２チップ８４を低域部７に配置する工程の後、チップ２１を高域部８に配置する工程を実施することにより、製造できる。

第２チップ８４の配置工程は、対応する配線層１２の第１パッド領域１３に、第２チップ８４の第２端子電極８９を接続する工程を含む。チップ２１の配置工程は、対応する配線層１２の第３パッド領域８２に、チップ２１の端子電極２６を接続する工程を含む。電子部品７１に係るカバー層４６は、電子部品８１に採用されてもよい。
図１２は、本発明の第４実施形態に係る電子部品９１の内部構造を示す平面図である。以下では、電子部品１の構造に対応する構造については、同一の参照符号を付して説明を省略する。

電子部品９１では、インターポーザ２の第１主面３が平坦面からなる。つまり、第１主面３には、リセス部６が形成されていない。これにより、第１主面３および第２主面４は、互いに略平行な平坦面に形成されている。
以上、電子部品９１によっても、前述の電子部品１について述べた効果と同様の効果を奏することができる。このような構造の電子部品９１は、電子部品１の製造工程から、リセス部６の形成工程（図５Ｂ参照）を省くことにより、製造できる。このような構造は、前述の第２～第３実施形態にも適用できる。

本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態に係る製造方法は、ベース基板６２の第２主面６４を研削する研削工程をさらに含んでいてもよい。この場合、インターポーザ２の第２主面４は研削面となる。ベース基板６２の研削工程を実施することにより、インターポーザ２の厚さを低減できるから、電子部品の更なる小型化を実現できる。

ベース基板６２の研削工程は、任意のタイミングで実施できる。ベース基板６２の研削工程は、主面絶縁層１１の形成工程に先立って実施されてもよいし、ダイシング工程に先立って実施されてもよい。
前述の各実施形態では、インターポーザ２が半導体材料（シリコン）からなる例について説明した。しかし、インターポーザ２は、半導体材料に代えて、有機系の絶縁材料または無機系の絶縁材料を含んでいてもよい。

この場合、インターポーザ２は、有機系の絶縁材料の一例として、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリベンゾオキサゾール樹脂またはアクリル樹脂のうちの少なくとも１種を含んでいてもよい。
また、インターポーザ２は、無機系の絶縁材料の一例として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。インターポーザ２が絶縁材料からなる場合、主面絶縁層１１は除かれてもよい。

前述の各実施形態では、封止絶縁層４１が、有機系の絶縁材料を含む封止樹脂層からなる例について説明した。しかし、封止絶縁層４１は、有機系の絶縁材料に代えて、無機系の絶縁材料を含んでいてもよい。
封止絶縁層４１は、無機系の絶縁材料の一例として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。

前述の各実施形態において、第１主面３は、粗面化されていてもよい。第１主面３は、微細な凹凸構造（a fine asperity structure）を粗面の一例として含んでいてもよい。粗面化された第１主面３によれば、第１主面３に対する主面絶縁層１１等の密着力を高めることができる。
粗面化された第１主面３は、たとえば主面絶縁層１１の形成工程（図５Ｂも参照）に先だって、ベース基板６２の第１主面６３を粗面化することによって、得ることができる。粗面化処理は、エッチング法、サンドブラスト法、レーザ照射法、その他公知の粗面化法によって実施されてもよい。

前述の各実施形態において、外部電極層５６が形成されていない形態が採用されてもよい。この場合、電極体３１の他端面３３が外部接続される外部端子として形成されていてもよい。
前述の各実施形態において、外部電極層５６は、Ｎｉ層５７、Ｐｄ層５８またはＡｕ層５９のうちの少なくとも１種を含む単層構造または積層構造を有していてもよい。たとえば、外部電極層５６は、Ｎｉ層５７およびＡｕ層５９を含む二層構造を有していてもよいし、Ｎｉ層５７だけを含む単層構造を有していてもよい。

図１３は、図１に示す電子部品１の外部電極層５６の一変形例を示す断面図である。以下では、電子部品１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１３を参照して、各外部電極層５６の全体は、開口５５内に収まっていてもよい。より具体的には、各外部電極層５６の表面は、開口５５内においてカバー層４６のカバー主面４９よりも封止絶縁層４１側に位置していてもよい。Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９は、それぞれ、開口５５の内壁面に接していてもよい。

このような形態であっても、前述の電子部品１について述べた効果と同様の効果を奏することができる。このような形態を有する外部電極層５６は、第２実施形態および第４実施形態にも適用できる。
図１４は、図１に示す電子部品１の外部電極層５６の他の変形例を示す断面図である。以下では、電子部品１の構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１４を参照して、各外部電極層５６は、Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９を含む積層構造に代えて、半田層９５を含んでいてもよい。半田層９５は、半球状に形成されていてもよい。半田層９５は、カバー層４６のカバー主面４９よりも上方に突出している。半田層９５は、カバー層４６のカバー主面４９にオーバラップしていてもよい。
このような形態であっても、前述の電子部品１について述べた効果と同様の効果を奏することができる。このような形態を有する外部電極層５６は、第２実施形態および第４実施形態にも適用できる。

図１５は、図６に示す電子部品７１の外部電極層５６の一変形例を示す断面図である。以下では、電子部品７１に対して述べられた構造と同様の構造については、同一の参照符号を付して説明を省略する。
図１５を参照して、この例では、各外部電極層５６は、Ｎｉ層５７、Ｐｄ層５８およびＡｕ層５９を含む積層構造に代えて、半田層９６を含む。半田層９６は、半球状に形成されていてもよい。半田層９６は、封止絶縁層４１の封止主面４２にオーバラップしていてもよい。

このような形態であっても、前述の電子部品７１について述べた効果と同様の効果を奏することができる。 前述の各実施形態において「半導体材料や半導体材料の性質、半導体装置の製造法等を利用して形成されている場合」には、「インターポーザ２がシリコン等の半導体材料を含む場合」や「チップ２１がダイオードやトランジスタ等の半導体デバイスを含む場合」や「これら双方の場合が成立している場合」等が含まれてもよい。

電子部品（１，７１，８１，９１）が半導体材料、半導体材料の性質、半導体装置の製造法等を利用して製造されている場合には、「電子部品（１，７１，８１，９１）」は、「半導体装置（１，７１，８１，９１）」と読み替えられてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 電子部品
２ インターポーザ（基板）
３ インターポーザの第１主面
４ インターポーザの第２主面
６ インターポーザのリセス部
７ インターポーザの低域部
８ インターポーザの高域部
１２ 配線層
２１ チップ
２３ チップの実装面
２４ チップの非実装面
２６ チップの端子電極
３１ 電極体
４１ 封止絶縁層
４６ カバー層
６２ ベース基板
６３ ベース基板の第１主面
６４ ベース基板の第２主面
６５ ベース基板の部品形成領域
６６ ベース基板の境界領域
６９ 封止構造
７１ 電子部品
８１ 電子部品
８４ 第２チップ（下側チップ）
９１ 電子部品

Claims (20)

1. 一方側の第１主面および他方側の第２主面を有するインターポーザと、
   一方側の実装面、他方側の非実装面、ならびに、前記実装面および前記非実装面を接続する側面を有し、前記実装面を前記インターポーザの前記第１主面に対向させた姿勢で前記インターポーザの前記第１主面の上に配置されたチップと、
   前記チップの前記側面を被覆し、前記チップの前記非実装面を露出させるように前記インターポーザの前記第１主面の上で前記チップを封止する封止絶縁層と、
   前記封止絶縁層の周縁部を露出させるように前記チップの前記非実装面を被覆し、前記封止絶縁層の周縁から内方に間隔を空けて前記封止絶縁層の上に形成された周縁を有する絶縁性のカバー層と、を含む、電子部品。
2. 前記封止絶縁層は、前記インターポーザの周縁に面一に形成された周縁を有している、請求項１に記載の電子部品。
3. 前記カバー層は、前記チップの前記非実装面の全面を被覆している、請求項１または２に記載の電子部品。
4. 前記チップの前記実装面側に形成された機能デバイスをさらに含む、請求項１～３のいずれか一項に記載の電子部品。
5. 前記チップの前記非実装面は、研削面である、請求項１～４のいずれか一項に記載の電子部品。
6. 前記封止絶縁層は、前記チップの前記非実装面から連続的に延びる外面を有している、請求項１～５のいずれか一項に記載の電子部品。
7. 前記カバー層は、前記封止絶縁層の厚さ以下の厚さを有している、請求項１～６のいずれか一項に記載の電子部品。
8. 前記カバー層は、前記チップの厚さ以下の厚さを有している、請求項１～７のいずれか一項に記載の電子部品。
9. 前記カバー層は、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下の厚さを有している、請求項１～８のいずれか一項に記載の電子部品。
10. 前記インターポーザの前記第１主面に形成された配線層と、
    前記チップの前記実装面に形成され、前記配線層に電気的に接続された端子電極と、をさらに含む、請求項１～９のいずれか一項に記載の電子部品。
11. 前記チップから間隔を空けて前記配線層の上に形成され、前記配線層を介して前記チップに電気的に接続された電極体をさらに含み、
    前記封止絶縁層は、前記電極体の一部を露出させるように前記電極体を封止しており、
    前記カバー層は、前記電極体の一部を露出させるように前記封止絶縁層を被覆している、請求項１０に記載の電子部品。
12. 前記インターポーザの前記第１主面には、前記第２主面に向かって窪んだリセス部が形成されており、
    前記チップは、前記インターポーザの前記リセス部に収容されている、請求項１～１１のいずれか一項に記載の電子部品。
13. 前記インターポーザの前記第１主面には、前記第２主面に向かって窪んだリセス部によって、前記リセス部の底部からなる低域部、および、前記リセス部の周囲の領域からなる高域部が形成されており、
    前記チップは、前記リセス部を覆うように前記高域部に配置されている、請求項１～１１のいずれか一項に記載の電子部品。
14. 前記リセス部に収容された下側チップをさらに含み、
    前記封止絶縁層は、前記リセス部内において前記下側チップを封止している、請求項１３に記載の電子部品。
15. 前記インターポーザの前記第１主面は、平坦面からなる、請求項１～１１のいずれか一項に記載の電子部品。
16. 一方側の第１主面および他方側の第２主面を有し、インターポーザのベースとなるベース基板を準備する工程と、
    一方側の実装面、他方側の非実装面、ならびに、前記実装面および前記非実装面を接続する側面を有するチップを準備する工程と、
    電子部品に対応した部品形成領域を前記ベース基板の前記第１主面に設定し、前記実装面を前記ベース基板の前記第１主面に対向させた姿勢で、前記チップを前記部品形成領域に配置する工程と、
    前記チップの前記側面および前記非実装面を被覆するように前記ベース基板の前記第１主面の上で前記チップを封止絶縁層によって封止する工程と、
    前記チップの前記非実装面が露出するまで前記封止絶縁層を研削する工程と、
    前記部品形成領域の周縁部において前記封止絶縁層を露出させるように前記チップの前記非実装面を被覆し、前記部品形成領域の周縁から内方に間隔を空けた位置に周縁を有する絶縁性のカバー層を前記封止絶縁層の上に形成する工程と、
    前記カバー層から露出する前記部品形成領域の周縁に沿って前記封止絶縁層および前記ベース基板を切断するダイシング工程と、を含む、電子部品の製造方法。
17. 前記ダイシング工程において、前記封止絶縁層の切断部が前記ベース基板の切断部と面一に形成される、請求項１６に記載の電子部品の製造方法。
18. 前記チップを配置する工程に先立って、前記部品形成領域に前記第２主面に向かって窪んだリセス部を形成する工程をさらに含み、
    前記チップを配置する工程は、前記部品形成領域において、前記チップを前記リセス部に収容する工程を含む、請求項１６または１７に記載の電子部品の製造方法。
19. 前記チップを配置する工程に先立って、前記部品形成領域に前記第２主面に向かって窪んだリセス部を形成し、前記リセス部の底部からなる低域部、および、前記リセス部の周囲の領域からなる高域部を、前記部品形成領域に形成する工程をさらに含み、
    前記チップを配置する工程は、前記部品形成領域において、前記リセス部を覆うように前記チップを前記高域部に配置する工程を含む、請求項１６または１７に記載の電子部品の製造方法。
20. 前記チップを配置する工程に先立って、前記チップとは異なる下側チップを、前記リセス部に収容されるように前記低域部に配置する工程をさらに含み、
    前記チップを配置する工程は、前記下側チップが配置された前記リセス部を覆うように、前記チップを前記高域部に配置する工程を含む、請求項１９に記載の電子部品の製造方法。

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