JP2022025294A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022025294A
JP2022025294A JP2020128033A JP2020128033A JP2022025294A JP 2022025294 A JP2022025294 A JP 2022025294A JP 2020128033 A JP2020128033 A JP 2020128033A JP 2020128033 A JP2020128033 A JP 2020128033A JP 2022025294 A JP2022025294 A JP 2022025294A
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
interposer
recess
conductive connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020128033A
Other languages
English (en)
Inventor
寛行 藤岡
Hiroyuki Fujioka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Torex Semiconductor Ltd
Original Assignee
Torex Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Torex Semiconductor Ltd filed Critical Torex Semiconductor Ltd
Priority to JP2020128033A priority Critical patent/JP2022025294A/ja
Publication of JP2022025294A publication Critical patent/JP2022025294A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】 ICチップで発生した熱の放散効率を向上させることができる半導体装置を提供する。【解決手段】 周縁部に形成した脚部1Aと該脚部1Aの内側に形成した凹部1Bとを有するインターポーザ1と、ハンダボール3を介してインターポーザ1の凹部1Bの底面に、一方の面を固定するによりインターポーザ1との間の電気的な導通を確保したICチップ2と、表面に形成したランド6にハンダ部4を介して脚部1Aの端面を固定するとともに、前記表面に形成した他のランド7にハンダ部5を介してICチップ2の他方の面を固定した実装基板8とを有する。【選択図】 図1

Description

本発明は半導体装置に関し、特にインターポーザを有するものに適用して有用なものである。
近年、半導体装置の小型化を実現する技術としてWL CSP(Wafer level Chip Size Package)が提案されている。このCSPとは、半導体部品のパッケージ形式の一種であり、ボンディング・ワイヤーによる内部配線を行なわず、半導体の一部が露出したままの、ほぼ最小となる半導体パッケージであり、プリント基板上に単体の高集積度半導体を表面実装する際に小さな占有面積で済ませることができるという特長を有している。
図4は従来技術に係るWL CSPの一例を示す縦断面図である。同図に示すように、当該半導体装置(WL CSP)IIIにおいてICチップ01は、その底面で外部に露出する銅配線02を介してハンダボール03により実装基板05の表面に形成されたランド04に接合されている。かくしてICチップ01と実装基板05との電気的な導通が確保される。
従来技術に係る半導体装置IIIにおいてICチップ01で発生した熱は、銅配線02、ハンダボール03、ランド04を介して実装基板05に伝達され、この実装基板05で主に周囲に放散される。このように、半導体装置IIIでは、ICチップ01で発生した熱の伝熱経路06(図中に太い矢印で示す)が、銅配線02、ハンダボール03、ランド04を経由して実装基板05に至る一本のみである。このため、熱の放散効率を向上させるには銅配線02のハンダボール03に対する接合部を増やす等、放熱面積を増やすことでしか対処できなかった。このことは、半導体装置IIIのさらなる小型化を図る場合の障害となる。
なお、上記と同様の課題は残るが、WL CSPである半導体装置を開示する公知文献として特許文献1を挙げることができる。
特開2020-10016号公報
本発明は、上記従来技術に鑑み、ICチップで発生した熱の放散効率を向上させることができる半導体装置を提供することを目的とする。
上記目的を達成する本発明の第1の態様は、
周縁部に形成した脚部と該脚部の内側に形成した凹部とを有するインターポーザと、
第1の導電接続部を介して前記インターポーザの前記凹部の底面に、一方の面を固定することにより前記インターポーザとの間の電気的な導通を確保したICチップと、
表面に形成したランドに第2の導電接続部を介して前記脚部の端面を固定するとともに、前記表面に形成した他のランドに第3の導電接続部を介して前記ICチップの他方の面を固定した実装基板とを有することを特徴とする。
本発明の第2の態様は、
第1の態様に記載する半導体装置において、
前記ICチップの他方の面はメタライズ処理を施したものであることを特徴とする。
本発明の第3の態様は、
第1または第2の態様に記載する半導体装置において、
前記ICチップの他方の面に一方の面が当接するとともに、前記実装基板の第3の導電接続部に他方の面が当接するように前記ICチップの他方の面と前記実装基板の第3の導電接続部との間で前記凹部の内部に配設した中間部材を有することを特徴とする。
本発明によれば発熱体であるICチップをインターポーザの凹部の底面と実装基板の表面との間に挟んだサンドイッチ構造となっているので、ICチップで発生した熱が、ICチップから第1の導電接続部およびインターポーザの底面を介してインターポーザの本体に至り、その脚部および第2の導電接続部を介して実装基板に至る第1の伝熱経路と、ICチップの他方の面から直接実装基板に至る第2の伝熱経路との二つの熱経路を介して外部に放散される。この結果、当該半導体装置の小型化を阻害することなく高効率の熱放散を図ることができる。
本発明の第1の実施の形態に係る半導体装置を示す図で、(A)はその縦断面図、(B)は(A)のA-A線矢視図である。 図1に示す半導体装置における伝熱経路を示す前記半導体装置の縦断面図である。 本発明の第2の実施の形態に係る半導体装置を示す図で、(A)はその縦断面図、(B)は(A)のB-B線矢視図である。 従来技術に係る半導体装置(WL CSP)を示す模式図である。
以下、本発明の実施の形態を図面に基づき詳細に説明する。
図1は本発明の第1の実施の形態に係る半導体装置を示す図で、(A)はその縦断面図、(B)は(A)のA-A線矢視図である。両図に示すように、本形態に係る半導体装置Iのインターポーザ1は、周縁部に形成した脚部1Aと該脚部1Aの内側に形成した凹部1Bとを有し、内部に所定の配線構造が形成された部材である。所定の回路が形成されたフェイスダウン実装チップであるICチップ2は、第1の導電接続部を形成するハンダボール3を介してインターポーザ1の凹部1の底面に、一方の面(図1(A)中の上面)が固定されている。かくしてハンダボール3がインターポーザ1の銅配線(図示せず)に接続される。
一方、実装基板8の表面にはランド6,7を介して第2および第3の導電接続部となるハンダ部4,5が形成してある。そして、ハンダ部4にはインターポーザ1の脚部1Aの下端面が、またハンダ部5にはICチップ2の下面がメタライズ処理部9を介してそれぞれハンダ接合してある。かくしてICチップ2はハンダボール3、インターポーザ1、ハンダ部4、ランド6を介して実装基板8との電気的な導通が確保されている。ここで、メタライズ処理部9はICチップ2とハンダ部5を介したICチップ2と実装基板8との接合を良好にするためのメタライズ処理をした領域で、例えばTi-Ni-Ag、Ti-Ni-Au、Ti-Ni-Pb-Au等のめっき層で良好に形成することができる。
かくして本形態に係る半導体装置Iでは、ICチップ2が、インターポーザ1の凹部1Bの底面と、第3のハンダ部5およびランド7を介した実装基板8の表面との間に挟まれたサンドイッチ構造となっている。
なお、本形態においては第1~第3の導電接続部をハンダボール3、ハンダ部4,5で形成し、この場合のハンダの材料としては、鉛と錫を主成分とする合金を用いたが、これに限るものではない。他にも、Au,Ag,Cu,Sn,Sn-Bi,Sn-Ag,Sn-Ag-Cu,Au-Sn等の材料を用いることができる。要は、比較的融点が低い導電材料であれば良い。そして、化学的に安定な材料であることが望ましい。
図2は、本形態に係る半導体装置Iにおける伝熱経路を示す半導体装置Iの縦断面図である。上述の如く、本形態ではICチップ2が、インターポーザ1の凹部1Bの底面と、第3のハンダ部5およびランド7を介した実装基板8の表面との間に挟まれたサンドイッチ構造となっているので、発熱体であるICチップ2で発生した熱が、ICチップ2から第1のハンダ部3およびインターポーザ1の底面1Bを介してインターポーザ1の本体に至り、その脚部1Aおよび前記第2のハンダ部4を介して実装基板8に至る第1の熱経路11(図中に太線の一点鎖線で示す)と、ICチップ2の他方の面から第3のハンダ部5を介して実装基板8に至る第2の熱経路12(図中に太線の二点鎖線で示す)との二つの熱経路11,12を介して実装基板9に至り、外部に放散される。この結果、高効率の熱放散を図ることが可能となる。
図3は本発明の第2の実施の形態に係る半導体装置を示す図で、(A)はその縦断面図、(B)は(A)のB-B線矢視図である。両図中、図1と同一部分には同一番号を付し、重複する説明は省略する。
本形態に係る半導体装置IIは、基本的には図1に示す半導体装置Iと同様の構成となっている。すなわちICチップ20が発生する熱を二つの熱経路11,12(図2参照)を介して実装基板8に逃がすための構造は同じである。ただ、本形態に係る半導体装置IIでは、ICチップ2の他方の面(図では下面)に一方の面が当接するとともに、第3のハンダ部5に他方の面が当接するようにICチップ20の他方の面(下面)と実装基板8の第3のハンダ部5との間で凹部1Bの内部に配設した中間部材10を有する点が異なる。ここで、中間部材10はその上面をICチップ20の下面に当接させて接着剤(例えば、シリコーン、エポキシ、DAF(ダイ・アタッチ・フィルム)等)により接合されている。また、中間部材10は、ICチップ20と同様の材料(例えばSi、セラミック等)が好ましい。熱膨張係数等が近いからである。さらに、中間部材10がセラミックの場合には、ハンダフィレットが形成され、ハンダによる接合が強化される。
かかる本形態においては、インターポーザ1の凹部1Bに配設したICチップ20の高さ調整を容易に行うことができる。また、中間部材10を使用することで、実装基板8とICチップ20が直接接着しないので、応力の緩和効果が得られる。したがって、インターポーザ1に対してフェイスダウンしているICチップ20を有する半導体装置IIIであれば、良好に適用し得、同様の効果を得る。
I,II,III 半導体装置
1 インターポーザ
1A 脚部
1B 凹部
2,20 ICチップ
3 ハンダボール
4,5 ハンダ部
8 実装基板
9 メタライズ処理部
10 中間部材
上記目的を達成する本発明の第1の態様は、
周縁部に形成した脚部と該脚部の内側に形成した凹部とを有するとともに前記凹部の底辺を経由して前記脚部に至る内部に所定の配線構造が形成されたインターポーザと、
第1の導電接続部を介して前記インターポーザの前記凹部の底面に、一方の面を固定することにより前記底面に臨む前記配線構造の一端との間の電気的な導通を確保したICチップと、
表面に形成したランドに第2の導電接続部を介して前記脚部の端面を固定するとともに、前記端面に臨む前記配線構造の他端との電気的な導通を確保し、さらに前記表面に形成した他のランドに第3の導電接続部を介して前記ICチップの他方の面を固定して電気的に接続した実装基板とを有することを特徴とする。

Claims (3)

  1. 周縁部に形成した脚部と該脚部の内側に形成した凹部とを有するインターポーザと、
    第1の導電接続部を介して前記インターポーザの前記凹部の底面に、一方の面を固定することにより前記インターポーザとの間の電気的な導通を確保したICチップと、
    表面に形成したランドに第2の導電接続部を介して前記脚部の端面を固定するとともに、前記表面に形成した他のランドに第3の導電接続部を介して前記ICチップの他方の面を固定した実装基板とを有することを特徴とする半導体装置。
  2. 請求項1に記載する半導体装置において、
    前記ICチップの他方の面はメタライズ処理を施したものであることを特徴とする半導体装置。
  3. 請求項1または請求項2に記載する半導体装置において、
    前記ICチップの他方の面に一方の面が当接するとともに、前記実装基板の第3の導電接続部に他方の面が当接するように前記ICチップの他方の面と前記実装基板の第3の導電接続部との間で前記凹部の内部に配設した中間部材を有することを特徴とする半導体装置。
JP2020128033A 2020-07-29 2020-07-29 半導体装置 Pending JP2022025294A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020128033A JP2022025294A (ja) 2020-07-29 2020-07-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020128033A JP2022025294A (ja) 2020-07-29 2020-07-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2022025294A true JP2022025294A (ja) 2022-02-10

Family

ID=80264668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020128033A Pending JP2022025294A (ja) 2020-07-29 2020-07-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2022025294A (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177320A (ja) * 1992-12-02 1994-06-24 Fujitsu Ltd 半導体装置
JP2002110871A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2003124435A (ja) * 2001-10-17 2003-04-25 Matsushita Electric Ind Co Ltd 高周波半導体装置
JP2004158700A (ja) * 2002-11-07 2004-06-03 Denso Corp 電子制御装置およびその製造方法
JP2006120996A (ja) * 2004-10-25 2006-05-11 Murata Mfg Co Ltd 回路モジュール
JP2006210777A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
JP2008300604A (ja) * 2007-05-31 2008-12-11 Renesas Technology Corp 半導体装置の製造方法
WO2014020787A1 (ja) * 2012-08-03 2014-02-06 パナソニック株式会社 電子部品モジュールとその実装体
JP2017201659A (ja) * 2016-05-02 2017-11-09 ローム株式会社 電子部品およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177320A (ja) * 1992-12-02 1994-06-24 Fujitsu Ltd 半導体装置
JP2002110871A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2003124435A (ja) * 2001-10-17 2003-04-25 Matsushita Electric Ind Co Ltd 高周波半導体装置
JP2004158700A (ja) * 2002-11-07 2004-06-03 Denso Corp 電子制御装置およびその製造方法
JP2006120996A (ja) * 2004-10-25 2006-05-11 Murata Mfg Co Ltd 回路モジュール
JP2006210777A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
JP2008300604A (ja) * 2007-05-31 2008-12-11 Renesas Technology Corp 半導体装置の製造方法
WO2014020787A1 (ja) * 2012-08-03 2014-02-06 パナソニック株式会社 電子部品モジュールとその実装体
JP2017201659A (ja) * 2016-05-02 2017-11-09 ローム株式会社 電子部品およびその製造方法

Similar Documents

Publication Publication Date Title
US6984889B2 (en) Semiconductor device
US6262489B1 (en) Flip chip with backside electrical contact and assembly and method therefor
US6303992B1 (en) Interposer for mounting semiconductor dice on substrates
JP2910670B2 (ja) 半導体実装構造
JPS6352776B2 (ja)
JPH0964099A (ja) 半導体装置及びその実装構造
US5914535A (en) Flip chip-on-flip chip multi-chip module
JPH09167813A (ja) 集積回路パッケージ
KR20070010915A (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
JP3851797B2 (ja) ボールグリッドアレーパッケージとそれに用いられる回路基板
US20050116322A1 (en) Circuit module
JPH10256429A (ja) 半導体パッケージ
JP3724954B2 (ja) 電子装置および半導体パッケージ
US7545028B2 (en) Solder ball assembly for a semiconductor device and method of fabricating same
US20050230842A1 (en) Multi-chip flip package with substrate for inter-die coupling
JP4810235B2 (ja) 半導体装置とそれを用いた電子部品モジュール
JP2022025294A (ja) 半導体装置
US6949823B2 (en) Method and apparatus for high electrical and thermal performance ball grid array package
US6963129B1 (en) Multi-chip package having a contiguous heat spreader assembly
JP4130277B2 (ja) 半導体装置および半導体装置の製造方法
JP3297959B2 (ja) 半導体装置
JPH08148647A (ja) 半導体装置
JPH0749804Y2 (ja) 半導体装置
JP2019050297A (ja) 半導体装置
JPH11204565A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200830

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20200830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200915

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20201015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201110

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210608

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211207