JP5711472B2 - 配線基板及びその製造方法並びに半導体装置 - Google Patents

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Description

本発明は、配線基板及びその製造方法並びに半導体装置に関し、特に、半導体素子等の能動素子（チップ）と共にチップ状のキャパシタ素子等の受動素子（電子部品）を搭載するのに用いられる配線基板及びその製造方法並びに半導体装置に関する。
かかる配線基板は、半導体素子等を搭載するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」ともいう。
配線基板（半導体パッケージ）上には、半導体チップの他に、チップキャパシタ等の小型電子部品も搭載される。特に、昨今のように高密度実装が一般化され、より高速のスイッチング動作が要求されるＭＰＵ等の半導体チップを搭載したパッケージでは、配線に生じるインダクタンスの増大や配線間の容量結合に起因した信号伝送遅延等を抑制するために、多数のチップキャパシタが搭載されている。かかるチップキャパシタは、クロストークノイズやスイッチングノイズ等を低減させて電源電圧を安定させるためのデカップリング用としての役割も果たす。
図１６（ａ）はその搭載例を概略的に示したものである。この例では、配線基板（パッケージ）５上の中央部分（半導体素子の搭載エリアＣＭ）を囲んで周辺領域に多数のチップキャパシタ１が配置されている。かかるチップキャパシタ１は、図１６（ｂ）に示すように、配線基板５への搭載後、その露出している導体部分（チップキャパシタ１の電極端子２を基板５上のパッド６に接続しているはんだ３の部分）を外部から絶縁するために、キャパシタ全体がモールド樹脂８で封止される。その封止の際、モールド樹脂８はパッケージ表面とチップキャパシタ１の隙間にも充填される。
また、図１６には示していないが、基板５上の半導体素子搭載エリアＣＭには半導体チップが搭載され、この半導体チップもモールド樹脂８で被覆される。
かかる従来技術に関連する技術の一例として、下記の特許文献１に記載されるように、導電被膜と絶縁樹脂膜が交互に積層された積層体に半導体素子及び受動素子を搭載後、これら各素子を封止樹脂で被覆するようにしたものがある。
また、これに関連する他の技術として、下記の特許文献２に記載されるように、配線基板に半導体チップを搭載後、この半導体チップを露出させて周囲を封止樹脂で被覆するようにしたものがある。
特開２００５−２３６０３５号公報 特開２００７−３３５７４０号公報
上述したように従来の半導体素子（チップ）を搭載した配線基板（半導体パッケージ）には、その高速動作を支援するためにチップキャパシタも搭載されている。そして、その露出している導体部分を外部から絶縁するために、キャパシタ全体がモールド樹脂で封止された構造となっている（図１６（ｂ）参照）。
しかしながら、半導体チップと比べるとチップキャパシタは非常に小型の電子部品であり（例えば、１．０ｍｍ×０．５ｍｍ×０．３ｍｍ（厚み）、１．６ｍｍ×０．８ｍｍ×０．８ｍｍ（厚み）など）、かかるチップキャパシタを基板に搭載すると、パッケージ表面（基板）とチップキャパシタの隙間が非常に狭くなる（２０〜３０μｍ程度）。このため、モールド樹脂で封止する際に、キャパシタ・基板間の隙間のキャパシタ外周に沿った部分（樹脂が入り込む部分）から内側に樹脂が流動する過程で、内側に充填された樹脂内にボイド（気泡）が形成されてしまう可能性が高い。つまり、図１６（ｂ）に例示するように、キャパシタ１の各電極端子２をそれぞれ基板５上の各パッド６に接続している各はんだ３間の樹脂部分にボイドＶＤが形成される。
かかるボイドＶＤが抜けずにそのまま残存すると、当該製品の使用中の経時劣化（湿気の浸入など）により、ボイドＶＤを介して一方のはんだ３と他方のはんだ３の間を短絡する導通路が形成され、キャパシタ１がショート不良をひき起こすといった不都合が起こり得る。つまり、絶縁性が劣化するという課題があった。
このような問題点は、パッケージにチップキャパシタを搭載した場合に限らず、同様のチップ状の抵抗素子等の受動素子（小型電子部品）を搭載した場合にも起こり得る。
本発明は、かかる従来技術における課題に鑑み創作されたもので、搭載されるチップキャパシタ等の電子部品と基板表面との隙間に封止樹脂が完全に充填されるようにし、絶縁信頼性の向上に寄与することができる配線基板及びその製造方法並びに半導体装置を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、複数の配線層が絶縁層を介在させて積層され、各絶縁層に形成されたビアを介して層間接続された構造を有する配線基板において、前記配線基板の最外層の絶縁層に、前記最外層の絶縁層の表面にパッドの上面が露出するように埋め込まれた電子部品搭載用の複数の前記パッドと、前記複数のパッドが配置された電子部品搭載領域に対応する部分の前記最外層の絶縁層に形成された凹部とを有し、前記凹部の側面は垂直方向に立つ垂直面であり、前記凹部の底面は前記配線基板の内側に突出する曲面であり、前記凹部の側面と底面とのコーナー部が曲面となっており、かつ、前記電子部品搭載領域に電子部品が実装される際に、前記凹部の一部が電子部品から露出することを特徴とする配線基板が提供される。
さらに、本発明の他の形態によれば、上記の各形態に係る配線基板の製造方法が提供される。その一形態によれば、支持基材上に開口部が配置された第１のレジスト層を形成する工程と、前記第１のレジスト層の開口部内の前記支持基材上に、犠牲導体層を形成する工程と、前記第１のレジスト層を除去後、前記支持基材及び前記犠牲導体層上に、前記犠牲導体層を挟んでその両側の部分に開口部が配置された第２のレジスト層を形成する工程と、前記第２のレジスト層の開口部内の前記支持基材上に、パッドを形成する工程と、前記第２のレジスト層を除去後、前記支持基材及び前記犠牲導体層上に、前記パッドを覆って絶縁層を形成する工程と、前記絶縁層上に、前記パッドに接続されるビアを含む配線層を形成する工程と、前記支持基材及び前記犠牲導体層を除去する工程とを含む配線基板の製造方法が提供される。
また、他の形態に係る製造方法は、支持基材上に開口部が配置された第1のレジスト層を形成する工程と、前記第1のレジスト層の開口部内の前記支持基材に凹部を形成する工程と、前記第1のレジスト層の開口部内の前記凹部に、第1パッドを形成する工程と、前記第1のレジスト層を除去後、前記支持基材上の前記凹部を除く領域に開口部が配置された第２のレジスト層を形成する工程と、前記第２のレジスト層の開口部内の前記支持基材の上に第２パッドを形成する工程と、前記第２のレジスト層を除去後、前記支持基材上に、前記第1パッド及び第２パッドを覆って絶縁層を形成する工程と、前記絶縁層上に、前記パッドに接続されるビアを含む配線層を形成する工程と、前記支持基材を除去する工程とを含む配線基板の製造方法が提供される。
また、本発明の更に他の形態によれば、上記の一形態に係る配線基板に、半導体素子とともに電子部品が搭載されて封止樹脂で封止され、前記凹部内に前記封止樹脂が充填されていることを特徴とする半導体装置が提供される。
さらに、本発明の他の形態によれば、上記の他の形態に係る配線基板に、半導体素子とともに電子部品が搭載されて封止樹脂で封止され、前記電子部品と前記配線基板の表面との間に前記封止樹脂が充填されていることを特徴とする半導体装置が提供される。
上記の一形態に係る配線基板の構成によれば、最外層の絶縁層において、電子部品（チップキャパシタ等）の搭載領域に対応する部分に凹部が形成されているので、電子部品と基板表面（その凹部が形成されている部分の絶縁層表面、すなわち、凹部の底面）との隙間は相対的に広くなっている。このため、電子部品の搭載後に基板全体を封止樹脂で封止したときに、電子部品と基板表面の隙間（その断面積が広くなっている部分）に樹脂が入り易くなる。その結果、隙間に流入した樹脂は、ボイド（気泡）を発生させることなく完全に充填される。これにより、従来技術に見られたような不都合（キャパシタのショート不良）を解消することができ、絶縁信頼性の向上に寄与することができる。
また、上記の他の形態に係る配線基板の構成によれば、電子部品搭載用のパッドが最外層の絶縁層の表面から突出しているので、電子部品と基板表面の隙間は相対的に広くなっている。このため、上記の一形態に係る配線基板と同様に、電子部品の搭載後に基板全体を封止樹脂で封止したときに、電子部品と基板表面の隙間（その断面積が広くなっている部分）に樹脂が入り易くなる。その結果、隙間に流入した樹脂は、ボイド（気泡）を発生させることなく完全に充填され、絶縁信頼性を高めることができる。
本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１の配線基板の一変形例としてのチップキャパシタ搭載基板の構成を示す断面図である。 図２の基板におけるチップキャパシタ搭載部分を示す図であり、（ａ）はその部分の断面図、（ｂ）はその部分の平面図である。 図２のチップキャパシタ搭載基板に半導体素子（チップ）を搭載した場合の構成例（半導体装置）を示す断面図である。 図１の配線基板の製造工程の一例（その１）を示す断面図である。 図５の製造工程に続く工程（その２）を示す断面図である。 図６の製造工程に続く工程（その３）を示す断面図である。 図１の配線基板の製造工程の他の例を示す断面図である。 本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図９の配線基板の一変形例としてのチップキャパシタ搭載基板の構成を示す断面図である。 図１０の基板におけるチップキャパシタ搭載部分を示す図であり、（ａ）はその部分の断面図、（ｂ）はその部分の平面図である。 図１０のチップキャパシタ搭載基板に半導体素子（チップ）を搭載した場合の構成例（半導体装置）を示す断面図である。 図９の配線基板の製造工程の一例（その１）を示す断面図である。 図１３の製造工程に続く工程（その２）を示す断面図である。 図１４の製造工程に続く工程（その３）を示す断面図である。 従来のチップキャパシタの搭載例及びその問題点を説明するための図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１〜図７参照）
図１は本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る配線基板（半導体パッケージ）１０は、図示のように、複数の配線層１１，１２，１５，１８，２１が絶縁層（具体的には、樹脂層）１３，１６，１９を介在させて積層され、各絶縁層１３，１６，１９にそれぞれ形成されたビアホールＶＨ１，ＶＨ２，ＶＨ３に充填された導体（ビア１４，１７，２０）を介して層間接続された構造を有している。つまり、一般的なビルドアップ法を用いて作製される配線基板（支持基材としてのコア基板の両面にビルドアップ層を順次積層していくもの）とは違い、支持基材を含まない「コアレス基板」の形態を有している。
このコアレス基板の一方の面（図示の例では下側）には、保護膜として機能するソルダレジスト層２２が、最外層の配線層（図示の例では配線層２１）の所要の箇所に画定されたパッド２１Ｐの部分を除いてその表面を覆うように形成されている。また、このソルダレジスト層２２が形成されている側と反対側の面（図示の例では上側）には、２種類のパッド（配線層の一部分）１１及び１２が露出している。各パッド１１，１２は、図示のようにその上面が最外層の樹脂層（絶縁層１３）の上面と同一面となるように形成されている。つまり、各パッド１１，１２は、その側面とビア接続面（ビア１４に接続される側の面）が最外層の絶縁層１３に被覆されており、ビア接続面と反対側の面が絶縁層１３から露出している。
この樹脂層１３から露出する各パッド１１，１２のうち、配線基板（パッケージ）１０の中央部分（図中、ＣＭで指示される領域で、平面視したときに矩形状のエリア）に配置されるパッド１１には、本パッケージ１０に搭載される半導体素子（チップ）の電極端子が接続され、このチップ搭載エリアＣＭの周囲に配置されるパッド１２には、チップキャパシタの電極端子が接続されるようになっている。つまり、パッド１１は半導体素子（チップ）搭載用として、パッド１２はチップキャパシタ搭載用として用いられる。
また、下側のソルダレジスト層２２から露出するパッド２１Ｐには、本パッケージ（配線基板）１０をマザーボード等に実装する際に使用されるはんだボール等の外部接続端子が接合されるようになっている。あるいは、パッド２１Ｐを露出させたままの状態とし、当該パッド自体を外部接続端子として利用してもよい。このように、配線基板１０の上側の面は「チップ搭載面」、下側の面は「外部接続面」となっている。
なお、配線基板１０の外部接続面側に形成されるソルダレジスト層２２は、保護膜としての機能の他に、補強層としての役割も果たす。すなわち、本パッケージ１０は剛性の小さいコアレス基板であってその厚さも薄いため、基板の強度が少なからず低下することは否めないが、図示のように基板の片面にソルダレジスト層２２を形成することで基板の補強を図ることができる。
さらに、チップ搭載面側の最外層の樹脂層１３には、チップキャパシタ搭載用のパッド１２が形成されている部分の領域に、凹部ＤＰが形成されている。この凹部ＤＰの形態については後で説明する。また、配線基板（パッケージ）１０を構成する各部材の具体的な材料や大きさ、厚さ等については、後述するプロセスに関連させて説明する。
本実施形態の配線基板（パッケージ）１０には、上述したようにチップ搭載面から露出する各パッド１１，１２にそれぞれ半導体素子（チップ）、チップキャパシタの各電極端子が接続され、他方の面から露出するパッド２１Ｐに外部接続端子が接合される。図２はその一構成例を示したものである。
図２の例では、配線基板１０にチップキャパシタ３１を搭載した状態（チップキャパシタ搭載基板３０）の断面構造を示している。チップキャパシタ３１は、図示のようにその電極端子３２がはんだ３３を介して配線基板１０上のパッド１２に接続されている。このチップキャパシタ３１が搭載される部分の樹脂層１３には、凹部ＤＰが所要の深さに形成されている。
図３はそのチップキャパシタ搭載部分を示したもので、（ａ）はその部分を断面的に見たときの構成、（ｂ）はその部分を上面から見たときの構成を模式的に示している。チップキャパシタ搭載部分に形成される凹部ＤＰは、図示のように樹脂層１３上のキャパシタ直下の部分、特定的には、搭載されるチップキャパシタ３１の対向する各電極端子３２がはんだ３３を介して接続される各パッド１２の内側の領域（樹脂層１３上で対向する各パッド１２間に挟まれた領域）に形成されている。図３（ｂ）の例では、矩形状のチップキャパシタ３１の長手方向（図示の例では上下方向）に沿って平面視して矩形状の凹部ＤＰが形成され、チップキャパシタ３１の搭載エリアの外側に延びている。
平面視したときの凹部ＤＰのサイズは、例えば、２．０ｍｍ×０．２ｍｍ程度に選定され、このときの凹部ＤＰの深さは、１０〜１００μｍ程度に選定されている。また、チップキャパシタ３１のサイズは、例えば、１．０ｍｍ×０．５ｍｍ×０．３ｍｍ（厚み）、１．６ｍｍ×０．８ｍｍ×０．８ｍｍ（厚み）等に選定されている。このチップキャパシタ３１は、例えば、セラミックからなる直方体のキャパシタ本体を有し、このキャパシタ本体の対向する側面に電極端子３２を備えている。
このように最外層の樹脂層１３の当該箇所に凹部ＤＰを形成しておくことで、チップキャパシタ３１とパッケージ表面（樹脂層１３の凹部ＤＰが形成されている部分の表面、すなわち、凹部ＤＰの底面）の隙間が相対的に広くなっている。
図４は、図２のチップキャパシタ搭載基板３０（配線基板１０にチップキャパシタ３１を搭載した基板）に半導体素子（チップ）４１を搭載し、半導体装置４０を構成した場合の断面構造を示している。半導体チップ４１は、その電極端子（図示せず）がはんだバンプ４２等を介して配線基板１０上のパッド１１に電気的に接続されている（フリップチップ実装）。さらに、その搭載された半導体チップ４１と配線基板１０との間隙にアンダーフィル樹脂４３（熱硬化性のエポキシ樹脂等）を充填し、硬化させて、チップ４１と配線基板１０との接続信頼性を高めている。
このようにチップキャパシタ搭載基板３０（配線基板１０にチップキャパシタ３１を搭載した基板）に半導体チップ４１を搭載した後、さらに、チップキャパシタ３１及びその露出している導体部分（電極端子３２をパッド１２に接続しているはんだ３３の部分）を被覆するように基板全体を封止樹脂であるモールド樹脂４４で封止する。ただし、半導体チップ４１については、全体を被覆せずに、その電極端子が形成されている側と反対側の面が露出するようにモールド樹脂４４で封止する。これにより、半導体チップ４１の動作時に発せられた熱を直接大気中に放散させることができる。
そのモールド樹脂４４で封止する際、樹脂４４の一部はチップキャパシタ３１と配線基板１０の隙間にも充填される。このとき、チップキャパシタ３１とパッケージ表面（樹脂層１３の凹部ＤＰが形成されている部分の表面）の隙間は相対的に広くなっているので、その隙間に樹脂４４が入り易くなる。その結果、隙間に流入した樹脂４４は、ボイド（気泡）を発生させることなく、その隙間に完全に充填される。
一方、配線基板１０の外部接続面側のパッド２１Ｐには、はんだボール４５がリフローにより接合されている。図示の例では、パッド２１Ｐにはんだボール４５を接合したＢＧＡ（ボール・グリッド・アレイ）の形態としているが、当該パッドにピンを接合したＰＧＡ（ピン・グリッド・アレイ）の形態としてもよい。あるいは、当該パッドを露出させたままの状態とし、当該パッド自体を外部接続端子として利用したＬＧＡ（ランド・グリッド・アレイ）の形態としてもよい。
次に、第１の実施形態に係る配線基板１０（図１）を製造する方法について、その製造工程の一例を示す図５〜図７を参照しながら説明する。なお、図５〜図７に示す各工程図は、形成される配線基板１０の一部（主要部分）のみを示している。
先ず最初の工程では（図５（ａ）参照）、仮基板としての支持基材５１を用意し、この支持基材５１上に、パターニング材料を使用してめっきレジストを形成後、その所要の箇所を開口する（開口部ＯＰ１を備えたレジスト層５２の形成）。この開口部ＯＰ１は、チップ搭載エリアＣＭの周囲の対応する部分（チップキャパシタ搭載部分）において、最終的にチップ搭載面側の最外層の樹脂層１３に形成される凹部ＤＰの形状（図３（ｂ）に例示する矩形状）に従ってパターニングされる。
支持基材（仮基板）５１の材料としては、最終的にエッチングされることを考慮して、エッチング液で溶解可能な金属（典型的には銅（Ｃｕ））が用いられる。支持基材５１の形態としては、基本的に金属板もしくは金属箔で十分である。例えば、本願の出願人が以前に提案した「配線基板の製造方法及び電子部品実装構造体の製造方法」（特開２００７−１５８１７４号公報）において使用した仮基板を使用することができる。具体的には、プリプレグ（補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化のＢステージ状態にした接着シート）上に下地層及び銅箔を積層して加熱・加圧することにより得られた構造体を、支持基材５１として好適に使用することができる。本実施形態では、支持基材５１の厚さは１５０μｍ程度に選定されている。
めっきレジストを形成するパターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）を好適に使用することができる。具体的には、支持基材５１の表面を洗浄した後、ドライフィルムを熱圧着によりラミネートし、このドライフィルムに対し、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、所定の現像液を用いて当該部分をエッチング（開口部ＯＰ１を形成）することで、所要の凹部ＤＰの形状に応じたレジスト層５２を形成することができる。
ドライフィルムの代わりに、液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を使用してもよい。この場合にも、上記と同様の工程を経て、開口部ＯＰ１を備えたレジスト層５２を形成することができる。
次の工程では（図５（ｂ）参照）、レジスト層５２の開口部ＯＰ１から露出している支持基材５１上に、この支持基材５１を給電層として利用した電解めっきにより、犠牲導体層５３を所要の厚さに形成する。犠牲導体層５３を構成する材料としては、これに接触する支持基材５１と共に最終的にエッチングされることを考慮して、そのエッチング液で溶解され得る金属種を選定する。本実施形態では、支持基材５１の材料として銅（Ｃｕ）を用いているので、この支持基材５１上に電解Ｃｕめっきを施して犠牲導体層（Ｃｕ）５３を形成する。
このように犠牲導体層５３の材料を支持基材５１の材料と同じものに選定することで、最終的にエッチングする際に１回の処理で各部材５１，５３を同時に除去することができる。このことは、工程の簡素化に寄与する。
また、形成される犠牲導体層５３の所要の厚さは、形成すべき凹部ＤＰの深さを規定する。従って、搭載されたチップキャパシタ３１の樹脂封止時に（図４参照）パッケージ表面とチップキャパシタ３１の隙間に充填された樹脂部分にボイドが形成されない程度に十分な隙間を確保できるよう、犠牲導体層５３の厚さ（凹部ＤＰの深さ）を選定する。
なお、図示の例では、犠牲導体層５３の断面が完全な矩形状で示されているが、実際には、この犠牲導体層５３の上面と側面とのコーナー部（隅部）に丸み（Ｒ）の付いた形状となる。つまり、犠牲導体層５３の上面が上方に突出する緩い曲面状となる。このため、この犠牲導体層５３により最終的に形成される凹部ＤＰの断面形状も、凹部ＤＰの底面と側面とのコーナー部（隅部）に丸み（Ｒ）の付いた形状となり、凹部ＤＰの底面が下方に突出する緩い曲面状となる。また、コーナー部にＲが付くことで、樹脂封止の際にボイドが抜け易くなるというメリットがある。
次の工程では（図５（ｃ）参照）、めっきレジスト（図５（ｂ）のレジスト層５２）を除去する。例えば、めっきレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができ、ノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。
次の工程では（図５（ｄ）参照）、図５（ａ）の工程で行った処理と同様にして、支持基材５１上の犠牲導体層５３が形成されている側の面に、パターニング材料を使用してめっきレジストを形成後、その所要の箇所を開口する（２種類の開口部ＯＰ２，ＯＰ３を備えたレジスト層５４の形成）。パターニング材料としては、上記の場合と同様に、感光性のドライフィルム又は液状のフォトレジストを用いることができる。
一方の開口部ＯＰ２は、チップ搭載エリアＣＭの周囲の対応する部分（犠牲導体層５３を挟んでその両側の部分）において形成すべき所要のパッド１２の形状に従ってパターニングされ、他方の開口部ＯＰ３は、チップ搭載エリアＣＭ内の対応する部分において形成すべき所要のパッド１１の形状に従ってパターニングされる。本実施形態では、チップ搭載エリアＣＭ内に配置されるパッド１１は、平面視したときに円形状で、その直径が５０〜１５０μｍ程度に選定されている。また、チップ搭載エリアＣＭの周囲に配置されるパッド１２は、平面視したときに矩形状で、そのサイズが０．５ｍｍ×０．２ｍｍ程度に選定されている。
次の工程では（図６（ａ）参照）、レジスト層５４に形成された各開口部ＯＰ２，ＯＰ３（図５（ｄ））から露出している支持基材５１上に、この支持基材５１を給電層として利用した電解めっきにより、それぞれ半導体素子搭載用のパッド１１及びチップキャパシタ搭載用のパッド１２を形成する。
形成される各パッド１１，１２は、それぞれ複数の金属層が積層された構造からなる。各パッド１１，１２の最下層の金属層（最終的に露出する側の金属層）を構成する材料としては、これに接触する支持基材５１が最終的にエッチングされることを考慮して、そのエッチング液で溶解されない金属種を選定する。本実施形態では、支持基材５１の材料として銅（Ｃｕ）を用いているので、これとは異なる金属として、良好なコンタクト性（はんだ付け性）を確保できるという点を考慮し、金（Ａｕ）を使用している。
具体的には、先ず支持基材（Ｃｕ）５１上にＡｕフラッシュめっきを施して厚さ４０ｎｍ程度のＡｕ層Ｍ１を形成し、次にパラジウム（Ｐｄ）フラッシュめっきを施して厚さ２０ｎｍ程度のＰｄ層Ｍ２を形成し、次にニッケル（Ｎｉ）めっきを施して厚さ５μｍ程度のＮｉ層Ｍ３を形成し、最後にＣｕめっきを施して厚さ１５μｍ程度のＣｕ層Ｍ４を形成する。ここに、Ｎｉ層Ｍ３は、その上層の金属層に含まれる銅（Ｃｕ）が下層のＰｄ層Ｍ２、Ａｕ層Ｍ１に拡散するのを防止するためのバリヤメタル層として機能する。
つまり、この工程では、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕの４層構造からなるパッド１１，１２を形成している。本工程では、最下層のＡｕ層Ｍ１とバリヤメタル層（Ｎｉ層Ｍ３）の間にＰｄ層Ｍ２を介在させているが、このＰｄ層Ｍ２については必ずしも形成する必要はない。その場合、各パッド１１，１２はＡｕ／Ｎｉ／Ｃｕの３層構造からなる。
次の工程では（図６（ｂ）参照）、図５（ｃ）の工程で行った処理と同様にして、めっきレジスト（図６（ａ）のレジスト層５４）を除去する。
次の工程では（図６（ｃ）参照）、支持基材５１上のパッド１１，１２が形成されている側の面に、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁層１３を形成する。例えば、エポキシ系樹脂フィルムを支持基材５１（犠牲導体層５３）及びパッド１１，１２上にラミネートし、この樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、樹脂層（絶縁層１３）を形成することができる。
次の工程では（図７（ａ）参照）、その樹脂層（絶縁層１３）上に１層目のビルドアップ層（配線層１５）を形成する。
先ず、絶縁層１３の所定の箇所（各パッド１１，１２に対応する部分）に、炭酸ガスレーザ、エキシマレーザ、ＵＶ−ＹＡＧレーザ等による穴明け処理により、各パッド１１，１２に達する開口部（ビアホールＶＨ１）を形成する。本工程ではレーザによりビアホールＶＨ１を形成しているが、絶縁層１３が感光性樹脂を用いて形成されている場合には、フォトリソグラフィによりビアホールＶＨ１を形成することも可能である。
次に、各ビアホールＶＨ１が形成された絶縁層１３上に、各ビアホールＶＨ１を充填して（ビア１４の形成）各パッド１１，１２に接続される所要パターンの配線層１５を形成する。この配線層１５は、例えば、セミアディティブ法により形成される。
具体的には、先ず、無電解めっきやスパッタリング等により、ビアホールＶＨ１の内部を含めて絶縁層１３上に銅（Ｃｕ）のシード層（図示せず）を形成した後、形成すべき配線層１５の形状に応じた開口部を備えたレジスト膜（図示せず）を形成する。次に、このレジスト膜の開口部から露出しているシード層（Ｃｕ）上に、このシード層を給電層として利用した電解Ｃｕめっきにより、導体（Ｃｕ）パターン（図示せず）を形成する。さらに、レジスト膜を除去した後に、導体（Ｃｕ）パターンをマスクにしてシード層をエッチングすることで、所要の配線層１５が得られる。
かかるセミアディティブ法以外に、サブトラクティブ法など各種の配線形成方法を用いてもよい。また、ビア１４の形成については、無電解めっき等に限らず、スクリーン印刷法を用いた導電性ペースト（銀ペースト、銅ペースト等）の充填によって形成することも可能である。
次の工程では（図７（ｂ）参照）、図６（ｃ）及び図７（ａ）の工程で行った処理を適宜繰り返し、絶縁層と配線層を交互に積み重ねる。図示の例では、簡単化のため、２層の絶縁層と２層の配線層が積層されている。すなわち、絶縁層１３及び配線層１５上に樹脂層（絶縁層１６）を形成し、この絶縁層１６に、配線層１５のパッド（図示せず）に達するビアホールＶＨ２を形成した後、このビアホールＶＨ２を充填して（ビア１７の形成）当該パッドに接続される所要パターンの配線層１８を形成する。さらに、絶縁層１６及び配線層１８上に樹脂層（絶縁層１９）を形成し、この絶縁層１９に、配線層１８のパッド（図示せず）に達するビアホールＶＨ３を形成した後、このビアホールＶＨ３を充填して（ビア２０の形成）当該パッドに接続される所要パターンの配線層２１を形成する。この配線層２１は、本実施形態では最外層の配線層を構成する。
さらに、この配線層２１の所定の箇所に画定されるパッド２１Ｐの部分を除いてその表面（絶縁層１９及び配線層２１）を覆うようにソルダレジスト層２２を形成する。このソルダレジスト層２２は、例えば、ソルダレジストフィルムをラミネート（もしくは液状のソルダレジストを塗布）し、当該レジストを所要の形状にパターニングすることで形成することができる。これによって、ソルダレジスト層２２の開口部からパッド２１Ｐが露出する。
このパッド２１Ｐには、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボール等の外部接続端子が接合されるので、チップ搭載面側のパッド１１，１２と同様に、コンタクト性を良くするためにＡｕめっきを施しておくのが望ましい。その際、パッド（Ｃｕ）２１Ｐ上にＮｉめっき、Ｐｄめっき及びＡｕめっきをこの順に施す。つまり、Ｎｉ／Ｐｄ／Ａｕの３層構造からなる導体層（図示せず）をパッド２１Ｐ上に形成する。
最後の工程では（図７（ｃ）参照）、支持基材５１及び犠牲導体層５３を除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、各パッド１１，１２，２１Ｐ（その表層部にＡｕ層が形成されている）、樹脂層１３及びソルダレジスト層２２に対して、Ｃｕからなる支持基材５１及び犠牲導体層５３を選択的にエッチングすることができる。
以上の工程により、本実施形態の配線基板１０（図１）が製造されたことになる。
以上説明したように、第１の実施形態（図１〜図７）によれば、チップ搭載面側の最外層の樹脂層１３の表面と同一面に、半導体素子搭載用のパッド１１及びチップキャパシタ搭載用のパッド１２が露出するとともに、樹脂層１３上のチップキャパシタ搭載部分において対向する各パッド１２間に挟まれた領域に、所要の深さに凹部ＤＰが形成された配線基板（半導体パッケージ）１０、もしくはこのパッケージ１０にチップキャパシタ３１を搭載したチップキャパシタ搭載基板３０が提供される。
この配線基板１０（３０）の構成によれば、チップキャパシタ３１と基板表面（樹脂層１３の凹部ＤＰが形成されている部分の表面）との隙間は相対的に広くなっている。このため、チップキャパシタ３１の搭載後に基板全体をモールド樹脂４４で封止したときに、チップキャパシタ３１と基板表面の隙間（その断面積が広くなっている部分）に樹脂４４が入り易くなる。その結果、隙間に流入した樹脂４４は、ボイド（気泡）を発生させることなく完全に充填される。これにより、従来技術に見られたようなチップキャパシタのショート不良といった不都合を解消することができ、絶縁信頼性を高めることができる。
上述した第１の実施形態に係るプロセス（配線基板の製造方法）では、支持基材５１上へのめっき（犠牲導体層５３の形成）及びこのめっき層の除去に基づいて凹部ＤＰを形成する場合を例にとって説明したが、凹部ＤＰを形成する方法がこれに限定されないことはもちろんである。例えば、ハーフエッチングにより形成することも可能である。この場合のプロセスは、ハーフエッチングに関連する処理を除いて、基本的には第１の実施形態に係るプロセス（図５〜図７）で行った処理と同様である。以下、相違する処理について、図８を参照しながら説明する。
先ず（図８（ａ）参照）、図５（ａ）の工程で行った処理と同様にして、仮基板（支持基材）５１ａを用意し、この支持基材５１ａ上に、感光性のドライフィルム等を使用してエッチングレジストを形成し、所要の形状にパターニングしてレジスト層５２ａを形成する。このレジスト層５２ａは、図５（ａ）に示したレジスト層５２のパターンとは逆のパターン、すなわち、最外層の樹脂層１３に形成される凹部ＤＰの形状（図３（ｂ））に対応したレジスト部分のみが残存するようにパターニングされる。
次に（図８（ｂ）参照）、このパターニングされたレジスト層５２ａをマスクにして、支持基材５１ａの露出している部分にハーフエッチングを施し、その露出している部分を所要の深さ（形成すべき凹部ＤＰの深さに相当する分）まで除去し、図示のように段差部を有した支持基材５１ｂとする。そして、このレジスト層（エッチングレジスト）５２ａを除去後（図８（ｃ）参照）、図５（ｄ）の工程で行った処理と同様にして、支持基材５１ｂの段差部が形成されている側の面に、開口部ＯＰ２，ＯＰ３を備えたレジスト層５４を形成する（図８（ｄ）参照）。この後、図６（ａ）の工程以降の各工程で行った処理と同様の処理を経て、図１の配線基板１０を得ることができる。
このようにハーフエッチングにより凹部ＤＰを形成することも可能であるが、さらに他の方法として、ハーフエッチングの代わりにサンドブラストやウェットブラスト等の方法を用いてもよい。
また、第１の実施形態に係るプロセスでは、支持基材５１上に凹部ＤＰの深さに応じた犠牲導体層５３を形成した後に（図５（ａ）〜（ｃ））、各パッド１１，１２を形成した場合（図５（ｄ）〜図６（ｂ））を例にとって説明したが、必ずしもこの順序に限定されるわけではなく、各工程で行うパターニング（支持基材５１上への犠牲導体層５３の形成と、各パッド１１，１２の形成）の順番を入れ替えてもよい。すなわち、支持基材５１上に各パッド１１，１２を形成後、支持基材５１上に凹部ＤＰの深さに応じた犠牲導体層５３を形成しても、最終的には同じ構造の配線基板１０（図１）を得ることができる。
（第２の実施形態…図９〜図１５参照）
図９は本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る配線基板（半導体パッケージ）１０ａは、第１の実施形態に係る配線基板１０（図１）の構成と比べて、チップ搭載面側の最外層の樹脂層１３ａの表面が平坦である点（つまり、第１の実施形態で設けたような凹部ＤＰが形成されていない点）、チップキャパシタ搭載用のパッド１２ａをパッケージ表面より高い位置に配置した点で相違している。他の構成については、第１の実施形態の配線基板１０の構成と基本的に同じであるのでその説明は省略する。
上述した第１の実施形態では、最外層の樹脂層１３の所定箇所に凹部ＤＰを設けることで、チップキャパシタ３１とパッケージ表面（樹脂層１３の表面）の隙間を相対的に広くしているが、この第２の実施形態では、チップキャパシタ搭載用のパッド１２ａの上面を最外層の樹脂層１３ａの表面から突出させることで、チップキャパシタ３１とパッケージ表面（樹脂層１３ａの表面）の隙間を相対的に広くしている。
また、本実施形態の配線基板（半導体パッケージ）１０ａについても同様に、チップ搭載面から露出する各パッド１１，１２ａにそれぞれ半導体素子（チップ）、チップキャパシタの各電極端子が接続され、他方の面から露出するパッド２１Ｐに外部接続端子が接合される。図１０はその一構成例を示したものである。
図１０の例では、配線基板１０ａにチップキャパシタ３１を搭載した状態（チップキャパシタ搭載基板３０ａ）の断面構造を示している。チップキャパシタ３１は、図示のようにその電極端子３２がはんだ３３を介して配線基板１０ａ上のパッド１２ａ（樹脂層１３ａの表面から突出したパッド１２ａ）に接続されている。
図１１はそのチップキャパシタ搭載部分を示したもので、（ａ）はその部分を断面的に見たときの構成、（ｂ）はその部分を上面から見たときの構成を模式的に示している。図１１（ａ）に示すように、チップキャパシタ搭載用のパッド１２ａをパッケージ表面（樹脂層１３ａの表面）より高い位置に配置することで、チップキャパシタ３１とパッケージ表面（樹脂層１３ａの表面）の隙間が相対的に広くなっている。
図１２は、図１０のチップキャパシタ搭載基板３０ａ（配線基板１０ａにチップキャパシタ３１を搭載した基板）に半導体素子（チップ）４１を搭載し、半導体装置４０ａを構成した場合の断面構造を示している。この半導体装置４０ａは、配線基板１０ａにおいてチップ搭載面側の最外層の樹脂層１３ａの表面が平坦であり、かつ、チップキャパシタ搭載用のパッド１２ａの上面が樹脂層１３ａの表面から突出している点を除き、図４に示した半導体装置４０の構成と基本的に同じである。
この第２の実施形態に係る配線基板１０ａ（図９）は、一例として示す図１３〜図１５の製造工程により製造することができる。図１３〜図１５の各工程で行う処理は、基本的には、第１の実施形態に係る各工程（図５〜図７）で行った処理と同様である。重複的な説明を避けるため、相違する処理についてのみ重点的に説明する。
先ず最初の工程では（図１３（ａ）参照）、図５（ａ）の工程で行った処理と同様にして、仮基板としての支持基材６１を用意し、この支持基材６１上に、パターニング材料を使用してレジストを形成後、その所要の箇所を開口する（開口部ＯＰ２を備えたレジスト層６２の形成）。このレジスト層６２は、エッチング用とめっき用を兼ねている。また、パターニング材料としては、上記の場合と同様に、感光性のドライフィルム又は液状のフォトレジストを用いることができる。
形成すべき開口部ＯＰ２は、チップ搭載エリアＣＭの周囲の対応する部分（チップキャパシタ搭載部分）において形成すべき所要のパッド１２ａの形状に従ってパターニングされる。平面視したときのパッド１２ａの形状とそのサイズについては、第１の実施形態の場合と同じである。
次の工程では（図１３（ｂ）参照）、そのパターニングされた開口部ＯＰ２を備えたレジスト層６２をマスクにして、その開口部ＯＰ２から露出する支持基材６１の部分にハーフエッチングを施し、当該部分を所要の深さまで除去して凹部ＲＰを形成する。この凹部ＲＰの深さは、形成すべきパッド１２ａの突出高さ（パッド１２ａの上面を最外層の樹脂層１３ａの表面から突出させる高さ）を規定する。
なお、図示の例では、形成された凹部ＲＰの断面形状が四角形状となっているが、厳密には、隅部（角部）において若干丸められた形状を呈している。また、本工程ではハーフエッチングにより凹部ＲＰを形成しているが、他の方法として、サンドブラストやウェットブラスト等の方法を用いてもよい。
次の工程では（図１３（ｃ）参照）、図６（ａ）の工程で行った処理と同様にして、レジスト層６２（支持基材６１）に形成された開口部ＯＰ２（凹部ＲＰ）から露出している支持基材６１上に、この支持基材６１を給電層として利用した電解めっきにより、チップキャパシタ搭載用のパッド１２ａを形成する。
形成されるパッド１２ａは、第１の実施形態におけるパッド１２と同様に、複数の金属層が積層された構造からなる。すなわち、支持基材（Ｃｕ）６１上にＡｕ層Ｍ５、Ｐｄ層Ｍ６、Ｎｉ層Ｍ７、Ｃｕ層Ｍ８を順次形成し、４層構造（Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ）のパッド１２ａを形成する。あるいは、Ｐｄ層Ｍ６を省略して３層構造（Ａｕ／Ｎｉ／Ｃｕ）としてもよい。
なお、パッド１２ａは支持基材６１に設けた凹部ＲＰ内に形成されるため、その層構造の断面形状は、図示のように３層（Ａｕ層Ｍ５、Ｐｄ層Ｍ６、Ｎｉ層Ｍ７）が凹部ＲＰ内に形成され、残りの１層（Ｃｕ層Ｍ８）が支持基材６１の面から突出するような形態で形成されたものとなる。
次の工程では（図１３（ｄ）参照）、図５（ｃ）の工程で行った処理と同様にして、エッチング用及びめっき用として使用したレジスト（図１３（ｃ）のレジスト層６２）を除去する。
次の工程では（図１４（ａ）参照）、図５（ｄ）の工程で行った処理と同様にして、支持基材６１上のパッド１２ａが形成されている側の面に、パターニング材料を使用してめっきレジストを形成後、その所要の箇所を開口する（開口部ＯＰ３を備えたレジスト層６３の形成）。パターニング材料としては、上記の場合と同様に、感光性のドライフィルム又は液状のフォトレジストを用いることができる。
形成すべき開口部ＯＰ３は、チップ搭載エリアＣＭ内の対応する部分において形成すべき所要のパッド１１の形状に従ってパターニングされる。平面視したときのパッド１１の形状とそのサイズについては、第１の実施形態の場合と同じである。
次の工程では（図１４（ｂ）参照）、図６（ａ）の工程で行った処理と同様にして、レジスト層６３に形成された開口部ＯＰ３（図１４（ａ））から露出している支持基材６１上に、この支持基材６１を給電層として利用した電解めっきにより、半導体素子搭載用のパッド１１を形成する。形成されるパッド１１は、第１の実施形態におけるパッド１１と同様に、支持基材（Ｃｕ）６１上にＡｕ層Ｍ１、Ｐｄ層Ｍ２、Ｎｉ層Ｍ３、Ｃｕ層Ｍ４が順次形成された４層構造（Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ）からなる。同様に、Ｐｄ層Ｍ２を省略して３層構造（Ａｕ／Ｎｉ／Ｃｕ）としてもよい。
次の工程では（図１４（ｃ）参照）、図５（ｃ）の工程で行った処理と同様にして、めっきレジスト（図１４（ｂ）のレジスト層６３）を除去する。
この後、図１５（ａ）及び（ｂ）の各工程において、図６（ｃ）〜図７（ｂ）の各工程で行った処理と同様の処理を行う。
すなわち、支持基材６１上のパッド１１，１２ａが形成されている側の面に、絶縁層１３ａを形成し、この絶縁層１３ａに、各パッド１１，１２ａに達するビアホールＶＨ１を形成後、絶縁膜１３ａ上に、ビアホールＶＨ１を充填して（ビア１４の形成）各パッド１１，１２ａに接続される配線層１５を形成する。以降同様にして、絶縁層１６を形成し、この絶縁層１６にビアホールＶＨ２を形成後、このビアホールＶＨ２を充填して（ビア１７の形成）配線層１８を形成し、さらに絶縁層１９を形成し、この絶縁層１９にビアホールＶＨ３を形成後、このビアホールＶＨ３を充填して（ビア２０の形成）配線層２１を形成する。さらに、この配線層２１に画定されるパッド２１Ｐの部分を除いてその表面（絶縁層１９及び配線層２１）をソルダレジスト層２２で被覆し、パッド２１Ｐに所要の表面処理（Ｎｉ／Ｐｄ／Ａｕめっき）を施す。
最後の工程では（図１５（ｃ）参照）、図７（ｃ）の工程で行った処理と同様の手法を用いて、支持基材６１を、各パッド１１，１２ａ，２１Ｐ、樹脂層１３ａ及びソルダレジスト層２２に対して、選択的にエッチングし、除去する。
以上の工程により、本実施形態の配線基板１０ａ（図９）が製造されたことになる。
以上説明したように、第２の実施形態（図９〜図１５）によれば、チップ搭載面側の最外層の樹脂層１３ａの表面と同一面に半導体素子搭載用のパッド１１が露出すると共に、チップキャパシタ搭載用のパッド１２ａが樹脂層１３ａの表面より高い位置に露出した配線基板（半導体パッケージ）１０ａ、もしくはこのパッケージ１０ａにチップキャパシタ３１を搭載したチップキャパシタ搭載基板３０ａが提供される。
この配線基板１０ａ（３０ａ）の構成によれば、チップキャパシタ搭載用のパッド１２ａの上面が最外層の樹脂層１３ａの表面から突出しているので、チップキャパシタ３１と基板表面（樹脂層１３ａの表面）との隙間は相対的に広くなっている。このため、上述した第１の実施形態の場合と同様に、チップキャパシタ３１の搭載後に基板全体をモールド樹脂４４で封止したときに、チップキャパシタ３１と基板表面の隙間（その断面積が広くなっている部分）に樹脂４４が入り易くなる。その結果、隙間に流入した樹脂４４は、ボイド（気泡）を発生させることなく完全に充填され、絶縁信頼性の向上に寄与することができる。
なお、上述した第１の実施形態では、そのプロセスの最終段階でエッチングされる支持基材５１及び犠牲導体層５３を構成する材料としてそれぞれ同じ金属材（Ｃｕ）を使用した場合を例にとって説明したが、両者は必ずしも同じ材料から形成される必要がないことはもちろんである。要は、支持基材と犠牲導体層をそれぞれエッチングする際に、露出している他の構成部材に対して「選択的に」除去することができる材料で形成されていれば十分である。この場合、支持基材と犠牲導体層は互いに異なる材料から形成されることになるので、エッチング工程は２段階で行われる。
また、上述した各実施形態では、配線基板１０（３０），１０ａ（３０ａ）に受動素子としてチップキャパシタ３１を搭載した場合を例にとって説明したが、本発明の要旨からも明らかなように、搭載される受動素子がチップキャパシタに限定されないことはもちろんである。同様のチップ状の抵抗素子等の受動素子（小型電子部品）を搭載した配線基板についても、本発明は同様に適用することが可能である。
また、上述した各実施形態では、配線基板１０（３０），１０ａ（３０ａ）の形態としてコアレス基板を使用した場合を例にとって説明したが、本発明の要旨からも明らかなように、コアレス基板に限定されないことはもちろんである。要は、チップ搭載面側の最外層の樹脂層（絶縁層）からパッドが露出し、該樹脂層の表面（つまり、アンダーフィル樹脂もしくはモールド樹脂が流動する表面）が平坦となっている配線基板であれば、一般的なビルドアップ法を用いて作製されるコア基板を有した配線基板についても、本発明は同様に適用することが可能である。
１０，１０ａ…配線基板（半導体パッケージ）、
１１，１２，１２ａ，２１Ｐ…パッド、
１３，１３ａ，１６，１９…樹脂層（絶縁層）、
１４，１７，２０…ビア、
１５，１８，２１…配線層、
２２…ソルダレジスト層（保護膜）、
３０，３０ａ…チップキャパシタ搭載基板、
３１…チップキャパシタ（受動素子／電子部品）、
４０，４０ａ…半導体装置、
４１…半導体素子（チップ／能動素子）、
４３…アンダーフィル樹脂、
４４…モールド樹脂（封止樹脂）、
５１，５１ａ，５１ｂ，６１…支持基材、
５２，５２ａ，５４，６２，６３…レジスト層、
５３…犠牲導体層、
ＣＭ…チップ搭載エリア、
ＤＰ，ＲＰ…凹部、
ＶＨ１，ＶＨ２，ＶＨ３…ビアホール。

Claims (10)

  1. 複数の配線層が絶縁層を介在させて積層され、各絶縁層に形成されたビアを介して層間接続された構造を有する配線基板において、
    前記配線基板の最外層の絶縁層に、前記最外層の絶縁層の表面にパッドの上面が露出するように埋め込まれた電子部品搭載用の複数の前記パッドと、
    前記複数のパッドが配置された電子部品搭載領域に対応する部分の前記最外層の絶縁層に形成された凹部と
    を有し、
    前記凹部の側面は垂直方向に立つ垂直面であり、前記凹部の底面は前記配線基板の内側に突出する曲面であり、前記凹部の側面と底面とのコーナー部が曲面となっており、かつ、
    前記電子部品搭載領域に電子部品が実装される際に、前記凹部の一部が電子部品から露出することを特徴とする配線基板。
  2. 前記パッドの側面と下面が前記最外層の絶縁層で被覆されており、前記パッドの下面にビアが接続されていることを特徴とする請求項１に記載の配線基板。
  3. 前記凹部は平面視して矩形状で配置されており、前記矩形状の凹部の長手方向の両外側の前記最外層の絶縁層に前記複数のパッドが配置されていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記凹部は、搭載される前記電子部品の各電極端子がそれぞれ接続される各パッド間に挟まれた領域に形成されていることを特徴とする請求項１又は２に記載の配線基板。
  5. 前記電子部品としてチップキャパシタが搭載されていることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板。
  6. 前記最外層の絶縁層上の中央部分に半導体素子の搭載領域が画定され、前記搭載領域の周囲に前記チップキャパシタが搭載されていること特徴とする請求項５に記載の配線基板。
  7. 支持基材上に開口部が配置された第１のレジスト層を形成する工程と、
    前記第１のレジスト層の開口部内の前記支持基材上に、犠牲導体層を形成する工程と、
    前記第１のレジスト層を除去後、前記支持基材及び前記犠牲導体層上に、前記犠牲導体層を挟んでその両側の部分に開口部が配置された第２のレジスト層を形成する工程と、
    前記第２のレジスト層の開口部内の前記支持基材上に、パッドを形成する工程と、
    前記第２のレジスト層を除去後、前記支持基材及び前記犠牲導体層上に、前記パッドを覆って絶縁層を形成する工程と、
    前記絶縁層上に、前記パッドに接続されるビアを含む配線層を形成する工程と、
    前記支持基材及び前記犠牲導体層を除去する工程とを含むことを特徴とする配線基板の製造方法。
  8. 前記犠牲導体層を形成する工程において、前記支持基材を構成する材料と同じ材料を用いて前記犠牲導体層を形成し、
    前記パッドを形成する工程において、めっき法により、前記支持基材上に複数の金属層を順次積層してパッドを形成するに際し、その最下層の金属層を、前記支持基材及び前記犠牲導体層を構成する材料と異なる材料を用いて形成することを特徴とする請求項７に記載の配線基板の製造方法。
  9. 支持基材上に開口部が配置された第1のレジスト層を形成する工程と、
    前記第1のレジスト層の開口部内の前記支持基材に凹部を形成する工程と、
    前記第1のレジスト層の開口部内の前記凹部に、第1パッドを形成する工程と、
    前記第1のレジスト層を除去後、前記支持基材上の前記凹部を除く領域に開口部が配置された第２のレジスト層を形成する工程と、
    前記第２のレジスト層の開口部内の前記支持基材の上に第２パッドを形成する工程と、
    前記第２のレジスト層を除去後、前記支持基材上に、前記第1パッド及び第２パッドを覆って絶縁層を形成する工程と、
    前記絶縁層上に、前記パッドに接続されるビアを含む配線層を形成する工程と、
    前記支持基材を除去する工程とを含むことを特徴とする配線基板の製造方法。
  10. 請求項１に記載の配線基板に、半導体素子とともに電子部品が搭載されて封止樹脂で封止され、前記凹部内に前記封止樹脂が充填されていることを特徴とする半導体装置。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
DE102012106425A1 (de) 2012-07-17 2014-01-23 Epcos Ag Bauelement
US8816513B2 (en) * 2012-08-22 2014-08-26 Texas Instruments Incorporated Electronic assembly with three dimensional inkjet printed traces
JP5768023B2 (ja) * 2012-08-29 2015-08-26 日東電工株式会社 電子部品封止用熱硬化性樹脂シート、樹脂封止型半導体装置、及び樹脂封止型半導体装置の製造方法
GB2509296B (en) * 2012-09-25 2016-10-26 Cambridge Silicon Radio Ltd Composite reconstituted wafer structures
KR101462770B1 (ko) 2013-04-09 2014-11-20 삼성전기주식회사 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지
KR101516072B1 (ko) * 2013-07-09 2015-04-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US20150041183A1 (en) * 2013-08-06 2015-02-12 Kinsus Interconnect Technology Corp. Chip board package structure
US9078373B1 (en) 2014-01-03 2015-07-07 International Business Machines Corporation Integrated circuit structures having off-axis in-hole capacitor and methods of forming
JP6418237B2 (ja) * 2014-05-08 2018-11-07 株式会社村田製作所 樹脂多層基板およびその製造方法
US9679841B2 (en) * 2014-05-13 2017-06-13 Qualcomm Incorporated Substrate and method of forming the same
US9171739B1 (en) * 2014-06-24 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
US9902006B2 (en) 2014-07-25 2018-02-27 Raytheon Company Apparatus for cleaning an electronic circuit board
TWI611523B (zh) * 2014-09-05 2018-01-11 矽品精密工業股份有限公司 半導體封裝件之製法
TWI582861B (zh) * 2014-09-12 2017-05-11 矽品精密工業股份有限公司 嵌埋元件之封裝結構及其製法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
TWI595613B (zh) * 2014-11-18 2017-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
CN107251206B (zh) * 2015-03-19 2020-07-31 英特尔公司 带有背侧传导板的无线电管芯封装
JP6550260B2 (ja) * 2015-04-28 2019-07-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10043769B2 (en) 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
TWI582905B (zh) * 2016-01-07 2017-05-11 晨星半導體股份有限公司 晶片封裝結構及其製作方法
JP6770331B2 (ja) * 2016-05-02 2020-10-14 ローム株式会社 電子部品およびその製造方法
KR20200003113A (ko) * 2017-05-03 2020-01-08 후아웨이 테크놀러지 컴퍼니 리미티드 Pcb, 패키지 구조체, 단말기 및 pcb 가공 방법
EP3468312B1 (en) * 2017-10-06 2023-11-29 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Method of manufacturing a component carrier having a three dimensionally printed wiring structure
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
CN109803481B (zh) * 2017-11-17 2021-07-06 英业达科技有限公司 多层印刷电路板及制作多层印刷电路板的方法
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
KR102102389B1 (ko) * 2018-09-18 2020-04-21 전자부품연구원 고전력 및 고주파수 응용을 위한 반도체 패키지 및 그 제조방법
US11583171B2 (en) * 2019-08-22 2023-02-21 Omnivision Technologies, Inc. Surface-mount device platform and assembly
JP7382175B2 (ja) * 2019-08-26 2023-11-16 ローム株式会社 半導体装置
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
JP2022002260A (ja) * 2020-06-22 2022-01-06 株式会社村田製作所 表面実装型受動部品
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
DE102021202801B4 (de) * 2021-03-23 2022-10-13 Hanon Systems Efp Deutschland Gmbh Schaltung mit einer Leiterplatte und Fahrzeug mit zumindest einer derartigen Schaltung
CN115621230A (zh) * 2022-09-27 2023-01-17 武汉新芯集成电路制造有限公司 芯片封装方法及半导体封装结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3452502B2 (ja) * 1999-03-08 2003-09-29 株式会社東海理化電機製作所 モールドパッケージ
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6546620B1 (en) * 2000-06-29 2003-04-15 Amkor Technology, Inc. Flip chip integrated circuit and passive chip component package fabrication method
TW523857B (en) * 2001-12-06 2003-03-11 Siliconware Precision Industries Co Ltd Chip carrier configurable with passive components
JP3755510B2 (ja) * 2002-10-30 2006-03-15 株式会社デンソー 電子部品の実装構造およびその製造方法
JP2005108950A (ja) * 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法
US7145234B2 (en) * 2004-01-15 2006-12-05 Via Technologies, Inc. Circuit carrier and package structure thereof
JP2005236035A (ja) * 2004-02-19 2005-09-02 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TWI243462B (en) * 2004-05-14 2005-11-11 Advanced Semiconductor Eng Semiconductor package including passive component
JP2006179606A (ja) * 2004-12-21 2006-07-06 Nitto Denko Corp 配線回路基板
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2007214332A (ja) * 2006-02-09 2007-08-23 Matsushita Electric Ind Co Ltd 半導体実装モジュールと、この半導体実装モジュールの製造方法
JP4963879B2 (ja) 2006-06-16 2012-06-27 株式会社ソニー・コンピュータエンタテインメント 半導体装置および半導体装置の製造方法
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP5101451B2 (ja) * 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法

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