JP3755510B2 - 電子部品の実装構造およびその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、電子部品を基板のランド上へ搭載して電気的に接続するようにした電子部品の実装構造およびその製造方法に関し、特に、電子部品と基板との間に補強樹脂を充填するものに関する。
【0002】
【従来の技術】
コンデンサやダイオードなどの電子部品を回路基板上に実装する場合、一般に、基板の一面上に設けられたランドに対してはんだや導電性接着剤などの導電性接合材を介して電子部品を電気的に接続する構造が採用される。
【0003】
この種の実装構造を作るための製造工程について、セラミック積層基板を用いた例を図18〜図20に示す。まず、複数のアルミナグリーンシート10a〜10dの各々に穴100をあけ、そこにモリブデンペーストを充填してビアホール11を形成する(図18(a)〜(c))。次に、各グリーンシート10a〜10dの表面にタングステンペーストを所望のパターンに印刷し配線部11〜13を形成する(図18(d))。
【0004】
このようにして作られたグリーンシート群を積層して加圧することで一体化させる(図18(e))。このとき、積層基板素材110の表層に位置する配線部(タングステンパターン)13は、加圧の治具K1によって表層のグリーンシート10a内に押し込まれ、表層のグリーンシート10aの面とほぼ同じ高さまで押し込まれる。
【0005】
次に、積層基板素材110を焼成し(図19(a))、表層の配線部13に銅などのめっき22を施す(図19(b))。こうしてセラミック積層基板J10ができあがる。
【0006】
さらにめっき22の上にはんだ40を配設し(図19(c))、はんだ40の上に電子部品としてのコンデンサ30を搭載する(図19(d))。次に、はんだ40をリフローさせることでコンデンサ30とランドとを電気的に接続する(図20)。こうして電子部品の実装構造が完成する。
【0007】
このような電子部品の実装構造を有するものとしては例えば自動車用のエンジン制御用回路などがある。この自動車用のエンジン制御用回路は、近年エンジンルームやエンジンに直接搭載する形態が採用されてきており、このため、当該回路がさらされる温度の上昇や保証すべき温度サイクル数の増加を来している。
【0008】
このようなことから、コンデンサやダイオードなどの電子部品のうち、その熱膨張係数が基板の熱膨張係数(例えば基材がアルミナの場合約7ppm/℃)と差があり且つサイズの大きいものは、導電性接合材による基板との接続寿命が所望の温度サイクル数に満たないケースが生じ、当該接続寿命を従来よりも延ばす必要が出てきた。
【0009】
そのような接続寿命の延命化手法の一つとして、従来より、電子部品と基板との間に、エポキシ樹脂などの補強樹脂を注入しこれを硬化させた構造とすることで、導電性接合材に加わる応力を低減するようにしたものがある。上記図20においては、コンデンサ30とセラミック積層基板J10との隙間K2に、毛細管現象を利用して樹脂を注入する。
【0010】
【発明が解決しようとする課題】
しかしながら、電子部品の中には、基板との隙間がきわめて小さく、補強樹脂が注入できないものがある。例えば、樹脂でモールドされたコンデンサやダイオードあるいはセラミックコンデンサなどの電子部品がそれである。
【0011】
補強樹脂中には、熱膨張係数を低減したり硬化による収縮を低減したりするために、例えばφ20μm程度のシリカなどからなるフィラーが混入されている。そのため、電子部品と基板との間隔が狭い場合、このフィラーが引っかかって補強樹脂の注入ができなくなる。
【0012】
また、電子部品と基板との間隔が狭い場合、当該間隔に注入される樹脂にボイドが発生しやすく、十分に充填することは困難である。
【0013】
本発明は上記問題に鑑みてなされたものであり、基板に実装された電子部品と該基板との間に補強樹脂を注入するにあたって、その補強樹脂の注入性を向上させることを目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、複数の層を積層して加圧することにより、内部に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、この積層基板素材を焼成してなるセラミック積層基板(10)と、表層配線部の上に形成されたランド(20)と、セラミック積層基板の一面上に搭載されランドに対して導電性接合材(40)を介して電気的に接続された電子部品(30)と、電子部品とセラミック積層基板との間に充填された補強樹脂(50)とを備える電子部品の実装構造において、ランドは、印刷法により焼結助材成分を含む絶縁体からなるペーストを用いて形成された下層(20a)と、印刷法により導体ペーストを用いて形成された上層(20b)とを積層したものを焼結することによりセラミック積層基板の一面からかさ上げされて形成された積層体であり、下層には、表層配線部と上層との導通をとるための穴が設けられていることを特徴とする。
また、請求項2に記載の発明では、セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、複数の層を積層して加圧することにより、内部に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、この積層基板素材を焼成してなるセラミック積層基板(10)と、表層配線部の上に形成されたランド(20)と、セラミック積層基板の一面上に搭載されランドに対して導電性接合材(40)を介して電気的に接続された電子部品(30)と、電子部品とセラミック積層基板との間に充填された補強樹脂(50)とを備える電子部品の実装構造において、ランドは、電子部品とセラミック積層基板の一面との間隔を確保するためのキャビティ(10f)が形成されたセラミックからなる下層(10e)と、印刷法により導体ペーストを用いて形成された上層(20b)とを積層したものを焼結することによりセラミック積層基板の一面からかさ上げされて形成された積層体であり、下層には、表層配線部と上層との導通をとるためのビアホール(11a)が形成されていることを特徴とする。
【0015】
請求項1、2に記載の発明によれば、ランドはセラミック積層基板の一面からかさ上げされて形成されているため、このランド上に電子部品を搭載した際に電子部品と基板の一面との間隔を、補強樹脂を充填するのに十分な大きさに確保できる。
【0016】
よって、本発明によれば、セラミック積層基板に実装された電子部品と該基板との間に補強樹脂を注入するにあたって、その補強樹脂の注入性を向上させることができる。
【0017】
また、請求項3、4に記載の発明では、請求項1、2に記載の電子部品の実装構造を適切に製造することができる。
【0039】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【0040】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図1は本発明の実施形態に係る電子部品の実装構造の概略断面構成を示す図であり、図2は図1の実装構造における基板10単独の概略断面構成を示す図である。
【0041】
図1、図2に示される基板10は、セラミックからなる複数の層10a、10b、10c、10dの各々に印刷により配線部11〜13を形成した後、複数の層10a〜10dを積層して加圧することにより積層基板素材を形成し、該積層基板素材を焼成してなるセラミック積層基板10である。本例では各層10a〜10dはアルミナからなる。
【0042】
このセラミック積層基板10に形成されている配線部11〜13は、基板10の内部に形成された内層配線部11、12と、基板10の一面(図中の上面)に位置する表層配線部13とから構成されている。なお、図示しないが、基板10の他面(図中の下面)にも配線部が現れていて良い。この場合も他面側の表層配線部として構成され、厚膜抵抗体などが電気的に接続されても良い。
【0043】
内層配線部11、12は、各層10a〜10dに形成されたビアホール11や各層10a〜10dの間に形成された内部導体層12により構成されている。そして、内層配線部11、12および表層配線部13は互いに電気的に接続されている。本例では、ビアホール11内の導体はモリブデンからなり、内部導体層12および表層配線部13はタングステンからなる。
【0044】
ここで、基板10の一面に位置する表層配線部13の上には、さらに基板10の一面からかさ上げされた導体部20、21が形成され、導体部20、21と表層配線部13とは電気的に導通している。この導体部20、21は導体ペーストを用いて印刷法により形成された単層もしくは複数層のものであり、そのかさ上げ高さすなわち厚さは30μm以上、好ましくは40μm以上としている。
【0045】
図1、図2に示す例では、導体部20、21は、印刷により形成された複数の層20a、20b、21a、21bが積層され焼成されてなる積層体とすることで厚みを確保し、かさ上げがなされている。図1、図2に示す導体部20の拡大断面構成を図3に示す。
【0046】
このように積層体からなる導体部20、21はタングステンなどのメタライズ材を主成分として形成されているが、好ましくは、当該積層体において基板10の一面から離れるほど、個々の層20a、20b、21a、21bに含有される焼結助材成分が少なくなっていることが望ましい。
【0047】
ここで、焼結助材成分は、導体部20、21を構成するメタライズ材の焼結性を向上させ機械的強度を確保するためのもので、例えば酸化ケイ素、酸化カルシウム、酸化マグネシウムなどのガラス材料からなるものである。なお、個々の層20a、20b、21a、21bに焼結助材成分が含有される場合、その焼結助材成分は少なくとも2種類以上であることが好ましい。
【0048】
具体的に本例の導体部20、21では、基板10の一面寄りすなわち表層配線部13に接する層20a、21aがタングステンに焼結助材成分が含有されたペースト材料を用い、その上の層20b、21bがタングステンのみからなるペースト材料を用いて形成するようにしている。
【0049】
そして、図1に示すように、基板10の一面に形成されている導体部20、21は、その一部すなわち図中の左側の二つの導体部20が、電子部品接続用のランド20として構成され、右側の導体部21は表層配線部13の低抵抗化を図っている。
【0050】
なお、各導体部20、21の表面には、導電性接合材40との密着性を向上させるためのめっき22が形成されている。本例ではめっき22は銅めっき22を採用している。
【0051】
このようにセラミック積層基板10の一面には導体部であるランド20が形成されており、この基板10の一面には、図1に示すように電子部品30が搭載され、電子部品30は導電性接合材40を介してランド20と電気的に接続されている。
【0052】
電子部品30としては特に限定するものではないが、モールドされたコンデンサやダイオード、セラミックコンデンサなどを採用できる。本例では、モールドされたコンデンサを示している。また、導電性接合材40ははんだや導電性接着剤、圧接により接合されるバンプ(金バンプなど)などを採用できる。
【0053】
本例では導電性接合材40ははんだを採用しており、電子部品30とランド20とはめっき(銅めっき)22およびはんだを介して電気的・機械的に接続されている。
【0054】
また、図1に示すように、電子部品30とセラミック積層基板10の一面との間には、補強樹脂50が充填されており、それによって電子部品30とランド20との接続を補強している。この補強樹脂50は、エポキシ樹脂などの樹脂に対して、熱膨張係数を低減したり硬化による収縮を低減したりするために例えばφ20μm程度のシリカなどからなるフィラーが混入されたものである。
【0055】
この補強樹脂50は次のようにして充填される。電子部品30を導電性接合材40を介して基板10に接続した後、電子部品30の周囲にペースト状の樹脂を配し、毛細管現象を利用して電子部品30と基板10との隙間に注入する。その後、当該樹脂を硬化させることで充填がなされる。
【0056】
ここにおいて、本実施形態では、ランド20は印刷法により基板10の一面からかさ上げされて形成されているため、このランド20上に電子部品30を搭載した際に電子部品30と基板10の一面との間隔を、補強樹脂50を充填するのに十分な大きさに確保できる。
【0057】
補強樹脂50中のフィラーの平均径は数μmであるが最大径は20〜25μm程度が通常である。そのため、上記間隔の大きさとして補強樹脂50の注入を十分確保する大きさは、本発明者らの検討では最大フィラー径の1.5倍以上であれば良いことを確認した。そのことから具体的に上記間隔の大きさは、上述したように30μm以上、望ましくは40μm以上としている。
【0058】
よって、本実施形態の実装構造によれば、基板10に実装された電子部品30と基板10との間に補強樹脂50を注入するにあたって、その補強樹脂50の注入性を向上させることができる。
【0059】
また、電子部品30を導電性接合材40としてはんだを用いて接続した場合、補強樹脂50を注入する前に、はんだフラックスの洗浄を行うが、このとき電子部品30と基板10との間に洗浄液を十分に行き渡らせることができ、洗浄性も向上する。
【0060】
次に、上記した本例の実装構造を作るためのセラミック積層基板10の製造方法および該基板10への電子部品の実装方法について述べる。図4〜図6は基板10の製造方法を示す工程図、図7は電子部品の実装方法を示す工程図である。
【0061】
まず、セラミックからなる複数の層10a〜10dの各々に印刷により配線部11〜13を形成する。具体的に本例では、セラミックからなる複数の層としてのアルミナグリーンシート10a〜10dの各々に穴100をあけ、その穴100にモリブデンペーストを充填してビアホール11を形成する(図4(a)〜(c))。
【0062】
次に、各グリーンシート10a〜10dの表面にタングステンペーストを所望のパターンに印刷する。こうして、内層配線部11、12および表層配線部13からなる配線部11〜13が形成される(図4(d))。このようにして作られたグリーンシート群を積層して加圧することで一体化させ、積層基板素材110を形成する(図5(a))。
【0063】
このとき、積層基板素材110の表層に位置する表層配線部(本例ではタングステンパターン)13は、加圧の治具K1によって表層のグリーンシート10a内に押し込まれ、表層のグリーンシート10aの面とほぼ同じ高さまで押し込まれる。
【0064】
次に、積層基板素材110の一面すなわち表層に、印刷法により当該一面からかさ上げされた導体部20、21を形成する。具体的には、表層配線部13の上にタングステンペーストなどメタライズ材からなる導体ペーストを用いた印刷を行うことで、30μm〜40μm以上の厚さの印刷体を形成し、これを乾燥させる。
【0065】
本例では、導体部20、21は2層の積層体であるため、導体ペーストを用いて2回の印刷を行う。まず、表層配線部13の上に第1回目の印刷を行って、下層20a、21aを形成してこれを乾燥させた後(図5(b))、その上に第2回目の印刷を行って上層20b、21bを形成してこれを乾燥させる(図5(c))。
【0066】
その後、積層基板素材110を焼成することにより(図6(a))、セラミック積層基板10の基板本体部が出来上がり、各配線部11〜13が焼成される。また、同時に導体部20、21が焼結される。
【0067】
具体的には、還元雰囲気で600℃ぐらいまでの脱バインダ工程を経て、1500℃〜1600℃程度で積層基板素材110を焼成する。焼成された積層基板素材110は約20%程度収縮し、セラミック積層基板10の基板本体ができあがる。
【0068】
ここで、上述したように好ましくは、導体部20、21となる積層体の印刷においては、当該積層体の個々の層20a、20b、21a、21bを形成するときに、当該個々の層に含有される焼結助材成分が少なくとも2種類以上有するペースト材料を用いて印刷を行うことが望ましい。
【0069】
さらには、当該個々の層において、セラミック積層基板10の一面から離れた位置にある層になるほど、含有される焼結助材成分が少なくなっているペースト材料を用いて印刷を行うことが望ましい。
【0070】
これは、次の理由による。導体部20、21はタングステンなどのメタライズ材からなるが、このメタライズ材は酸化ケイ素や酸化カルシウムなどの焼結助材成分によって焼結性が向上する。
【0071】
図8に示すように、焼結助材成分は、焼結時においては下地であるセラミック積層基板10を構成するアルミナなどからメタライズ材中へ拡散してくる。しかし、本実施形態の導体部20、21のようにメタライズ材が複数回の印刷によって積層され厚いものとなると、積層体のうち基板10から離れた部分ほど焼結助材が到達しにくくなる。
【0072】
その点、個々の層20a、20b、21a、21bに焼結助材成分を含有する場合、その含有される焼結助材成分が2種類以上有するペースト材料を用いて印刷を行うようにすれば、焼結時において、積層体の下層20a、21aから上層20b、21bにわたって焼結助材を十分に供給することができる。それにより、焼結性を高めて導体部20、21の機械的強度を確保できる。
【0073】
さらに、このことは、セラミック積層基板10の一面から離れた位置にある層になるほど、含有される焼結助材成分が少なくなっているペースト材料を用いて印刷を行うようにすれば、より効果的に実現できる。
【0074】
また、導体部20、21の表面すなわち積層体のうち基板10から最も離れた層(本例では上層20b、21b)には、導電性接合材40との接合性確保の点などから、後述するめっき処理が施されるため、セラミック積層基板10の一面から最も離れた位置にある層は、含有される焼結助材成分を極力少なくすることでめっき性を確保できる。
【0075】
よって本例における導体部20、21となる積層体の印刷においては、好ましくは、上述したように、導体部20、21のうち下層20a、21aはタングステンに焼結助材成分が含有されたペースト材料を用いて印刷形成し、上層20b、21bはタングステンのみからなるペースト材料を用いて印刷することが望ましい。
【0076】
次に、本製造方法では、タングステンの部分すなわち表層配線部13にのみ析出する無電解銅めっきを施し、銅めっき22を形成する(図6(b))。この後、800℃程度の中性雰囲気でのシンターを行い、銅めっき22の密着性を向上させると共に、銅めっき22の膜強度を向上させる。こうして、図6(b)に示すように、上記セラミック積層基板10ができあがる。
【0077】
このように、上記した本実施形態のセラミック積層基板の製造方法では、当該積層加圧の後であって焼成する前に、積層基板素材110の一面側に、印刷法により当該一面からかさ上げされた導体部20、21を形成する。それにより、最終的に形成された基板10において導体部20、21は、基板10の一面から十分な高さを確保できる。
【0078】
なお、導体部20、21の形成は、積層加圧および焼成の後で、厚膜導体等を用いて行うようにしても良い。
【0079】
次に、できあがったセラミック積層基板10へ電子部品30を実装する。具体的には、ランド20における銅めっき22の上にはんだ40をクリームはんだとして印刷して配設し(図7(a))、配設されたはんだ40の上に電子部品30を搭載する(図7(b))。
【0080】
次に、はんだ40を例えば230℃程度に加熱してリフローさせることで電子部品30とランド20とを電気的に接続する(図7(c))。次に、電子部品30の周囲に樹脂ペーストを配し、100℃程度の高温にすることで樹脂ペーストの粘度を低下させ毛細管現象を利用して電子部品30と基板10との隙間に注入する。
【0081】
その後、150℃程度の熱を加えることで当該樹脂を硬化させる。このようにして補強樹脂50の充填がなされる。こうして上記図1に示す電子部品の実装構造が完成する。
【0082】
このように、本実施形態では、上記製造方法にて製造されたセラミック積層基板10を用いて、電子部品30の実装を行えば、電子部品30と基板10との間に補強樹脂50を注入するにあたって、その補強樹脂50の注入性を向上させることができる。
【0083】
そして、上記製造方法の好ましい形態により形成された導体部20、21では、その導体部としての積層体において、個々の層20a、21a、20b、21bに含有される焼結助材成分が少なくとも2種類以上有するものとなっており、より好ましくは、基板10の一面から離れるほど、個々の層20a、21a、20b、21bに含有される焼結助材成分が少なくなっている。
【0084】
そのような好ましい導体部20、21とすることにより、導体部20、21は十分に焼結されたものとなり、膜厚が厚くても機械的強度を確保でき、かつ、部品接続用のランドとしての機能を適切に発揮することができる。
【0085】
この焼結助材成分の適切な供給という観点から、好ましい導体部20の他の例を図9、図10に示す。図9では焼結助材成分を多く含むアルミナペーストを印刷することで下層20aを形成している。この場合、絶縁体であるアルミナからなる下層20aとなることから、表層配線部13と上層20bとの導通をとるため下層20aに穴を設けている。
【0086】
図10では、図9におけるアルミナペーストからなる下層20aの代わりに、キャビティ10fが形成されたアルミナグリーンシート10eを設けている。また、このアルミナグリーンシート10eには、導体部20と表層配線部13との導通をとるためのビアホール11aが形成されている。
【0087】
この構造は、上記図4(d)において表層のグリーンシート10aの上に、キャビティ10fおよびビアホール11aが形成されたアルミナグリーンシート10eを積層して、各グリーンシート10a〜10eを積層加圧した後、導体部20を印刷することで形成される。その後焼成を行うことで、図10の構成を継承した積層基板ができあがる。
【0088】
これら図9、図10においても、焼結時には、アルミナペーストやアルミナグリーンシート10eからその上の導体部20へ焼結助材成分が十分に行き渡るため、焼結助材成分の適切な供給が可能となる。
【0089】
また、本実施形態の基板10としてはセラミック積層基板以外にも、単層のセラミック基板を用いた厚膜印刷基板であっても良い。例えば、図11に示すように、アルミナからなる単層セラミック基板10の上に、3層20a、20c、20bからなる導体部20が印刷により形成されている。
【0090】
この図11に示す例では、導体部20の各層は、Ag、Cu、Au、Ag−Pt、Ag−Pdなどからなるメタライズ材からなる。この場合も、基板10側の層から、各層における酸化鉛、酸化ケイ素、酸化マグネシウム、酸化カルシウム、酸化ホウ素などの焼結助材成分の量を変更している。
【0091】
さらに、この場合も、最表層の導体層は、最も焼結助材成分の量が少ないものとする方が良い。それにより、はんだ濡れ性を低下させにくくできる。
【0092】
さらに、本実施形態の導体部20は印刷法により基板10の一面から十分にかさ上げされていれば、図12に示すように、単層であっても良い。さらに、本実施形態では、図13に示すように、電子部品30接続用の一対のランドのうち片方のみ本実施形態の導体部20を形成してかさ上げするようにしても良い。
【0093】
ところで、上記製造方法においては、複数のグリーンシート10a〜10dを積層し加圧した場合、この加圧によって各グリーンシート10a〜10dは積層前にくらべて層面方向へ伸びる。すなわち積層基板素材110が層面方向へ伸びる。
【0094】
グリーンシートのロットやグリーンシートに形成された配線パターンにより、焼成後の収縮率が異なるため、積層圧力でグリーンシートの伸び率を調整し、焼成後収縮しても所望の寸法を得るように工夫する必要がある。そのため、積層加圧後のグリーンシート群の寸法は、200〜300μm程度の寸法ばらつきが生じる。
【0095】
このように、積層加圧によるグリーンシート群すなわち積層基板素材110の伸びがばらつくため、積層基板素材110に形成されている表層配線部13と印刷された導体部20との間で位置ずれ、すなわち印刷ずれが生じる。このような印刷ずれが生じると、本来一致すべき導体部20とその下地の表層配線部13とが互いに重ならない領域が存在する。
【0096】
つまり、実際には、重なり合った導体部20および表層配線部13がランドとして機能するが、印刷ずれが生じることで、それによって生じる重ならない領域の分だけ、当該ランドとして機能する部分のサイズが所望サイズよりも大きくなってしまうことになる。
【0097】
そこで、そのような印刷ずれに対処するための好ましい製造方法について述べる。図14は第1の例であり、(a)は断面図、(b)は(a)の上面図である。
【0098】
この場合、基板10の一面のうちランド20に対応する部分にはタングステンによる表層配線部13を形成せずに、より面積の小さいビアホール11を表層配線部として機能させている。そして、ビアホール11の上に直接ランド20を重ねて印刷している。
【0099】
例えば、図14(b)に示すように、印刷後のランド20の縦幅W1は1.0mm、横幅W2は0.8mm、ランド20間の距離W3は0.6mmであるのに対し、ビアホール11の径Dはφ0.2mm程度と小さくできる。このようにすれば印刷ずれが生じてもランド形状は大きくならない。
【0100】
また、図15は印刷ずれの対処法の第2の例である。この場合、上記図14に示す第1の例と同じ考えに基づいて、表層配線部13のサイズを印刷後のランド20のサイズ(印刷サイズ)よりも小さくしている。例えば幅にして0.2mm程度小さくする。この場合も印刷ずれが生じてもランド形状は大きくならない。
【0101】
このように、導体部であるランド20の印刷サイズを、これに重なり合う表層配線部13のサイズよりも大きくすることで、上記印刷ずれが生じても小さい方の表層配線部13は大きい方のランド20の領域内に収まる。そのため、印刷ずれによるランド20のサイズ変化を防止できる。
【0102】
このことは、図16に示す印刷ずれの対処法の第3の例においても同様である。この第3の例では、表層配線部としてビアホール11を用い、印刷積層体であるランド20において上層に行くほど印刷サイズを大きくしている。
【0103】
さらに、印刷ずれの対処法としては図17に示す第4の例のようにしても良い。この第4の例では、導体部であるランド20の印刷サイズを、これに重なり合う表層配線部13のサイズよりも小さくしている。それにより、上記印刷ずれが生じても小さい方のランド20は大きい方の表層配線部13の領域内に収まる。
【0104】
上述したように、実際には、重なり合ったランド20および表層配線部13が部品接続用のランドとして機能する。この第4の例では、大きい方の表層配線部13のサイズが実際のランドサイズとなる。そのため、本例によっても印刷ずれによるランドサイズの変化を防止できる。
【0105】
このように、重なり合う導体部20および表層配線部13の両者のサイズを異ならせ、そのうち大きいサイズの方を所望サイズとしておけば、印刷ずれが生じてもランドとして機能する部分のサイズ変化を防止することができる。そして、印刷ずれに対して適切な対応を取ることができる。
【0106】
なお、上記した印刷ずれの対処法の第1の例〜第4の例については、電子部品接続用のランドとしての導体部20以外にも、表層配線部13の低抵抗化の用をなす導体部21に対しても同様に適用可能である。
【0107】
また、基板10の一面においてかさ上げされた導体部20以外にも導電性接合材40が配設されるランドは、導体部20を形成するマスクと同一のマスクにて形成した方が上記印刷ずれに対しては、好ましい。
【図面の簡単な説明】
【図1】本発明の実施形態に係る電子部品の実装構造の概略断面構成図である。
【図2】図1の実装構造における基板単独の概略断面構成図である。
【図3】図1、図2に示す導体部の拡大断面構成図である。
【図4】図2に示す基板の製造方法を示す工程図である。
【図5】図4に続く基板の製造方法を示す工程図である。
【図6】図5に続く基板の製造方法を示す工程図である。
【図7】図1に示す実装構造における電子部品の実装方法を示す工程図である。
【図8】焼結時における焼結助材成分のメタライズ材への拡散の様子を示す図である。
【図9】焼結助材成分を適切に供給するための導体部の他の例を示す概略断面図である。
【図10】焼結助材成分を適切に供給するための導体部のもうひとつの他の例を示す概略断面図である。
【図11】単層セラミック基板に導体部を形成した例を示す概略断面図である。
【図12】単層の導体部を示す概略断面図である。
【図13】電子部品接続用の一対のランドのうち片方のみ導体部を形成してかさ上げした例を示す概略断面図である。
【図14】印刷ずれの対処方法の第1の例を示す図である。
【図15】印刷ずれの対処方法の第2の例を示す図である。
【図16】印刷ずれの対処方法の第3の例を示す図である。
【図17】印刷ずれの対処方法の第4の例を示す図である。
【図18】従来の電子部品の実装構造を作るため方法を示す工程図である。
【図19】図18に続く工程図である。
【図20】図19に続く工程図である。
【符号の説明】
10…基板、10a〜10d…基板を構成する層(グリーンシート)、
11…ビアホール、12…内部導体層、13…表層配線部、
20、21…導体部、
20a、20b、21a、21b…導体部を構成する層、30…電子部品、
40…導電性接合材、50…補強樹脂、110…積層基板素材。

Claims (4)

  1. セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、前記複数の層を積層して加圧することにより、内部に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、この積層基板素材を焼成してなるセラミック積層基板(10)と、
    前記表層配線部の上に形成されたランド(20)と、
    前記セラミック積層基板の一面上に搭載され前記ランドに対して導電性接合材(40)を介して電気的に接続された電子部品(30)と、
    前記電子部品と前記セラミック積層基板との間に充填された補強樹脂(50)とを備える電子部品の実装構造において、
    前記ランドは、印刷法により焼結助材成分を含む絶縁体からなるペーストを用いて形成された下層(20a)と、印刷法により導体ペーストを用いて形成された上層(20b)とを積層したものを焼結することにより前記セラミック積層基板の一面からかさ上げされて形成された積層体であり、前記下層には、前記表層配線部と前記上層との導通をとるための穴が設けられていることを特徴とする電子部品の実装構造。
  2. セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、前記複数の層を積層して加圧することにより、内部に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、この積層基板素材を焼成してなるセラミック積層基板(10)と、
    前記表層配線部の上に形成されたランド(20)と、
    前記セラミック積層基板の一面上に搭載され前記ランドに対して導電性接合材(40)を介して電気的に接続された電子部品(30)と、
    前記電子部品と前記セラミック積層基板との間に充填された補強樹脂(50)とを備える電子部品の実装構造において、
    前記ランドは、前記電子部品と前記セラミック積層基板の一面との間隔を確保するためのキャビティ(10f)が形成されたセラミックからなる下層(10e)と、印刷法により導体ペーストを用いて形成された上層(20b)とを積層したものを焼結することにより前記セラミック積層基板の一面からかさ上げされて形成された積層体であり、前記下層には、前記表層配線部と前記上層との導通をとるためのビアホール(11a)が形成されていることを特徴とする電子部品の実装構造。
  3. セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、前記複数の層を積層して加圧することにより、内部に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、
    前記表層配線部の上にランド(20)を形成し、
    この後、前記積層基板素材(110)を焼結してセラミック積層基板(10)を形成し、
    前記セラミック積層基板の一面上に電子部品(30)を搭載し、前記電子部品を前記ランドに対して導電性接合材(40)を介して電気的に接続し、
    前記電子部品と前記セラミック積層基板との間に補強樹脂(50)を充填する電子部品の実装構造の製造方法において、
    前記ランドを形成する工程は、印刷法により焼結助材成分を含む絶縁体からなるペーストを用いて下層(20a)を形成し、印刷法により導体ペーストを用いて前記下層の上に上層(20b)を形成する工程であり、
    前記下層を形成する工程では、前記表層配線部と前記上層との導通をとるための穴を設けて前記下層を形成することを特徴とする電子部品の実装構造の製造方法。
  4. セラミックからなる複数の層(10a〜10d)の各々に印刷により配線部(11〜13)を形成した後、前記複数の層を積層して加圧することにより、内部 に内層配線部(11、12)が形成され表層に表層配線部(13)が形成された積層基板素材(110)を形成し、
    前記表層配線部の上にランド(20)を形成し、
    この後、前記積層基板素材(110)を焼結してセラミック積層基板(10)を形成し、
    前記セラミック積層基板の一面上に電子部品(30)を搭載し、前記電子部品を前記ランドに対して導電性接合材(40)を介して電気的に接続し、
    前記電子部品と前記セラミック積層基板との間に補強樹脂(50)を充填する電子部品の実装構造の製造方法において、
    前記ランドを形成する工程は、複数の層(10a〜10d)のうち表層(10a)の上に、前記電子部品と前記セラミック積層基板の一面との間隔を確保するためのキャビティ(10f)が形成されたセラミックからなる下層(10e)を積層し、印刷法により導体ペーストを用いて前記下層の上に上層(20b)を形成する工程であり、
    前記下層を形成する工程では、前記表層配線部と前記上層との導通をとるためのビアホール(11a)を前記下層に形成することを特徴とする電子部品の実装構造の製造方法。
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JP4821424B2 (ja) * 2006-04-10 2011-11-24 株式会社村田製作所 セラミック多層基板及びその製造方法
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WO2013001973A1 (ja) * 2011-06-29 2013-01-03 株式会社村田製作所 多層セラミック基板およびその製造方法ならびに電子部品モジュール
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