JPH07169873A - 多層基板およびその製造方法 - Google Patents
多層基板およびその製造方法Info
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- JPH07169873A JPH07169873A JP5314762A JP31476293A JPH07169873A JP H07169873 A JPH07169873 A JP H07169873A JP 5314762 A JP5314762 A JP 5314762A JP 31476293 A JP31476293 A JP 31476293A JP H07169873 A JPH07169873 A JP H07169873A
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- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】半導体を基板に実装する際に半田がボンディン
グパッド以外のパターンに流れ込むのを防止する。 【構成】半導体の電極上に設けられたバンプ電極が電気
的に接続するボンディングパッドを有する層の基板より
上位の各層の基板に、ボンディングパッドとの位置の整
合をとってホールを設ける。各層の基板を積層し、焼成
により多層基板を製造する。半導体のバンプ電極を多層
基板上に設けられたホールに挿入し、基板の下面より熱
を加えることによりフリップチップ実装する。各層基板
のホール以外の部分が壁となり、溶融した半田がボンデ
ィングパッド以外のパターンに流れ込まない。
グパッド以外のパターンに流れ込むのを防止する。 【構成】半導体の電極上に設けられたバンプ電極が電気
的に接続するボンディングパッドを有する層の基板より
上位の各層の基板に、ボンディングパッドとの位置の整
合をとってホールを設ける。各層の基板を積層し、焼成
により多層基板を製造する。半導体のバンプ電極を多層
基板上に設けられたホールに挿入し、基板の下面より熱
を加えることによりフリップチップ実装する。各層基板
のホール以外の部分が壁となり、溶融した半田がボンデ
ィングパッド以外のパターンに流れ込まない。
Description
【0001】
【産業上の利用分野】本発明は、半導体のフリップチッ
プ実装に用いられる多層基板およびその製造方法に関す
る。
プ実装に用いられる多層基板およびその製造方法に関す
る。
【0002】
【従来の技術】従来、この種のフリップチップ実装はワ
イヤーを用いたマニュアルボンディングに比べ低コス
ト、生産性の向上が図れる等の利点を有するため、広く
使用されている。
イヤーを用いたマニュアルボンディングに比べ低コス
ト、生産性の向上が図れる等の利点を有するため、広く
使用されている。
【0003】図5は従来のフリップチップ実装に用いら
れる基板およびその実装方法を説明する断面図である。
図5(a)に示すように、半導体11には電極2が設け
られている。次に図5(b)において、まず、この電極
12上に球状の半田バンプ13を形成する。半導体11
が実装される基板14には、半田バンプ13を介して電
極12と電気的に接続されるボンディングパッド15が
設けられている(なお、同図においては多層基板の第1
層基板のみ基盤14として示されている)。また、基板
14には半導体11を基板14に実装する際に、溶融し
た半田バンプ13がボンディングパッド15以外の回路
およびパターンに流れ込むのを防止するための厚膜ガラ
ス16が形成されている。この厚膜ガラス16は多層基
板における基板焼成処理の後にガラスペーストを塗布
し、焼成することにより形成される。
れる基板およびその実装方法を説明する断面図である。
図5(a)に示すように、半導体11には電極2が設け
られている。次に図5(b)において、まず、この電極
12上に球状の半田バンプ13を形成する。半導体11
が実装される基板14には、半田バンプ13を介して電
極12と電気的に接続されるボンディングパッド15が
設けられている(なお、同図においては多層基板の第1
層基板のみ基盤14として示されている)。また、基板
14には半導体11を基板14に実装する際に、溶融し
た半田バンプ13がボンディングパッド15以外の回路
およびパターンに流れ込むのを防止するための厚膜ガラ
ス16が形成されている。この厚膜ガラス16は多層基
板における基板焼成処理の後にガラスペーストを塗布
し、焼成することにより形成される。
【0004】このような構成において、半導体11を半
田バンプ13がボンディングパッド15上に接触するよ
うに基板14上に重ね合わせ、基板の低面より加熱す
る。この加熱により半田バンプが溶融し、電極12とボ
ンディングパッド15とは電気的に接続される。
田バンプ13がボンディングパッド15上に接触するよ
うに基板14上に重ね合わせ、基板の低面より加熱す
る。この加熱により半田バンプが溶融し、電極12とボ
ンディングパッド15とは電気的に接続される。
【0005】また、この種の半導体が実装される基板お
よびその製造方法に関しては、例えば、1992年6月
19日公開の特開平4−171891号公報(文献1)
記載の構造および製造方法が知られている。この文献1
には、多層プリント配線板の表面中央部に凹部を有し、
縦断面がU字形である凹部の低面および側面を含む全面
に銅メッキが施された表面実装パッドが設けられた多層
プリント配線板が記載されている。
よびその製造方法に関しては、例えば、1992年6月
19日公開の特開平4−171891号公報(文献1)
記載の構造および製造方法が知られている。この文献1
には、多層プリント配線板の表面中央部に凹部を有し、
縦断面がU字形である凹部の低面および側面を含む全面
に銅メッキが施された表面実装パッドが設けられた多層
プリント配線板が記載されている。
【0006】
【発明が解決しようとする課題】しかしながら、図5に
示したフリップチップ実装に用いられる基板は基板焼成
後に厚膜ガラスを形成させるため、2度も基板を焼成し
なくてはならなく、製造工程が複雑である。また、ボン
ディングパッドと厚膜ガラスとの位置関係を正確に合わ
せる必要があるにもかかわらず、基板焼成時に基板を構
成するグリーンシートが縮むために、整合が不可能であ
る。
示したフリップチップ実装に用いられる基板は基板焼成
後に厚膜ガラスを形成させるため、2度も基板を焼成し
なくてはならなく、製造工程が複雑である。また、ボン
ディングパッドと厚膜ガラスとの位置関係を正確に合わ
せる必要があるにもかかわらず、基板焼成時に基板を構
成するグリーンシートが縮むために、整合が不可能であ
る。
【0007】一方、文献1記載の基板およびその製造方
法は製造工程が非常に複雑であり、生産効率が低下する
という問題を有する。
法は製造工程が非常に複雑であり、生産効率が低下する
という問題を有する。
【0008】本発明は上述した問題を解決し、半導体と
基盤との位置合わせが容易でしかも製造が容易なフリッ
プチップ実装用基板およびその製造方法を提供すること
にある。
基盤との位置合わせが容易でしかも製造が容易なフリッ
プチップ実装用基板およびその製造方法を提供すること
にある。
【0009】
【課題を解決するための手段】そこで、本発明では、多
層基板において、バンプ電極が電気的に接続するボンデ
ィングパッドの位置に整合するボンディングパッドを有
する層の基板より上位の層の基板にホールを設けること
により上記目的を達成している。
層基板において、バンプ電極が電気的に接続するボンデ
ィングパッドの位置に整合するボンディングパッドを有
する層の基板より上位の層の基板にホールを設けること
により上記目的を達成している。
【0010】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【0011】まずはじめに、半導体と多層基板とのフリ
ップチップ実装方法について説明する。以下、本発明の
特徴である半導体と多層基板上のボンディングパッドと
の電気的接続構造および方法が理解し易いように3層か
らなる多層基板を例にとり説明する。
ップチップ実装方法について説明する。以下、本発明の
特徴である半導体と多層基板上のボンディングパッドと
の電気的接続構造および方法が理解し易いように3層か
らなる多層基板を例にとり説明する。
【0012】図1は、本発明の半導体のフリップチップ
実装方法を説明する断面図である。
実装方法を説明する断面図である。
【0013】図1において、図(a)は実装される半導
体1を示しており、従来の技術として図5で示した半導
体11と同様のものを用いる。図(b)は半田バンプ3
が形成された半導体1と、半導体1を実装するセラミッ
ク多層基板4を示している。図(b)において、基板4
の第1層7には、第2層8に設けられたボンディングパ
ッド5と対応する位置にホール6が設けられている。ま
た、同図には記載されていないが、第2および3層基
板、8および9は、各層に設けられたビアホールに導体
ペーストを充満させ、基板を焼成することにより電気的
に接続されている。また、第1および2の層基板、7お
よび8は前述した焼成により接合されている。
体1を示しており、従来の技術として図5で示した半導
体11と同様のものを用いる。図(b)は半田バンプ3
が形成された半導体1と、半導体1を実装するセラミッ
ク多層基板4を示している。図(b)において、基板4
の第1層7には、第2層8に設けられたボンディングパ
ッド5と対応する位置にホール6が設けられている。ま
た、同図には記載されていないが、第2および3層基
板、8および9は、各層に設けられたビアホールに導体
ペーストを充満させ、基板を焼成することにより電気的
に接続されている。また、第1および2の層基板、7お
よび8は前述した焼成により接合されている。
【0014】このような構成において、まず、半田バン
プ3を、ボンディングパッド5上に接触するようにホー
ル6に挿入し、同図の矢印方向に半導体1と多層基板4
とを重ね合わせる。次に、多層基板4に下面より熱を加
えることにより半田バンプ3が溶融し、電極2とボンデ
ィングパッド5とは電気的に接続される。この時、第2
層8に設けられたボンディングパッド5以外の回路およ
びパターンには溶融した半田は流れ込まない。これは、
第1層7のホール6以外の部分が従来の技術として図5
で説明した厚膜ガラス16と同じ作用を有するからであ
る。
プ3を、ボンディングパッド5上に接触するようにホー
ル6に挿入し、同図の矢印方向に半導体1と多層基板4
とを重ね合わせる。次に、多層基板4に下面より熱を加
えることにより半田バンプ3が溶融し、電極2とボンデ
ィングパッド5とは電気的に接続される。この時、第2
層8に設けられたボンディングパッド5以外の回路およ
びパターンには溶融した半田は流れ込まない。これは、
第1層7のホール6以外の部分が従来の技術として図5
で説明した厚膜ガラス16と同じ作用を有するからであ
る。
【0015】次に、本発明による多層基板およびその製
造方法について図2および3を用いて説明する。
造方法について図2および3を用いて説明する。
【0016】まず、図(a)に示したグリーンシート1
0にパンチングにより穴をあけることによりホール6を
形成し、第1層基板7を得る。次に図(c)に示すよう
に第2層基板8に回路パターン18を形成するととも
に、半導体1の半田バンプ3と接触する部分にボンディ
ングパッド5を設ける。また、第3層基板9と電気的接
続を得るためのビアホール17を回路パターン18の端
部に設け、内部にはタングステン等の導体ペーストを充
填する。図(d)に示す第3層基板9には、第2層基板
8と同様に回路パターン18を設けるとともに、第2層
基板のビアホール17の位置と対応する位置に接続部1
9を設ける。
0にパンチングにより穴をあけることによりホール6を
形成し、第1層基板7を得る。次に図(c)に示すよう
に第2層基板8に回路パターン18を形成するととも
に、半導体1の半田バンプ3と接触する部分にボンディ
ングパッド5を設ける。また、第3層基板9と電気的接
続を得るためのビアホール17を回路パターン18の端
部に設け、内部にはタングステン等の導体ペーストを充
填する。図(d)に示す第3層基板9には、第2層基板
8と同様に回路パターン18を設けるとともに、第2層
基板のビアホール17の位置と対応する位置に接続部1
9を設ける。
【0017】次に、図2に示した第1層〜第3層基板7
〜9を積み重ね、積層された基板を焼成することにより
第1層〜第3層からなる多層基板4を得る。なお、ホー
ル6を有する第1層基板7と第2層基板8との積層方法
は、図3に示すように、ホール6とボンディングパッド
5との位置が整合するように同図矢印の方向に積層す
る。
〜9を積み重ね、積層された基板を焼成することにより
第1層〜第3層からなる多層基板4を得る。なお、ホー
ル6を有する第1層基板7と第2層基板8との積層方法
は、図3に示すように、ホール6とボンディングパッド
5との位置が整合するように同図矢印の方向に積層す
る。
【0018】次に、図4を参照して本発明の第2の実施
例を説明する。図(b)に示すように、多層基板4の第
2および3層基板7および8には、各ボンディングパッ
ド5が設けられている。また、半田バンプ3とボンディ
ングパッド5とが電気的に接続されるよう第1および2
層基板7および8にホール6が設けられている。ただ
し、第2基板8には回路パターンが形成されているた
め、この回路パターンとホール6が交叉しないようにホ
ール6が設けられている。各層基板上のボンディングパ
ッド5、ホール6、および回路パターンの形成方法は第
1の実施例と全く同様である。また、実装方法について
も同様である。
例を説明する。図(b)に示すように、多層基板4の第
2および3層基板7および8には、各ボンディングパッ
ド5が設けられている。また、半田バンプ3とボンディ
ングパッド5とが電気的に接続されるよう第1および2
層基板7および8にホール6が設けられている。ただ
し、第2基板8には回路パターンが形成されているた
め、この回路パターンとホール6が交叉しないようにホ
ール6が設けられている。各層基板上のボンディングパ
ッド5、ホール6、および回路パターンの形成方法は第
1の実施例と全く同様である。また、実装方法について
も同様である。
【0019】
【発明の効果】以上説明したように、本発明による多層
基板では、下位層にバンプ電極が電気的に接続されるボ
ンディングパッドが設けられ、上位層に、ボンディング
パッドの対応する位置にホールが設けられているため、
従来のように、上位層に半田流れ防止用の厚膜ガラスを
形成させる必要がなく、1度の基板焼成で多層基板を得
ることができる。また、ボンディングパッドと厚膜ガラ
スとの位置関係の整合を行う必要がない。このため、フ
リップチップ実装用多層基板の製造工程が大幅に簡略化
でき、生産効率が向上するという効果を有する。
基板では、下位層にバンプ電極が電気的に接続されるボ
ンディングパッドが設けられ、上位層に、ボンディング
パッドの対応する位置にホールが設けられているため、
従来のように、上位層に半田流れ防止用の厚膜ガラスを
形成させる必要がなく、1度の基板焼成で多層基板を得
ることができる。また、ボンディングパッドと厚膜ガラ
スとの位置関係の整合を行う必要がない。このため、フ
リップチップ実装用多層基板の製造工程が大幅に簡略化
でき、生産効率が向上するという効果を有する。
【図1】本発明の一実施例を説明する第2層基板のみに
ボンディングパッドがある場合の半導体のフリップチッ
プ実装を説明する断面図。
ボンディングパッドがある場合の半導体のフリップチッ
プ実装を説明する断面図。
【図2】本発明の一実施例である多層基板およびその製
造方法を説明する斜視図。
造方法を説明する斜視図。
【図3】図2に示した多層基板の第1層基板を積層する
状態を示す斜視図。
状態を示す斜視図。
【図4】本発明の第2の実施例を説明する多層基板の第
2および3層基板にボンディングパッドを有する多層基
板およびその実装方法を説明する断面図。
2および3層基板にボンディングパッドを有する多層基
板およびその実装方法を説明する断面図。
【図5】従来のフリップチップ実装に用いられる基板お
よびその実装方法を説明する断面図。
よびその実装方法を説明する断面図。
1 半導体 2 電極 3 半田バンプ 4 多層基板 5 ボンディングパッド 6 ホール 7 第1層基板 8 第2層基板 9 第3層基板 10 グリーンシート 11 半導体 12 電極 13 半田バンプ 14 基板 15 ボンディングパッド 16 厚膜ガラス 17 ビアホール 18 回路 19 接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05K 3/46 G 6921−4E N 6921−4E
Claims (4)
- 【請求項1】 半導体の電極と接続されるボンディング
パッドを有する第1の基板と、この第1の基板上に配置
され、前記ボンディングパッドの対応する位置にホール
を有する第2の基板との少なくとも2枚の基板を有する
ことを特徴とする多層基板。 - 【請求項2】 前記第2の基板が前記第1の基板に形成
されたボンディングパッドとは別のボンディングパッド
を有し、前記第2の基板上に配置され、前記第1および
第2の基板に形成されたボンディングパッドの対応する
位置にホールを有する第3の基板を有することを特徴と
する請求項1記載の多層基板。 - 【請求項3】 半導体の多層基板へのフリップチップ実
装において、前記半導体に設けられた電極上の半田バン
プを前記多層基板の表面層である第1層基板上に設けら
れたホールに挿入し、前記多層基板の下面より熱を加え
ることにより、前記電極が前記第1層基板の下位層に設
けられたボンディングパッドのみと前記半田バンプを介
して電気的に接続することを特徴とする半導体の多層基
板へのフリップチップ実装。 - 【請求項4】 フリップチップ実装に用いられる少なく
とも3枚の基板から構成される多層基板の製造方法にお
いて、前記少なくとも3枚の基板のうちホールのみを有
する表面層基板である第1層基板以外の少なくとも2枚
の基板に設けられたビアホールに導体ペーストを充填さ
せ、前記3枚の基板を積み重ねることにより積層させ、
焼成することを特徴とする多層基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5314762A JP2606110B2 (ja) | 1993-12-15 | 1993-12-15 | 多層基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5314762A JP2606110B2 (ja) | 1993-12-15 | 1993-12-15 | 多層基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07169873A true JPH07169873A (ja) | 1995-07-04 |
JP2606110B2 JP2606110B2 (ja) | 1997-04-30 |
Family
ID=18057282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5314762A Expired - Fee Related JP2606110B2 (ja) | 1993-12-15 | 1993-12-15 | 多層基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2606110B2 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11186684A (ja) * | 1997-12-19 | 1999-07-09 | Ricoh Co Ltd | ヒートシール接続物およびヒートシール接続方法 |
WO2001033623A1 (en) * | 1999-10-29 | 2001-05-10 | Hitachi, Ltd. | Semiconductor device and its manufacturing method |
KR100481216B1 (ko) * | 2002-06-07 | 2005-04-08 | 엘지전자 주식회사 | 볼 그리드 어레이 패키지 및 그의 제조 방법 |
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---|---|
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