JP5799973B2 - セラミック多層配線基板およびこれを備えるモジュール - Google Patents

セラミック多層配線基板およびこれを備えるモジュール Download PDF

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Description

本発明は、その内部にビア導体が設けられたセラミック多層配線基板およびこのセラミック多層配線基板に部品が実装されたモジュールに関する。
従来より、図７に示すように、セラミック多層配線基板の一方主面にＩＣ等の部品がフリップチップ実装されたモジュールが知られている（特許文献１参照）。このモジュール１００は、それぞれ、その表面に配線パターン１０２が形成された複数のセラミック絶縁層１０１ａが積層されてなるセラミック多層配線基板１０１と、ＩＣ等の部品１０３とを備え、部品１０３がセラミック多層配線基板１０１の一方主面にフリップチップ実装される。また、セラミック多層配線基板１０１の一方主面には部品１０３を実装するための複数の実装端子１０６ａ〜１０６ｅが形成されるとともに、他方主面には、外部との接続用の複数の外部電極１０５が形成される。また、セラミック多層配線基板１０１の内部には、各セラミック絶縁層１０１ａの層間の配線パターン１０２どうしを接続する複数のビア導体１０４も形成されている。
特開２００５−１９１１３４号公報（段落００３６，００３７、図１等参照）
ところで、この種のセラミック多層配線基板１０１は、一般的に、以下のようにして製造される。まず、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーがシート化されたセラミックグリーンシートを複数枚用意し、各セラミックグリーンシートそれぞれにおいて、所定位置に、レーザー加工などによりビアホールを形成する。次に、該ビアホールに、ＡｇやＣｕなどを含む導体ペーストを充填して、層間接続用のビア導体１０４を形成するとともに、導体ペーストによる印刷により種々の配線パターン１０２を形成する。そして、各セラミックグリーンシートを積層し、この積層体を所定圧力および所定温度でプレス・焼成することによりセラミック多層配線基板１０１を製造する。
この場合、セラミックグリーンシートとビア導体１０４とはその熱収縮率に差があるため、例えば、上記した積層体の焼成時において、セラミック多層配線基板１０１を平面視したときに、ビア導体１０４が配置される領域とそうでない領域とで、その厚みに差が生じる場合がある。具体的には、セラミックグリーンシートの収縮率はビア導体１０４よりも大きいので、ビア導体１０４が配置されていない領域の厚みが、ビア導体１０４が配置されている領域よりも薄くなり、結果として、セラミック多層配線基板１０１の上面における平面視でビア導体１０４が配置されている領域が隆起する。また、この隆起量は、上面における平面視でビア導体１０４が配置される領域の当該ビア導体１０４の総長が長くなるほど大きくなる。
そうすると、図７に示す従来のモジュール１００では、各実装端子１０６ａ〜１０６ｅのうち、中央に配置された実装端子１０６ａの下（矢印ａ参照）に設けられたビア導体１０４の総長が、その他の実装端子１０６ｂ〜１０６ｅの下（矢印ｂ〜ｅ参照）に設けられたビア導体１０４よりも長くなっているため、上記した一般的な方法でセラミック多層配線基板１０１を製造した場合には、中央の実装端子１０６ａの積層方向における高さが、他の実装端子１０６ｂ〜１０６ｅよりも高くなる。このように、各実装端子１０６ａ〜１０６ｅが同一平面上に配置されていない場合には、セラミック多層配線基板１０１に部品１０３を実装する際、セラミック多層配線基板１０１に搭載された部品１０３が不安定になって接続時に位置ずれが発生したり、一部の実装端子１０６ａ〜１０６ｅと部品１０３の端子との間で半田の濡れ不良が発生したりするなど、部品１０３の実装不良が発生するおそれがある。
本発明は、上記した課題に鑑みてなされたものであり、その内部にビア導体が設けられたセラミック多層配線基板において、その一方主面に実装される部品の実装不良の低減を図ることを目的とする。
上記した目的を達成するために、本発明のセラミック多層配線基板は、積層されたセラミックグリーンシートが焼成されて成る積層体と、それぞれ前記積層体の一方主面に、端面が露出して設けられた３個以上の部品実装用の実装端子と、前記各実装端子それぞれに対応して前記積層体内に設けられ、それぞれ対応する前記実装端子に平面視で重なる位置に配置された複数のビア導体とを備え、前記各ビア導体のうちの少なくとも１つが、それぞれ前記積層体内に設けられ積層方向において分離配置された複数の分離ビア導体により構成されるとともに、当該各分離ビア導体のうちの少なくとも１つが、他の導体に接続されないダミー導体で構成され、前記各実装端子の露出した前記端面における所定点が、同一平面に位置するように前記各ビア導体の長さが調整されていることを特徴としている。
このように、各ビア導体の長さを調整することで、積層体の一方主面に設けられた部品実装用の各実装端子の露出した端面における所定点が同一平面に配置される。ところで、例えば、部品としてその回路形成面にアレイ状に配置されたセラミック多層配線基板との接続用の複数の外部端子が形成されたＩＣを、セラミック多層配線基板にフリップチップ実装する場合、当該ＩＣの各外部端子それぞれは、上記した回路形成面上、即ち、同一平面上に配置される。このような場合、ＩＣをセラミック多層配線基板に搭載したときに、セラミック多層配線基板の各実装端子の端面における各所定点が同一平面に配置されていることで、当該各所定点が形成する面と、ＩＣの各外部端子が形成する面（回路形成面）とが平行になった状態でＩＣがセラミック多層配線基板の一方主面に搭載されることになる。そうすると、各実装端子それぞれにおいて、その実装端子に対応するＩＣの外部端子との距離が等しくなるため、上記したような、各実装端子のうちの一部の端子が同一平面から外れることにより発生する部品の位置ずれ不良や半田の濡れ不良などの部品の実装不良を防止することができる。
また、各実装端子それぞれに対して、平面視で重なる位置にビア導体が配置されるため、セラミック多層配線基板の一方主面の各実装端子が設けられた領域が隆起する。この場合、セラミック多層配線基板に部品を実装する際、セラミック多層配線基板の一方主面の平面視で当該部品に重なる領域内で、各実装端子が設けられていない領域が、各実装端子が設けられた領域よりも積層方向における高さが低くなり、当該領域（各実装端子が設けられていない領域）において、部品とセラミック多層配線基板との隙間が広くなる。この場合、部品とセラミック多層配線基板の一方主面との間に充填するアンダーフィル樹脂の充填が容易になり、アンダーフィル樹脂の充填性が向上する。したがって、セラミック多層配線基板と部品との接続信頼性が向上するとともに、部品の各外部端子とセラミック多層配線基板の各実装端子とを接続する半田が再溶融したときに、溶融した半田が隣接する実装端子に流れて、隣接する実装端子間を短絡させるという半田スプラッシュを防止することができる。また、各ビア導体のうちの少なくとも１つが、それぞれ積層体内に設けられ積層方向において分離配置された複数の分離ビア導体により構成されることで、各分離ビア導体それぞれで、積層体の内部に形成された各配線電極のうち、所定の配線電極同士を層間接続させることができるため、積層体に形成される配線電極（ビア導体を含む）の設計自由度が向上する。さらに、各分離ビア導体のうちの少なくとも１つが、他の導体に接続されないダミー導体で構成されるため、各実装端子の露出した端面における各所定点を同一平面に配置するのに、各ビア導体の長さを分離ビア導体のダミー導体で調整することができる。したがって、１つのビア導体で所定の配線電極同士を層間で接続する場合のように、所望の長さを確保するために、無理やりビア導体の長さを長くしなければならないという制約がなくなるため、セラミック多層配線基板に形成される配線電極（ビア導体を含む）の設計自由度が向上する。
また、前記各実装端子が一列に並んで設けられ、前記各ビア導体それぞれは、前記各実装端子の配列順に、その長さが長くなるよう形成されていてもよい。このように構成することで、各実装端子の積層方向における高さが、配列順に高くなるため、各実装端子に平面視で重なる位置に配置された各ビア導体の長さが一様でない場合であっても、各実装端子それぞれの露出した端面における各所定点を同一平面に配置することが容易になり、これにより、部品の実装不良を防止することができるセラミック多層配線基板を提供することができる。
また、隣り合う２つの前記ビア導体間の間隔と、当該両ビア導体の長さの差との関係が、略比例関係にあるのが好ましい。このように構成することにより、各実装端子の露出した端面における各所定点を確実に同一平面に配置することができるため、部品の実装不良の防止効果がさらに向上する。
また、前記各ビア導体の長さが略同一であってもかまわない。このようにすることで、各実装端子の露出した端面における各所定点を同一平面に配置することができるのに加えて、各所定点の積層方向における高さを同一にすることができるため、より一層、部品の実装不良の防止効果が向上する。
また、前記各実装端子の少なくとも１つは、対応する前記ビア導体の前記積層体の前記一方主面から露出した端面により形成されていてもよい。例えば、セラミック多層配線基板の一方主面に部品実装用の実装端子を設けて、該実装端子の直下に配置したビア導体と接続させる構成の場合、実装端子の平面視での面積は、実装端子の形成位置の精度や部品との接続強度などを考慮して、ビア導体の端面の面積よりも大きく形成されるため、各実装端子を狭ピッチで配置するのが困難である。そこで、積層体の一方主面から露出したビア導体の端面を実装端子に利用することで、各実装端子を狭ピッチで配置することができるため、セラミック多層配線基板の小型化を図ることができる。
また、本発明のモジュールは、上記したセラミック多層配線基板と、複数の外部端子が設けられた部品とを備え、前記部品の前記各外部端子が、前記各実装端子に直接接続されていることを特徴としている。ここで、部品の各外部端子が各実装端子に直接接続される構成とは、例えば、部品がフリップチップ実装されている場合であり、このような場合には、各実装端子の積層方向における高さの違いにより、上記したような部品の位置ずれや半田の濡れ不良などの実装不良が発生しやすい。したがって、上記したセラミック多層配線基板に、その各外部端子が上記したセラミック多層配線基板の各実装端子に直接接続される部品を実装することで、部品の実装不良の少ないモジュールを提供することができる。
本発明によれば、セラミック多層配線基板は、積層されたセラミックグリーンシートが焼成されて成るセラミック積層体と、セラミック積層体の一方主面に設けられた少なくとも３つの部品実装用の実装端子と、セラミック積層体内に各実装端子それぞれに対応して設けられ、それぞれビア導体を有する少なくとも３つの層間接続部とを備え、各層間接続部それぞれは、平面視で対応する実装端子に重なる位置に配置され、各実装端子が同一平面上に配置されるように、各層間接続部それぞれのビア導体の長さが調整されている。
したがって、例えば、セラミック多層配線基板に、複数の外部端子が同一平面に配置された部品をフリップチップ実装する場合、当該部品をセラミック多層配線基板に搭載したときに、セラミック多層配線基板の各実装端子の端面における各所定点が形成する平面と、部品の各外部端子が形成する平面とが平行になった状態で、部品がセラミック多層配線基板の一方主面に配置されることになる。このような場合、各実装端子それぞれにおいて、その実装端子に対応する部品の外部端子との距離が等しくなるため、各実装端子のうちの一部の端子が上記した同一平面から外れることにより発生する部品の位置ずれ不良や半田の濡れ不良などの部品の実装不良を防止することができる。
本発明の第１実施形態にかかるモジュールの断面図である。 図１のモジュールが備えるセラミック多層配線基板の平面図である。 図１のモジュールの部分拡大断面図である。 セラミック多層配線基板に設けられた実装端子の変形例を示す図である。 本発明の第２実施形態にかかるモジュールの断面図である。 本発明の第３実施形態にかかるモジュールの断面図である。 従来のモジュールの断面図である。
＜第１実施形態＞
本発明の第１実施形態にかかるモジュールの一例について、図１〜図３を参照して説明する。なお、図１は第１実施形態にかかるモジュール１の断面図、図２はモジュール１が備えるセラミック多層配線基板の平面図、図１のモジュール１の部分拡大断面図であり、ビア導体６ａ１およびその周辺の積層体４を示している。なお、図１は図２におけるＡ―Ａ断面図である。
この実施形態にかかるモジュール１は、図１および図２に示すように、セラミック多層配線基板２と、部品３とを備え、例えば、高周波回路モジュールとして使用される。
セラミック多層配線基板２は、積層された複数のセラミックグリーンシートが焼成されて成る積層体４と、それぞれ積層体４の一方主面４ａに、それぞれ端面が露出して設けられた部品実装用の複数の実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４と、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれに対応して積層体４内に設けられ、それぞれ対応する実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に平面視で重なる位置に配置された複数のビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４とを備える。
また、積層体４の内部には、平面視で各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に重ならない位置にも複数のビア導体６ｄ〜６ｆが設けられるとともに、各種の配線電極７も設けられる。さらに、積層体４の他方主面４ｂには外部との接続用の複数の外部電極８が設けられる。なお、この実施形態における各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４は、各々、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の積層体４の一方主面４ａから露出した端面により形成されている。
このセラミック多層配線基板２の製造方法は、まず、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーがシート化されたセラミックグリーンシートを複数枚用意し、各セラミックグリーンシートそれぞれにおいて、所定位置に、レーザー加工などによりビアホールを形成する。次に、該ビアホールに、ＡｇやＣｕなどを含む導体ペーストを充填して、層間接続用のビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆを形成するとともに、導体ペーストによる印刷により種々の配線電極７を形成する。そして、各セラミックグリーンシートを積層し、この積層体４を所定圧力および所定温度でプレス・焼成することによりセラミック多層配線基板２を製造する。
このようにセラミック多層配線基板２を製造した場合、各セラミックグリーンシートと各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆとはその熱収縮率に差があるため、積層体４の焼成時において、セラミック多層配線基板２を平面視したときに、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆが配置される領域とそうでない領域とで、その厚みに差が生じる。
具体的には、セラミックグリーンシートの熱収縮率は各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆよりも大きいので、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆが配置されていない領域の厚みが、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆが配置されている領域よりも薄くなり、結果として、セラミック多層配線基板２（積層体４）の一方主面４ａにおける平面視で各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆが配置されている領域が隆起する。この隆起量は、セラミック多層配線基板２の一方主面４ａにおける平面視で各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆが配置される領域の当該各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ〜６ｆの長さが長くなるほど大きくなる。
つまり、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれが、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の積層体４の一方主面４ａから露出した端面により形成されている場合、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の積層方向における高さが、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４に長さによって異なることになる。このような場合、上記したように、セラミック多層配線基板２に搭載された部品３が不安定になって、接続時に位置ずれが発生したり、一部の実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４と部品３の外部端子３ａとの間で半田の濡れ不良が発生したりするなどの部品３の実装不良が発生するおそれがある。
そこで、この実施形態のモジュール１では、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４としての積層体４の一方主面４ａから露出した各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の端面における各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が同一平面に位置するように、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さが調整されている。
具体的には、図２に示すように、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４は、積層体４の一方主面４ａに、４行３列に配列されており、それぞれに対応する各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４が積層方向に形成されている。そして、例えば、図２のＸ方向に一列に配列された各ビア導体６ａ１〜６ｃ１は、図１に示すように、ビア導体６ａ１、ビア導体６ｂ１、ビア導体６ｃ１の配列順にその長さが長くなるように形成される（Ａ１＜Ｂ１＜Ｃ１）。このとき、各実装電極５ａ１〜５ｃ１の積層方向の高さが、その配列順（５ａ１→５ｂ１→５ｃ１）に高くなる。なお、この実施形態における各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４は、各々、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の積層体４の一方主面４ａから露出した端面の中心である。
さらに、隣り合うビア導体６ａ１〜６ｃ１の間隔と、当該両ビア導体６ａ１〜６ｃ１の長さの差との関係が、略比例関係になるように、各ビア導体６ａ１〜６ｃ１が形成されている。例えば、ビア導体６ａ１とビア導体６ｂ１との間隔ｄＡＢと、ビア導体６ｂ１とビア導体６ｃ１との間隔ｄＢＣとが同じ間隔である場合は、ビア導体６ａ１とビア導体６ｂ１との長さの差（Ｂ１−Ａ１）と、ビア導体６ｂ１とビア導体６ｃ１との長さの差（Ｃ１−Ｂ１）が同じになるように各ビア導体６ａ１〜６ｃ１の長さが形成される。換言すれば、ビア導体６ａ１を基準にして、当該ビア導体６ａ１との間隔が大きくなればなるほど、当該ビア導体６ａ１との長さの差が大きくなるように、両ビア導体６ｂ１，６ｃ１それぞれの長さが形成されている。このようにすることで、各実装端子５ａ１〜５ｃ１の各所定点ａ１〜ｃ１が略直線状に並び、ひいては、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が同一平面に位置し易くなる。
また、この実施形態では、図２のＹ方向に１列に並んだ各ビア導体６ａ１〜６ａ４の長さは略同じになるように形成されている。各ビア導体６ｂ１〜６ｂ４、各ビア導体６ｃ１〜６ｃ４も同様である。なお、上記した各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さの関係は、一例であり、各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が同一平面に位置するように調整されていれば、適宜、変更可能である。
例えば、図２のＹ方向に一列に並んだ各ビア導体６ａ１〜６ａ４の長さの関係を変更し、ビア導体６ａ１、ビア導体６ａ２、ビア導体６ａ３、ビア導体６ａ４の順に長くなるように形成するとともに、各ビア導体６ｂ１〜６ｂ４および各ビア導体６ｃ１〜６ｃ４についてもそれぞれ同様に配列順に長くなるように形成することもできる。また、Ｘ方向に一列に並んだ各ビア導体６ａ１〜６ｃ１の長さの関係を変更して、各ビア導体６ａ１〜６ｃ１それぞれの長さを同じに形成するとともに、Ｙ方向に一列に並んだ各ビア導体６ａ１〜６ａ４、各ビア導体６ｂ１〜６ｂ４、各ビア導体６ｃ１〜６ｃ４それぞれについては、その配列順に長くなるように形成することもできる。
また、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に平面視で重なる位置に各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４が配置されているため、図１に示すように、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれの積層方向における高さが積層体４の一方主面４ａ（平面視で各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４が配置されていない領域）よりも高くなる。したがって、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４が配置されていない領域において、部品３の外部端子３ａが配置される回路形成面との間隔を広くすることができるため、部品３と積層体４の一方主面４ａとの間に充填するアンダーフィル樹脂の充填性が向上する。
部品３は、例えば、ＳｉやＧａＡｓ等で形成されたＩＣやチップコンデンサやチップインダクタ等のチップ部品であり、この部品３には、それぞれ、積層体４の一方主面４ａに設けられた各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４のいずれかに対応する複数の外部端子３ａが設けられている。なお、この実施形態では、部品３として、ＩＣがフリップチップ実装されている。
また、図１では、各ビア導体６ａ１〜６ｃ１それぞれは、積層体４の一方主面４ａから、その端面（各実装端子５ａ１〜５ｃ１）のみならず側面の一部も露出しているが、例えば、図３に示すように、ビア導体６ａ１において、その端面（実装端子５ａ１）のみが積層体４の一方主面４ａから露出している場合もある。この場合、図１において露出していたビア導体６ａ１の側面は、積層体４のセラミック材料に被覆されており、積層体４の一方主面４ａは、ビア導体６ａ１の側面に向かうにつれてなだらかに隆起している。その他の各ビア導体６ａ２〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４についても同様である。
したがって、上記した実施形態によれば、積層体４の一方主面４ａに設けられた部品実装用の各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が同一平面に位置するように、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さが調整される。
したがって、フリップチップ実装される部品３をセラミック多層配線基板２（積層体４）に搭載したときに、積層体４の一方主面４ａに設けられた各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が形成する面と、部品３の回路形成面、即ち、各外部端子３ａが形成する面とが平行になった状態で部品３がセラミック多層配線基板２（積層体４）の一方主面４ａに配置されることになる。そうすると、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれにおいて、その実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に対応する部品３の外部端子３ａとの距離が等しくなるため、上記した従来の問題のように、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４のうちの一部の端子が同一平面から外れることにより発生する部品３の位置ずれ不良や半田の濡れ不良などの部品３の実装不良を防止することができる。
また、各実装端子５ａ１〜５ｃ１が一列（図２のＸ方向）に並んで設けられ、これらの各ビア導体６ａ１〜６ｃ１それぞれは、配列順に、その長さが長くなるよう形成されているため、各実装端子５ａ１〜５ｃ１の各所定点ａ１〜ｃ１の積層方向における高さが、配列順に高くなる。このようにすることで、各実装端子５ａ１〜５ｃ１に平面視で重なる位置に配置された各ビア導体６ａ１〜６ｃ１の長さが一様でない場合であっても、各実装端子５ａ１〜５ｃ１の各所定点ａ１〜ｃ１を直線状に配置することが容易になり、ひいては各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４を同一平面に配置するのが容易になるため、部品３の実装不良を防止することができるセラミック多層配線基板２を提供することができる。
また、図２のＸ方向に一列に配列された各ビア導体６ａ１〜６ｃ１のうち、隣り合う２つのビア導体６ａ１〜６ｃ１間の間隔と、当該両ビア導体６ａ１〜６ｃ１の長さの差との関係が、略比例関係になるように各ビア導体６ａ１〜６ｃ１の長さが形成される。そのため、各実装端子５ａ１〜５ｃ１の各所定点ａ１〜ｃ１を確実に直線上に配置することができ、ひいては、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４を確実に同一平面に配置することができるため、部品３の実装不良の防止効果がさらに向上する。
また、この実施形態では、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４は、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の積層体４の一方主面４ａから露出した端面により形成されている。ところで、セラミック多層配線基板２（積層体４）の一方主面４ａに、別途、複数の実装端子を設けて、該実装端子の直下に配置したビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４と接続させる構成の場合、実装端子の平面視での面積は、実装端子の形成位置の精度や部品３との接続強度などを考慮して、ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の端面の面積よりも大きく形成されるため、各実装端子を狭ピッチで配置するのが困難である。
そこで、この実施形態では、セラミック多層配線基板２（積層体４）の一方主面４ａから露出した各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の端面を実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に利用することで、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４を狭ピッチで配置することができるため、セラミック多層配線基板２の小型化を図ることができる。
また、この実施形態にかかるモジュール１は、セラミック多層配線基板２に部品３がフリップチップ実装された構成であり、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４の一部が同一平面から外れると、部品３の実装不良が発生しやすい構成であるが、積層体４の各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４,ｂ１〜ｂ４，ｃ１〜ｃ４が同一平面に位置するように、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さが調整されているため、部品３の実装不良の少ないモジュール１を提供することができる。
また、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれに対して、平面視で重なる位置に各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４が配置されるため、セラミック多層配線基板２の一方主面４ａの各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４が設けられた領域が隆起する。この場合、セラミック多層配線基板２に部品３を実装する際、セラミック多層配線基板２の一方主面４ａの平面視で当該部品３に重なる領域内で、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４が設けられていない領域が、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４が設けられた領域よりも積層方向における高さが低くなり、当該領域（各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４が設けられていない領域）において、部品３とセラミック多層配線基板２との隙間が広くなる。
このような場合、部品３とセラミック多層配線基板２の一方主面４ａとの間に充填するアンダーフィル樹脂の充填が容易になるため、アンダーフィル樹脂の充填性が向上する。したがって、セラミック多層配線基板２と部品３との接続信頼性が向上するとともに、部品３の各外部端子３ａとセラミック多層配線基板２の各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４とを接続する半田が再溶融したときに、この溶融した半田が隣接する実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に流れて、隣接する実装端子間を短絡させるという半田スプラッシュを防止することができる。
（実装端子の変形例）
次に、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の変形例について、図４を参照して説明する。なお、図４は各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の変形例を説明するための図であり、セラミック多層配線基板２の平面図である。
上記した実施形態では、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４それぞれを、対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の積層体４の一方主面４ａから露出した端面により形成したが、図４に示すように、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の露出した端面それぞれに、別途、その主面の面積が対応するビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の端面よりも大きい実装端子９ａ１〜９ａ４，９ｂ１〜９ｂ４，９ｃ１〜９ｃ４を設ける構成であっても構わない。
このようにすることで、部品３の各外部端子３ａとの接続面積を大きくすることができるため、部品３とセラミック多層配線基板２との接続強度が向上する。なお、別途設ける実装端子９ａ１〜９ａ４，９ｂ１〜９ｂ４，９ｃ１〜９ｃ４は、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４のうちの一部に対してのみであってもよい。また、このような場合の各実装端子９ａ１〜９ａ４，９ｂ１〜９ｂ４，９ｃ１〜９ｃ４の各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４は、図４に示すように、実装端子９ａ１〜９ａ４，９ｂ１〜９ｂ４，９ｃ１〜９ｃ４それぞれにおいて、積層体４の一方主面４ａから露出した端面の中心に設定することができる。
＜第２実施形態＞
本発明の第２実施形態にかかるモジュール１ａについて、図５を参照して説明する。なお、図５はモジュール１ａの断面図である。
この実施形態にかかるモジュール１ａが図１に示す第１実施形態のモジュール１と異なるところは、図５に示すように、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４のうちの１つのビア導体６ｂ１が、積層体４の積層方向において分離配置された２つの分離ビア導体６ｂ１ａ，６ｂ１ｂにより構成されている点である。その他の構成は第１実施形態のモジュール１と同じであるため、同一符号を付すことにより説明を省略する。
この場合、実装端子５ｂ１に平面視で重なる領域に配置されたビア導体６ｂ１が、２つの分離ビア導体６ｂ１ａ，６ｂ１ｂで構成され、図１において、平面視で各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に重ならない領域に配置された各ビア導体６ｄ〜６ｆのうち、ビア導体６ｅに代えてビア導体６ｇが配置される。また、分離ビア導体６ｂ１ａの積層体４の一方主面４ａから露出した端面により実装端子５ｂ１が形成される。また、分離ビア導体６ｂ１ａと、ビア導体６ｅに代えて配置されたビア導体６ｇとが積層体４の内部に形成された配線電極７により接続される。このとき、両分離ビア導体６ｂ１ａ，６ｂ１ｂそれぞれの長さを和したものは、図１に示したビア導体６ｂ１の長さＢ１と同じになるように、両分離ビア導体６ｂ１ａ，６ｂ１ｂの長さが形成されている（Ｂ１＝Ｂ２＋Ｂ３）。なお、分離ビア導体６ｂ１ｂは、積層体４内において、いずれの電極にも接続されないダミー導体で形成されている。
上記したように、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４（各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４）の積層方向におけるそれぞれの高さは、その実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に平面視で重なる位置に配置されたビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さに依存する。したがって、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４を同一平面に配置するためには、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さを上記したような所望の長さになるように調整する必要がある。その一方で、ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ，６ｆ，６ｇは層間接続導体としての役割があるため、その長さを限定すると、積層体４内に形成する各種配線電極７やビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ，６ｄ〜６ｇの設計に制約が生じる。
そこで、この実施形態では、本来、積層体４の内部に設ける必要のない、分離ビア導体６ｂ１ｂをダミー導体として設けることで、ビア導体６ｂ１の長さを所望の長さＢ１として確保することができるように構成されている。このようにすると、積層体４の内部に形成する各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ，６ｆ，６ｇおよび各種配線電極７の設計自由度を確保しつつ、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４を同一平面に配置するために、各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４の長さを調整して、部品３の実装不良の低減を図ることができる。
なお、分離ビア導体６ｂ１ｂを、必ずしもダミー導体とする必要はなく、本来の役割である層間接続導体として用いてもよい。このようにすることで、両分離ビア導体６ｂ１ａ，６ｂ１ｂそれぞれで、所定の配線電極７同士を層間接続させることができるため、積層体４の内部に形成される各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４，６ｄ，６ｆ，６ｇおよび各種配線電極７の設計自由度が向上する。また、他のビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４，６ｃ１〜６ｃ４についても同様に、分離ビア導体で構成されていてもよい。
＜第３実施形態＞
本発明の第３実施形態にかかるモジュール１ｂについて、図６を参照して説明する。なお、図６はモジュール１ｂの断面図である。
この実施形態にかかるモジュール１ｂが図５に示す第２実施形態のモジュール１ａと異なるところは、図６に示すように、平面視で各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に重なる領域に配置された各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４の長さが略同一に形成されている点である。その他の構成は第２実施形態のモジュール１ａと同じであるため、同一符号を付すことにより説明を省略する。
この場合、平面視で各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４に重なる領域に配置された各ビア導体６ａ１〜６ａ４,６ｂ１〜６ｂ４の長さが略同一に形成される。例えば、図６に示すように、ビア導体６ｂ１は、第２実施形態のモジュール１ａと同様に２つの分離ビア導体６ｂ１ａ，６ｂ１ｂで構成され、これらの分離ビア導体６ｂ１ａ，６ｂ１ｂそれぞれの長さを和したものが、ビア導体６ａ１およびビア導体６ｃ１と略同一になるように各ビア導体６ａ１〜６ｃ１が形成されている（Ａ２＝（Ｂ２＋Ｂ３）＝Ｃ２）。また、ビア導体６ｄに代えてビア導体６ｈが形成されるとともに、ビア導体６ｆに代えてビア導体６ｉが積層体４の内部に形成されている。
このように構成することで、各実装端子５ａ１〜５ａ４,５ｂ１〜５ｂ４，５ｃ１〜５ｃ４の各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４を同一平面に配置することができるのに加えて、各所定点ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４の積層方向における高さを同一にすることができるため、より一層、部品３の実装不良の防止効果が向上する。
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。
上記した第２実施形態のモジュール１ａでは、ビア導体６ｂ１を２つの分離ビア導体６ｂ１ａ，６ｂ１ｂで構成したが、このビア導体６ｂ１を３つ以上の分離ビア導体で構成してもよい。
また、セラミック多層配線基板２に設けるビア導体および実装端子の総数は、適宜、変更可能である。
また、本発明は、その内部にビア導体が形成されたセラミック多層配線基板に部品が実装される種々のモジュールに通用することができる。
１，１ａ，１ｂ モジュール
２ セラミック多層配線基板
３ 部品
３ａ 外部端子
４ 積層体
４ａ 積層体の一方主面
５ａ１〜５ａ４，５ｂ１〜５ｂ４，５ｃ１〜５ｃ４，９ａ１〜９ａ４，９ｂ１〜９ｂ４，９ｃ１〜９ｃ４ 実装端子
６ａ１〜６ａ４，６ｂ１〜６ｂ４，６ｃ１〜６ｃ４ ビア導体
６ｂ１ａ，６ｂ１ｂ 分離ビア導体

Claims (6)

  1. 積層されたセラミックグリーンシートが焼成されて成る積層体と、
    それぞれ前記積層体の一方主面に、端面が露出して設けられた３個以上の部品実装用の実装端子と、
    前記各実装端子それぞれに対応して前記積層体内に設けられ、それぞれ対応する前記実装端子に平面視で重なる位置に配置された複数のビア導体とを備え、
    前記各ビア導体のうちの少なくとも１つが、それぞれ前記積層体内に設けられ積層方向において分離配置された複数の分離ビア導体により構成されるとともに、当該各分離ビア導体のうちの少なくとも１つが、他の導体に接続されないダミー導体で構成され、
    前記各実装端子の露出した前記端面における所定点が、同一平面に位置するように前記各ビア導体の長さが調整されている
    ことを特徴とするセラミック多層配線基板。
  2. 前記各実装端子が一列に並んで設けられ、
    前記各ビア導体それぞれは、前記各実装端子の配列順に、その長さが長くなるよう形成されていることを特徴とする請求項１に記載のセラミック多層配線基板。
  3. 隣り合う２つの前記ビア導体間の間隔と、当該両ビア導体の長さの差との関係が、略比例関係にあることを特徴とする請求項２に記載のセラミック多層配線基板。
  4. 前記各ビア導体の長さが略同一であることを特徴とする請求項１に記載のセラミック多層配線基板。
  5. 前記各実装端子の少なくとも１つは、対応する前記ビア導体の前記積層体の前記一方主面から露出した端面により形成されていることを特徴とする請求項１ないし４のいずれかに記載のセラミック多層配線基板。
  6. 前記請求項１ないし５のいずれかに記載のセラミック多層配線基板と、
    複数の外部端子が設けられた部品とを備え、
    前記部品の前記各外部端子が、前記各実装端子に直接接続されていることを特徴とするモジュール。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10260961B2 (en) 2015-12-21 2019-04-16 Intel Corporation Integrated circuit packages with temperature sensor traces
US10178763B2 (en) * 2015-12-21 2019-01-08 Intel Corporation Warpage mitigation in printed circuit board assemblies
US10880994B2 (en) 2016-06-02 2020-12-29 Intel Corporation Top-side connector interface for processor packaging
WO2018212273A1 (ja) * 2017-05-19 2018-11-22 株式会社村田製作所 積層型電子部品
US11581583B2 (en) * 2018-07-09 2023-02-14 Ford Global Technologies, Llc Cell-mounted monolithic integrated circuit for measuring, processing, and communicating cell parameters
JP7142604B2 (ja) * 2019-05-15 2022-09-27 日本特殊陶業株式会社 配線基板およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2680443B2 (ja) * 1989-09-27 1997-11-19 株式会社東芝 セラミック配線基板およびその製造方法
JPH10107437A (ja) 1996-09-30 1998-04-24 Kyocera Corp 回路基板の製造方法
US6114187A (en) * 1997-01-11 2000-09-05 Microfab Technologies, Inc. Method for preparing a chip scale package and product produced by the method
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
JPH11298142A (ja) * 1998-04-09 1999-10-29 Nec Corp 多層セラミック基板の実装構造と実装方法
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6528735B1 (en) * 2001-09-07 2003-03-04 International Business Machines Corporation Substrate design of a chip using a generic substrate design
JP4239530B2 (ja) 2002-09-04 2009-03-18 株式会社村田製作所 多層セラミック基板
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
JP2005191134A (ja) 2003-12-24 2005-07-14 Ngk Spark Plug Co Ltd セラミック配線基板の製造方法及びセラミック配線基板
US20080185705A1 (en) * 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
JP2007266111A (ja) * 2006-03-27 2007-10-11 Sharp Corp 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
KR101096039B1 (ko) * 2009-11-09 2011-12-19 주식회사 하이닉스반도체 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
US9332629B2 (en) * 2010-11-02 2016-05-03 Integrated Device Technology, Inc. Flip chip bump array with superior signal performance

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