JP4522226B2 - 電子部品素子の実装方法及び電子装置の製造方法 - Google Patents

電子部品素子の実装方法及び電子装置の製造方法 Download PDF

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Description

本発明は、電子部品素子の実装方法及び電子装置の製造方法に関し、特に半田の塗布位置を認識することにより電子部品素子を実装するようにした電子部品素子の実装方法及び電子装置の製造方法に関するものである。
従来の電子部品素子の実装方法としては、まず電子部品素子の端子と1対1に対応する電極パッドを基板上に形成し、該電極パッド上に半田ペーストを塗布する。しかる後、電極パッドの位置を基準として電子部品素子を載置させ、最後にリフロー処理により半田ペーストを加熱・溶融させることによって電子部品素子が基板上に実装されることとなる。
かかる従来の電子部品素子の実装方法のように電極パッドの位置を基準として電子部品素子を実装した場合に起こる不具合について図9を用いて説明する。図9は電子部品素子を電極パッド上に実装させた様子を示す平面図であり、50は電子部品素子、51は端子、52は電極パッド、53は半導体ペーストである。電極パッド52の位置を基準として電子部品素子50を実装する場合、半田ペースト53の印刷位置が電極パッド52からずれていると、図9(a)に示すように、電子部品素子50の端子部分に接触する半田ペースト53の量が不均一となってしまう。この状態で半田ペースト53を加熱・溶融させると、電子部品素子50の各端子51が溶融した半田から受ける力が両端子間で大きく相違することとなり、図9(b)に示す如く、一方の端子のみに大きな吸引力が働く等して電子部品素子50の実装位置が電極パッド52からずれ、電子部品素子50の実装不良が起こるという問題があった。
そこでこのような実装不良の問題を解決するために、電子部品素子50の実装を、電極パッド52を基準にして行うのではなく、半田ペースト53の印刷位置を基準として行うようにした方法が考えられている。具体的には、電極パッド52及び該電極パッド上に印刷された半田ペースト53の位置を認識するとともに電極パッド52の形成位置と半田ペースト53の印刷位置とのずれ量を測定し、得られた測定結果より電子部品素子50の実装位置の補正を行い、半田印刷位置が基準となるように電子部品素子50を載置させ、半田を加熱・溶融させることにより電子部品素子が回路基板上に実装されることとなる(例えば、特許文献1参照。)。
特開2002−84097号公報
ところで電子部品素子が実装される電子装置の製造方法としては、通常、多数の基板領域を有するマスター基板を用いることにより多数個の個片を一括的に取得できる“多数個取り”の手法が採用されている。
このような“多数個取り”の手法に上述した従来の電子部品素子の実装方法を適用した場合、電極パッド52の認識作業、半田ペースト53の認識作業、電子部品素子50の実装位置の演算作業といった電子部品素子の実装位置の補正作業を全基板領域に対して1つ1つ行わなければならず、マスター基板への電子部品素子50の実装作業が煩雑化してしまうことから、電子部品素子50を実装した電子装置の生産性が大幅に低下してしまうという欠点が誘発される。
また、各基板領域における電極パッド形成位置の設計値とのずれや、半田ペースト印刷用のスクリーン版の位置ずれ等により、各基板領域で半田ペーストの印刷位置のずれ量が異なってくる。それ故、一つの基板領域で測定した電子部品素子の実装位置補正データを全基板領域に対して適用すると、基板領域によっては、電子部品素子が半田印刷位置から大きくずれた位置に実装されてしまうことになり、そのような電子部品素子は、図9に示したように一方の端子のみに大きな吸引力が働く等して実装位置が電極パッドからずれ、電子部品素子の実装不良発生の原因となる。
本発明は上記欠点に鑑み案出されたもので、その目的は、電子部品素子の実装不良の発生を低減させ、且つ電子部品素子の実装作業を効率よく行うことができる電子部品素子の実装方法及び電子装置の製造方法を提供することにある。
本発明の電子部品素子の実装方法は、X方向及びY方向にマトリクス状に配列された多数の基板領域と、これら基板領域と一体的に形成された捨代領域とを有し、各前記基板領域内に電子部品素子実装用の電極パッドを含む配線パターンが形成され、前記捨代領域内にX方向及びY方向にずらして配置された2個の認識パターンが形成されてなるマスター基板を準備する工程Aと、前記電極パッド及び前記2個の認識パターン上に、所定の開孔パターンを有した単一のスクリーン版を用いて半田ペーストを塗布する工程Bと、前記2個の認識パターンのそれぞれの基準位置と該2個の認識パターン上にそれぞれ塗布された半田ペーストとの2つのずれ量をそれぞれ測定する工程Cと、該工程Cによって得た2つの測定結果より得た前記2つのずれ量のうち、一方を最大値とし、他方を最小値とする範囲内においてX方向及びY方向に漸次変化するように設定された補正値に基づいて電子部品素子を各前記基板領域内に実装する工程Dと、を含むことを特徴とするものである
また本発明の電子部品素子の実装方法は、前記測定結果、前記2の認識パターンの各基準位置と前記2個の認識パターン上にそれぞれ塗布された前記半田ペーストの基準位置とを結ぶ直線と、X方向もしくは方向に対して平行な直線となす角度θを含むことを特徴とするものである。
更に本発明の電子部品素子の実装方法は、前記配線パターンと前記2個の認識パターンと同一材料により形成ることを特徴とするものである。
また更に本発明の電子部品素子の実装方法は、前記捨代領域前記多数の基板領域を囲繞するように配置ていることを特徴とするものである。
更にまた本発明の電子部品素子の実装方法は、前記マスター基板が略矩形状であり、且つ、前記2個の認識パターン前記マスター基板を平面視して略対角線上で前記多数の基板領域を挟むように配置ていることを特徴とするものである。
発明の電子部品素子の実装方法は、X方向及びY方向にマトリクス状に配列された多数の基板領域と、これら基板領域と一体的に形成された捨代領域とを有し、各前記基板領域内に電子部品素子実装用の電極パッドを含む配線パターンが形成され、前記捨代領域内にX方向及びY方向にずらして配置された2個の認識パターンが形成されてなるマスター基板を準備する工程Aと、前記電極パッド及び前記2個の認識パターン上に、所定の開孔パターンを有した単一のスクリーン版を用いて半田ペーストを塗布する工程Bと、前記2個の認識パターンのそれぞれの基準位置と該2個の認識パターン上にそれぞれ塗布された半田ペーストとの2つのずれ量をそれぞれ測定する工程Cと、該工程Cによって得た2つそれぞれの測定結果より得た記2のずれ量のうち、一方を最大値とし、他方を最小値とする範囲内においてX方向及びY方向に漸次変化するように設定された補正値に基づいて電子部品素子を各基板領域内に実装する工程Dと、前記半田ペーストを加熱・溶融させることにより、前記電子部品素子を各前記基板領域内の前記電極パッドに半田接合する工程Eと、前記マスター基板を各前記基板領域の外周に沿って切断することにより複数個の個片に分割する工程Fと、を含むことを特徴とするものである。
本発明の実装方法及び製造方法によれば、X方向及びY方向にマトリクス状に配列された多数の基板領域と、これら基板領域と一体的に形成される捨代領域とを有し、各基板領域内に電極パッドを、前記捨代領域にX方向及び方向にずらして配置される2個の認識パターンを形成してなるマスター基板を準備し、前記電極パッド及び前記認識パターン上に、所定の開孔パターンを有した単一のスクリーン版を用いて半田ペーストを塗布した後、前記2個の認識パターンの基準位置と該各認識パターン上に塗布された半田ペーストとのずれ量を測定するとともに、2つの測定結果より得た補正値に基づいて電子部品素子を各基板領域に実装するようにしたことから、半田ペーストの印刷位置が電極パッドからずれている場合でも、電極パッドから半田ペーストが塗布された側に所定量だけずらして電子部品素子を実装することとなる。これによって溶融した半田ペーストのセルフアライメント効果が有効に作用し、電子部品素子が電極パッド側に引き寄せられるため、電子部品素子が電極パッド上に的確に実装されるようになる。しかもこの場合、マスター基板の捨代領域に設けた2個の認識パターンの基準位置と該各認識パターン上に塗布された半田ペーストとのずれ量を測定するだけで実装位置の補正を全基板領域に対して一括的に行うことができるため、電子部品素子の実装作業効率を低下させることなく、電子部品素子を電極パッド上に的確に実装させることが可能となる。
本発明の電子部品素子の実装方法及び電子装置の製造方法について図面を用いて詳細に説明する。
図1は本発明の実装方法により電子部品素子2が実装された電子装置の斜視図、図2は図1に示す電子装置の断面図である。同図に示す電子装置は、複数の絶縁体層を積層してなる積層体1の上面にチップコンデンサや半導体素子等の各種電子部品素子2を実装することにより形成されている。
積層体1の上面には、各電子部品素子2の接続用電極4と対応した電極パッド3が形成されており、該電極パッド3と電子部品素子2の接続用電極4とが半田5を介して電気的・機械的に接続されている。
尚、図面上は省略しているが、積層体内部には内部配線パターンが形成されており、電子部品素子2とビアホール導体等を介して接続することにより所定の電子回路を構成している。また、積層体上には電子部品素子2を被覆する樹脂材が設けられ、これによって電子部品素子2を保護している。
次に上述した電子部品素子2の実装方法及び電子装置の製造方法について図を用いて詳細に説明する。
(工程A)
まず、図3に示す如く、X方向及びY方向にマトリクス状に配列された多数の基板領域14と、これら基板領域14と一体的に形成される捨代領域11とを有するマスター基板10を準備する。
前記マスター基板10は電子装置を多数個取りするための大型基板であり、各基板領域14内には電極パッド3を含む配線パターンが形成されている。各々の基板領域14は上述した電子装置1個分に対応し、例えば、互いに直交するX方向及びY方向に、m×n(m、nは2以上の自然数)のマトリクス状に配列されている。
また基板領域14内に形成される配線パターンは、電子部品素子2を実装するための電極パッド3や引出し線等からなり、電極パッド3は、基板領域14内に実装される電子部品素子2の接続用電極4と1対1に対応するように形成されている。
尚、前記マスター基板10は、例えば、ガラス‐セラミック、アルミナセラミックス等のセラミック材料粉末に適当な有機バインダー、有機溶剤等を添加・混合して得たスラリーを従来周知のドクターブレード法等によって、所定厚みにテープ成型して半硬化状態のセラミックグリーンシートとなし、これらを所定の大きさに切出して得られる複数枚の絶縁シートを積層してプレス成形した後、高温で焼成することによって製作される。また、前記配線パターン及びは、例えば、Ag、Ag−Pd、Ag−Pt等のAg系粉末、ホウ珪酸系低融点ガラスフリット、エチルセルロース等の有機バインダー、有機溶剤を混合してなる導体ペーストを前記絶縁シートの上面に所定のパターンに印刷し、焼成することにより形成される。
また、マスター基板10上面の外周縁部には、前記基板領域14の集合体を囲繞するようにして捨代領域11が設けられており、この捨代領域11には2個の認識パターン12a、12bが、互いにX方向及びY方向にそれぞれずらして配置されている。これらの認識パターン12a、12bは、後述する工程Cにおいて、印刷された半田ペーストの位置ずれ量を測定する際に使用されるものである。またこの認識パターン12a、12bを、後述する工程Bにおいて、マスター基板10と半田ペースト印刷用のスクリーン版との位置合わせ用マーカとして使用してもよい。
かかる認識パターン12a、12bは、基板認識用のカメラとして一般的に用いられているカメラで認識できるものならばどのような材料を用いてもよく、例えば、Ag、Ag−Pd、Ag−Pt等のAg系材料を含む導体ペーストをマスター基板10の上面に印刷し焼成することにより形成してもよいし、Auメッキ等で形成するようにしてもよい。特に、認識パターン12a、12bを上述した配線パターンと同一の材料を用いるようにすれば、配線パターンの印刷と同時に認識パターン12a、12bの印刷も行うことができるため、認識パターン12a、12bの製作工程を別途設ける必要がなくなり、工程Aにおけるマスター基板10の準備作業を簡略化することができる。しかもこの場合、認識パターンの形成領域と配線パターンの形成領域とでマスター基板10の収縮挙動を略等しくなして、マスター基板10の収縮ばらつきを抑えることができる。
尚、2個の認識パターン同士は、例えば同形状・同面積となるように矩形状をなして形成されている。
本実施形態においては、このような工程Aに先立って電極パッド3の形成位置を基準とした電子部品素子2の実装位置座標P(X、Y)を以下に述べるように予め演算している。まずマスター基板10上の各基板領域14に対する配線パターンの設計を行う。次にこの配線パターンの設計値を利用して、工程Bで使用されるスクリーン版の開孔パターンの設計を行う。しかる後、スクリーン版の開孔パターンの設計値に基づいて、電子部品素子2の実装位置座標P(X、Y)を割り出す。スクリーン版の開孔パターンは配線パターンのうち電極パッド3の位置と対応しているので、結果として電極パッド3の形成位置を基準とした電子部品素子2の実装位置座標P(X、Y)が検出され、かかる実装位置座標P(X、Y)が後述する工程Dにおいて補正されることになる。前記実装位置座標P(X、Y)は、図4(a)に示すように、一対の電極パッド3−3間の中央点が基準となるように設定してもよいし、図4(b)に示すように、電極パッド3自身の中心が基準となるように設定してもよく、チップコンデンサのように一対の接続用電極4を有する電子部品素子2に対応して形成される一対の電極パッド3に対しては、電極パッド3−3間の中央を基準として設定することが好ましく、半導体素子のように接続用電極4の数が比較的多い電子部品素子2に対応する電極パッド3に対しては、個々の電極パッド3の中心を基準として設定することが好ましい。
(工程B)
次に、所定の開孔パターンを有した単一のスクリーン版を用いて前記電極パッド3及び認識パターン12a、12b上に、半田ペースト13を塗布する。
前記スクリーン版は、例えば、マスター基板10と同程度の大きさを有する略矩形状のSUS板等から成り、電極パッド3と対応した開孔パターンを有している。そしてこのスクリーン版をマスター基板上の所定の位置に合わせて配置させるとともに、スクリーン版上に供給した半田ペーストをスキージ等を用いて開孔パターンから押し出すことにより電極パッド3及び認識パターン12a、12b上に半田ペースト13が印刷される。以下、認識パターン12a、12b上に塗布された半田ペーストを電極パッド3上に塗布された半田ペーストと区別して認識用半田ペーストと称し、符号13a、13bを付す。また、電極パッド3上に塗布された半田ペーストに符号13cを付す。
(工程C)
次に図5に示す如く認識パターン12(12a、12b)の基準位置Cと認識パターン12上に塗布された認識用半田ペースト13(13a、13b)とのずれ量(ΔX、ΔY)を測定する。前記認識パターン12の基準位置Cとは、例えば認識パターン12の中心点を指し、前記ΔXとは基準位置Cと認識用半田ペースト13の塗布位置C’とのX方向の距離、前記ΔYとは基準位置Cと認識用半田ペースト13の塗布位置C’とのY方向の距離を指す。また半田ペーストの塗布位置C’とは、例えば、印刷された半田ペーストの中心を指す。
認識パターン12の基準位置Cと認識用半田ペース13とのずれ量ΔX、ΔYを測定するには、まずマスター基板全体を白黒カメラ等により撮像し、認識パターン12の基準位置C及び認識用半田ペースト13の塗布位置C’を測定する。そして、認識パターン12の基準位置Cと認識用半田ペースト13の塗布位置C’とを比較することによって、認識パターン12の基準位置Cと認識用半田ペースト13とのずれ量ΔX、ΔYが測定される。このとき同時に、角度θの測定も行う。この角度θは認識パターン12の基準位置Cと認識用半田ペースト13の塗布位置C’を結ぶ直線とX方向もしくはY方向に対して平行な直線とのなす角度を示し、本実施形態においては、認識パターン12の基準位置Cと認識用半田ペースト13との塗布位置C’を結ぶ直線とX方向に対して平行な直線とのなす角度をθとしている。このような認識パターン12と認識用半田ペースト13とのずれ量ΔX、ΔY及び角度θを2つの認識パターン12a、12bそれぞれにおいて測定する。
(工程D)
次に工程Cによって得た2つの測定結果より得られる補正値に基づいて電子部品素子2を各基板領域に実装する。
かかる工程Dにおいて電子部品素子2の実装位置を補正する方法を図6を用いて説明する。尚、一方の認識パターン12aの基準位置Cと認識用半田ペースト13aとのずれ量を(ΔX、ΔY)、前記基準位置Cと認識用半田ペースト13aとを結ぶ直線とX方向に対して平行な直線とのなす角度をθとし、他方の認識パターン12bの基準位置Cと認識用半田ペースト13bとのずれ量を(ΔX、ΔY)、前記基準位置Cと認識用半田ペースト13bを結ぶ直線とX方向に対して平行な直線とのなす角度をθとする。これらのずれ量及び角度から電子部品素子の実装位置の補正値を以下のようにして求める。まず、X方向についてのずれ量ΔX1、ΔXから平均値M=(ΔX+ΔX)/2を、Y方向についてのずれ量ΔY1、ΔYから平均値M=(ΔY+ΔY)/2を、角度θ、θから両角度の差分の平均値Mθ=(θ−θ)/2をそれぞれ演算する。このようにして得られた演算結果M、Mを、工程Aに先立って測定しておいた電子部品素子2の実装位置座標P(X,Y)に加算して補正を行う。その結果得られた新たな実装位置座標P’(X+M,Y+M)に基づいて電子部品素子2が各基板領域内に実装されることとなる。また、スクリーン版の回転方向のずれを考慮して、電子部品素子2を実装する際Mθだけ回転方向の補正を行う。このように認識パターン12a、12bの基準位置Cと該認識パターン上に塗布された半田ペースト13a、13bの塗布位置C’とのずれ量から得られる補正値を電極パッド3を基準とした電子部品素子2の実装位置座標に加えることによって、半田ペースト13cの印刷位置が電極パッド3からずれている場合でも、電子部品素子2が電極パッド3を基準とした実装位置P(X,Y)から半田ペースト13cの印刷位置側へ補正値分だけずれて実装されることになる。これによって、リフロー処理を行った際に溶融した半田ペーストのセルフアライメント効果が充分に作用し、図7に示す如く、電子部品素子2が電極パッド側に引き寄せられて電子部品素子2が確実に電極パッド上に実装されるようになる。しかもこの場合、マスター基板10の捨代領域11に設けた2個の認識パターン12a、12bの基準位置C、Cと各認識パターン上に塗布された認識用半田ペースト13a、13bとのずれ量を測定するだけで全基板領域に対する電子部品素子2の実装位置の補正を一括的に行うことができるため、多数の基板領域14を有するマスター基板10への電子部品素子2の実装作業を非常に効率よく行うことができる。
また、マスター基板10が略矩形状をなす場合、2個の認識パターン12a、12bを、マスター基板10を平面視して略対角線上に配置されるように形成すれば半田ペースト13cのずれを最も反映した補正値が得られるため、溶融した半田ペーストのセルフアライメント効果がより有効に作用する位置に電子部品素子2を実装することができ、電子部品素子2を確実に電極パッド上に実装することが可能となる。従って、マスター基板10を矩形状になすとともに、2個の認識パターン12a、12bを、マスター基板10を平面視して略対角線上に配置されるように形成することが好ましい。
以上の工程により電子部品素子2がマスター基板10の各基板領域に実装されることとなる。
また上述した工程A〜工程Dに続いて、半田ペースト13を加熱・溶融させることにより、電子部品素子2を各基板領域14の電極パッド3に半田接合させ(工程E)、しかる後、マスター基板10を各基板領域14の外周に沿って切断し複数個の個片に分割する(工程F)ことにより、図1に示すような電子装置が作製される。前記工程Fにおいて、マスター基板10の切断は、例えば、認識パターン12a、12bを利用して切断線を割り出し、しかる後、ダイサー等により各基板領域の外周に沿ってマトリクス状に切断することにより行われる。
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
上述した実施形態においては、工程Dにおける補正値を、一方の認識パターン12a上の認識用半田ペース13aのずれ量と他方の認識パターン12b上の認識用半田ペースト13bのずれ量との平均値に基づいて決定したが、補正値の求め方はこれに限らず、例えば、2つの認識パターン上における半田ペーストのずれ量のうち、一方を最大値とし、他方を最小値とする範囲内においてX方向及びY方向に漸次変化するように設定してもよい。これについて図3に示したマスター基板10を用いた場合を例に説明する。一方の認識パターン12a上に塗布した認識用半田ペースト13aのX方向のずれ量ΔXと他方の認識パターン12b上に塗布した認識用半田ペースト13bのX方向のずれ量ΔXとでΔXの方が大きい場合、即ちX方向のずれ量のうちΔXが最大値、ΔXが最小値である場合、一方の認識パターン12aに最も近い列の基板領域14から他方の認識パターン12bに最も近い列(一方の認識パターン12aに最も遠い列)の基板領域14にかけて、補正値をΔXからΔXの範囲において列ごとに一定の割合で漸次変化させて設定する。Y方向についても同様にして補正値を設定する。このようにして補正値を決定すれば、基板領域14ごとに半田ペースト13cの位置ずれ量に応じた補正値が得られるため、溶融した半田ペーストのセルフアライメント効果がよりいっそう有効に作用する位置に電子部品素子2を実装させることが可能となる。
また上述した実施形態においては、マスター基板10の外周縁部に設けた捨代領域11に2個の認識パターン12a、12bを形成したが、これに代えて図8に示す如く、基板領域14の集合体の一部基板領域を捨代領域11として、該捨代領域11に認識パターン12a、12bをX方向及びY方向にそれぞれずらして形成するようにしてもよい。
更に上述した実施形態においては、マスター基板上に認識パターンを2個設けた場合について説明したが、認識パターンはX方向及びY方向にずれている2個の認識パターンを少なくとも一組設ければよく、例えば、矩形状のマスター基板10の四隅部に4個の認識パターンを形成し、4個の認識パターンのうち対角線上に配される認識パターンを一組として二組の認識パターンを設けるなど、3個以上の認識パターンを形成するようにしても構わない。
本発明の実装方法により電子部品素子が実装された電子装置の斜視図である。 図1に示す電子装置の断面図である。 本発明の実装方法及び製造方法に用いられるマスター基板の平面図である。 電極パッドと電子部品素子の実装位置座標の基準点との位置関係を示す説明図である。 認識パターンと半田ペーストの位置関係を示す説明図である。 本発明の実装方法により電子部品素子の実装位置を補正する方法を説明するための模式図である。 本発明の実装方法により電子部品素子を実装させた様子を示す平面図であり、(a)は半田ペーストを溶融する前の状態、(b)は半田ペーストを溶融した後の状態である。 本発明の他の実施形態に係る実装方法及び製造方法に用いられるマスター基板の平面図である。 従来の実装方法により電子部品素子を実装させた様子を示す平面図であり、(a)は半田ペーストを溶融する前の状態、(b)は半田ペーストを溶融した後の状態である。
符号の説明
1・・・積層体
2・・・電子部品素子
3・・・電極パッド
4・・・接続用電極
5・・・半田
10・・・マスター基板
11・・・捨代領域
12・・・認識パターン
13・・・半田ペースト
14・・・基板領域

Claims (6)

  1. X方向及びY方向にマトリクス状に配列された多数の基板領域と、これら基板領域と一体的に形成された捨代領域とを有し、各前記基板領域内に電子部品素子実装用の電極パッドを含む配線パターンが形成され、前記捨代領域内にX方向及びY方向にずらして配置された2個の認識パターンが形成されてなるマスター基板を準備する工程Aと、
    前記電極パッド及び前記2個の認識パターン上に、所定の開孔パターンを有した単一のスクリーン版を用いて半田ペーストを塗布する工程Bと、
    前記2個の認識パターンのそれぞれの基準位置と該2個の認識パターン上にそれぞれ塗布された半田ペーストとの2つのずれ量をそれぞれ測定する工程Cと、
    該工程Cによって得た2つの測定結果より得た前記2つのずれ量のうち、一方を最大値とし、他方を最小値とする範囲内においてX方向及びY方向に漸次変化するように設定された補正値に基づいて電子部品素子を各前記基板領域内に実装する工程Dと、を含む電子部品素子の実装方法。
  2. 前記測定結果は、前記2個の認識パターンの各基準位置と前記2個の認識パターン上にそれぞれ塗布された前記半田ペーストの基準位置とを結ぶ直線と、X方向もしくはY方向に対して平行な直線とがなす角度θを含むことを特徴とする請求項1に記載の電子部品素子の実装方法。
  3. 前記配線パターンと前記2個の認識パターンとを同一材料により形成することを特徴とする請求項1に記載の電子部品素子の実装方法。
  4. 前記捨代領域を前記多数の基板領域を囲繞するように配置していることを特徴とする請求項1に記載の電子部品素子の実装方法。
  5. 前記マスター基板が略矩形状であり、且つ、前記2個の認識パターンを前記マスター基板を平面視して略対角線上で前記多数の基板領域を挟むように配置していることを特徴とする請求項1に記載の電子部品素子の実装方法。
  6. X方向及びY方向にマトリクス状に配列された多数の基板領域と、これら基板領域と一体的に形成された捨代領域とを有し、各前記基板領域内に電子部品素子実装用の電極パッドを含む配線パターンが形成され、前記捨代領域内にX方向及びY方向にずらして配置された2個の認識パターンが形成されてなるマスター基板を準備する工程Aと、
    前記電極パッド及び前記2個の認識パターン上に、所定の開孔パターンを有した単一のス
    クリーン版を用いて半田ペーストを塗布する工程Bと、
    前記2個の認識パターンのそれぞれの基準位置と該2個の認識パターン上にそれぞれ塗布された半田ペーストとの2つのずれ量をそれぞれ測定する工程Cと、
    該工程Cによって得た2つそれぞれの測定結果より得た前記2つのずれ量のうち、一方を最大値とし、他方を最小値とする範囲内においてX方向及びY方向に漸次変化するように設定された補正値に基づいて電子部品素子を各基板領域内に実装する工程Dと、
    前記半田ペーストを加熱・溶融させることにより、前記電子部品素子を各前記基板領域内の前記電極パッドに半田接合する工程Eと、
    前記マスター基板を各前記基板領域の外周に沿って切断することにより複数個の個片に分割する工程Fと、を含む電子装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112040760A (zh) * 2014-11-20 2020-12-04 株式会社高迎科技 检查装置及具有其的部件贴装系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270696A (ja) * 2006-07-14 2008-11-06 Juki Corp 部品搭載位置補正方法及び部品実装装置
JP2009147162A (ja) * 2007-12-14 2009-07-02 Fdk Corp 多面取り基板およびプリント配線板の製造方法
JP5887485B2 (ja) * 2011-10-20 2016-03-16 パナソニックIpマネジメント株式会社 スクリーン印刷用のマスク製造システムおよびマスク製造方法
EP2943051B1 (en) * 2013-01-07 2019-09-11 FUJI Corporation Component mounting machine and component mounting method
CN110225673B (zh) * 2019-07-02 2024-03-19 深圳市友华通信技术有限公司 Pcba制作方法和pcba

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302925A (ja) * 1993-04-13 1994-10-28 Sony Corp 基板とそれに用いるアライメントマーク
JPH08236997A (ja) * 1995-03-01 1996-09-13 Yamaha Motor Co Ltd 実装機の装着位置補正方法
JP2002076694A (ja) * 2000-08-30 2002-03-15 Sony Corp 部品実装装置及び部品実装方法
JP2002271096A (ja) * 2001-03-06 2002-09-20 Matsushita Electric Ind Co Ltd 電子部品実装方法及び装置、電子部品実装システム、電子部品実装データ作成方法、実装データ作成装置、並びにこれに用いるプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302925A (ja) * 1993-04-13 1994-10-28 Sony Corp 基板とそれに用いるアライメントマーク
JPH08236997A (ja) * 1995-03-01 1996-09-13 Yamaha Motor Co Ltd 実装機の装着位置補正方法
JP2002076694A (ja) * 2000-08-30 2002-03-15 Sony Corp 部品実装装置及び部品実装方法
JP2002271096A (ja) * 2001-03-06 2002-09-20 Matsushita Electric Ind Co Ltd 電子部品実装方法及び装置、電子部品実装システム、電子部品実装データ作成方法、実装データ作成装置、並びにこれに用いるプログラム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112040760A (zh) * 2014-11-20 2020-12-04 株式会社高迎科技 检查装置及具有其的部件贴装系统
CN112040760B (zh) * 2014-11-20 2022-04-01 株式会社高迎科技 检查装置及具有其的部件贴装系统

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