WO2006051821A1 - セラミック多層基板およびその製造方法 - Google Patents

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WO2006051821A1
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ceramic
hole conductor
stud
main surface
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PCT/JP2005/020550
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Osamu Chikagawa
Tetsuya Ikeda
Takayuki Tsukizawa
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Murata Manufacturing Co., Ltd.
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    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Definitions

  • the present invention relates to a surface-mounting ceramic multilayer substrate having terminal electrodes and a method for manufacturing the same, and more particularly, improvement of reliability of terminal electrodes and improvement of mounting reliability to a mounting substrate to be mounted.
  • the present invention relates to a ceramic multilayer substrate and a manufacturing method thereof. Background art
  • This ceramic multilayer substrate is usually obtained by a method such as reflow soldering to a land electrode formed on a mounting substrate via a terminal electrode formed on a surface facing the mounting substrate to be mounted.
  • the mounting is performed by being electrically and mechanically connected.
  • the first method is “a thick film pattern (terminal electrode pattern) to be a terminal electrode formed on the surface of a fired ceramic multilayer substrate by screen printing of a conductive paste, and then baking this (post method fire method) ".
  • the second method is that “a thick film pattern (terminal electrode pattern) to be a terminal electrode is formed on a ceramic green sheet by a method such as screen printing of a conductive paste.
  • the ceramic green sheets provided are stacked with other ceramic green sheets and pressure-bonded, and the obtained unfired ceramic laminate is collectively fired (cofired) (cofire method).
  • the bonding strength between the terminal electrode and the ceramic laminate constituting the ceramic multilayer substrate is increased. Therefore, when an additive such as glass or ceramic laminate constituent material (ceramic powder) is added to the terminal electrode forming material, the terminal electrode is joined to the ceramic laminate constituting the ceramic multilayer substrate. Although it is possible to increase the strength, there are problems that the resistivity of the terminal electrode increases and the solder wettability decreases.
  • the ceramic green sheet and the terminal electrode pattern are fired simultaneously, the fired ceramic laminate and the terminal electrode are firmly connected.
  • the ceramic green sheet and the terminal electrode pattern are integrally crimped, so the surface of the terminal electrode pattern formed on the surface of the unfired ceramic laminate is the surface of the unfired ceramic laminate.
  • the surface of the terminal electrode is flush with the surface of the ceramic multilayer substrate.
  • the gap between the ceramic multilayer board and the mounting board is as narrow as the thickness of the solder for joining, so if the mounting board bends, the surface of the ceramic multilayer board (The surface facing the mounting board) and the surface of the mounting board abut, stress is applied to the ceramic multilayer board, and a crack is generated between the terminal electrode and the ceramic multilayer body constituting the ceramic multilayer board. In some cases, the problem arises that the ceramic multilayer substrate falls off the mounting substrate.
  • At least a part of the shape of the via-hole conductor 52 connected to the signal input / output pad 51 has a truncated cone shape (cross section).
  • a ceramic multilayer substrate is known which has a trapezoidal shape and improves the adhesion strength of the terminal electrode 53 comprising the signal input / output pad 51 and the via-hole conductor 52 to the ceramic laminate 54 (Patent Document 1). .
  • the surface of the terminal electrode is substantially flush with the surface of the ceramic multilayer substrate (Patent Document 1).
  • the terminal electrode is described as having a certain thickness, but the actual thickness is thin, and the surface of the terminal electrode is substantially the same as the surface of the ceramic multilayer substrate. Therefore, when the mounting board is pinched when it is mounted on the mounting board, the surface of the ceramic multilayer board (the surface facing the mounting board) and the surface of the mounting board come into contact with each other, and the ceramic multilayer board In fact, the problem of stress being applied to the surface has not been solved.
  • Patent Document 1 JP-A-5-55402
  • the present invention solves the above-described problems, and the bonding strength (connection strength) between the terminal electrode and the ceramic laminate constituting the ceramic multilayer substrate is increased, and the ceramic multilayer substrate is mounted.
  • a ceramic multilayer substrate and a method for manufacturing the same that can suppress or prevent the ceramic multilayer substrate from being damaged or dropped even when the mounting substrate is sagged. The purpose is to provide.
  • the ceramic multilayer substrate of the present invention (Claim 1)
  • a ceramic laminate comprising a plurality of laminated ceramic layers
  • the ceramic multilayer substrate provided with a terminal electrode for connection to the mounting substrate formed on the first main surface facing the mounting substrate when mounting the ceramic laminate
  • the terminal electrode is (a) a stud conductor disposed on the first main surface in such a manner as to protrude from the first main surface of the ceramic laminate; (b) the circuit element; and the stud conductor; A connecting conductor comprising a via-hole conductor disposed inside the ceramic laminate,
  • the conductor having the smaller planar area on the first major surface is within the region formed on the first major surface by the conductor having the larger planar area on the first major surface. Configured to include substantially the entire region to be formed, and
  • a constricted region which is a small area with a smaller planar area than the first principal surface side region and the inner layer side region, is disposed. It is characterized by.
  • connection conductor constituting the terminal electrode is disposed so as to be exposed to the first main surface of the ceramic laminate, and the exposed surface A first via-hole conductor joined to the stud conductor; and (b) a second via-hole conductor located on the inner layer side of the first via-hole conductor and joined to the first via-hole conductor.
  • the planar area of the two via hole conductors is larger than the planar area of the first via hole conductor.
  • connection conductor constituting the terminal electrode is:
  • the planar area of the central conductor is smaller than the planar area of the conductors on both sides thereof
  • connection conductor constituting the terminal electrode is disposed so as to be exposed to the first main surface of the ceramic laminate, and the exposed surface And (b) a second via-hole conductor that is located on an inner layer side of the first via-hole conductor and is joined to the first via-hole conductor; and (c) the first via-hole conductor that is joined to the first via-hole conductor.
  • a third via hole conductor located on the inner layer side of the via hole conductor and joined to the second via hole conductor, and the planar area of the third via hole conductor is larger than the planar area of the first and second via hole conductors
  • the planar area of the stud conductor is larger than the planar area of the first via-hole conductor.
  • connection conductor constituting the terminal electrode is disposed so as to be exposed to the first main surface of the ceramic laminate, and the exposed surface (B) a second via hole conductor that is located on the inner layer side of the first via hole conductor and is joined to the first via hole conductor; and (c) ) A third via-hole conductor located on the inner layer side of the second via-hole conductor and joined to the second via-hole conductor, the planar area of the second via-hole conductor being the planar area of the first and third via-hole conductors It is characterized by being smaller than.
  • the ceramic multilayer substrate according to claim 6 is characterized in that the via hole conductor force includes a substantially inverted truncated cone-shaped portion when the first main surface is a lower surface.
  • the ceramic multilayer substrate according to claim 7 has a plurality of substantially frustoconical shapes in which the via-hole conductor is disposed so as to overlap in the stacking direction of the ceramic layers when the first main surface is the lower surface. It is characterized by including a via-shaped conductor.
  • the ceramic multilayer substrate according to claim 8 is characterized in that the stud conductor and the via-hole conductor are integrated by force simultaneous firing.
  • the ceramic multilayer substrate according to claim 9 is characterized in that a height of a portion of the stud conductor protruding from the first main surface of the ceramic laminate is 10 ⁇ m or more.
  • a plurality of the stud conductors are formed in a peripheral portion of the first main surface of the ceramic laminate, and are surrounded by the plurality of stud conductors.
  • the electronic component is mounted, and the electronic component is sealed with resin together with the stud conductor.
  • the method for producing a ceramic multilayer substrate of the present invention includes:
  • a ceramic multilayer substrate having a circuit element disposed therein and having a terminal electrode on a first main surface of a ceramic laminate facing the mounting substrate at the time of mounting, wherein the terminal electrode comprises: (a) the ceramic laminate A stud conductor disposed on the first main surface in such a manner as to protrude from the first main surface, and (b) a connection conductor connecting the circuit element and the stud conductor, the ceramic laminate A connection conductor made of a via hole conductor disposed inside the body, and formed on the first main surface by a conductor having a larger planar area on the first main surface of the via hole conductor and the stud conductor.
  • the region formed by the conductor having the smaller planar area on the first main surface is included, and the connection conductor of the terminal electrodes, or The stud conductor and the connection A small area having a smaller planar area than the first main surface side region and the inner layer side region when viewed from the first main surface of the ceramic laminate toward the inner layer side of the ceramic laminate at the boundary of the body Part A method of manufacturing a ceramic multilayer substrate in which a constricted region is disposed,
  • a shrinkage-suppressing layer comprising as a main component a ceramic that is disposed on the surface to be the first main surface of the green ceramic laminate and that does not substantially sinter at the sintering temperature of the green ceramic layer;
  • An unfired stud conductor disposed in the shrinkage suppression layer so that one surface is in contact with the surface to be the first main surface of the unfired ceramic laminate;
  • the ceramic multilayer substrate of the present invention (Claim 1) is mounted at the time of mounting a ceramic laminate composed of a plurality of laminated ceramic layers, circuit elements disposed in the ceramic laminate, and the ceramic laminate.
  • a ceramic multilayer substrate provided with a terminal electrode for connection to a mounting substrate formed on the first main surface facing the substrate, the terminal electrode protrudes from the first main surface of the ceramic laminate (a) A stud conductor disposed on the first main surface in such a manner, and (b) a connection conductor connecting the circuit element and the stud conductor, the via hole disposed within the ceramic laminate.
  • connection conductor made of a conductor, and a plane on the first main surface within a region formed on the first main surface by a conductor having a larger plane area on the first main surface of the via hole conductor and the stud conductor.
  • the conductor with the smaller area It is configured to include substantially the entire region to be formed, and from the first main surface side of the ceramic laminate to the connection conductor or the boundary between the stud conductor and the connection conductor of the terminal electrode.
  • the first main surface side region and the inner layer side region have a smaller plane area and a constricted region that is a smaller area, so the terminal electrode and the ceramic multilayer It is possible to increase the bonding strength (connection strength) with the ceramic laminate that constitutes the board, and when the ceramic multilayer board is mounted on the mounting board, the ceramics can also be It is possible to provide a highly reliable ceramic multilayer substrate capable of suppressing and preventing the multilayer substrate from being stressed and causing damage or dropout of the ceramic multilayer substrate.
  • the electrode material has a high content of conductive components that do not contain additives such as glass. It becomes possible to use a material, and it is possible to form a terminal electrode having good solder wettability and high conductivity after firing.
  • the first main surface of the ceramic laminate disposed at the boundary between the connection conductor or the stud conductor and the connection conductor among the terminal electrodes.
  • the first principal surface side region and the constricted region which is a small area portion having a smaller planar area than the inner layer side region, are securely connected to the ceramic layers constituting the ceramic laminate. It is possible to improve the coupling strength (connection strength) between the terminal electrode and the ceramic laminate, and the first main surface force of the ceramic laminate is connected to the protruding stud conductor of the ceramic multilayer substrate.
  • a gap corresponding to the thickness of the stud conductor can be secured between the first main surface and the mounting board.
  • the ceramic multilayer substrate is damaged or dropped due to stress applied to the ceramic multilayer substrate. Therefore, it is possible to obtain a highly reliable ceramic multilayer substrate capable of suppressing and preventing the occurrence of stagnation.
  • connection conductor constituting the terminal electrode is disposed so as to be exposed on the first main surface of the ceramic laminate (a), and on the exposed surface A first via hole conductor joined to the stud conductor; and (b) a second via hole conductor located on the inner layer side of the first via hole conductor and joined to the first via hole conductor.
  • the planar area of the conductor is larger than the planar area of the first via-hole conductor. If this is done, the step of the second via-hole conductor and the first via-hole conductor can prevent the connecting conductor from falling out, thereby improving the coupling strength (connection strength) between the terminal electrode and the ceramic laminate. This makes it possible to obtain a highly reliable ceramic multilayer substrate.
  • connection conductor constituting the terminal electrode is disposed so as to be exposed on the first surface of the ceramic laminate (a).
  • the third via hole conductor joined to the second via hole conductor, and the planar area of the central conductor of any one of the three consecutive conductors of the stud conductor and the via hole conductor constituting the terminal electrode is Therefore, the terminal electrode surely holds the ceramic layer constituting the ceramic laminate, and the gap between the terminal electrode and the ceramic laminate is reduced. Bond strength it is possible to reliably obtain a high ceramic multilayer substrate having excellent reliability (the connection strength).
  • connection conductor constituting the terminal electrode is disposed so as to be exposed on the first main surface of the ceramic laminate (a), and on the exposed surface A first via hole conductor joined to the stud conductor; (b) a second via hole conductor located on the inner layer side of the first via hole conductor and joined to the first via hole conductor; and (c) an inner layer of the second via hole conductor.
  • a third via-hole conductor located on the side and joined to the second via-hole conductor, the planar area of the third via-hole conductor being larger than the planar area of the first and second via-hole conductors, and the planar surface of the stud conductor Area force
  • the step portion of the third via-hole conductor and the second via-hole conductor serves to prevent the connecting conductor from falling off.
  • the bond strength (connection strength) between the child electrode and the ceramic laminate can be improved, and the planar area of the stud conductor is larger than the planar area of the first via-hole conductor.
  • connection conductor constituting the terminal electrode is disposed so as to be exposed on the first main surface of the ceramic laminate (a), and on the exposed surface A first via hole conductor joined to the stud conductor; (b) a second via hole conductor located on the inner layer side of the first via hole conductor and joined to the first via hole conductor; and (c) an inner layer of the second via hole conductor.
  • a third via hole conductor that is joined to the second via hole conductor and is configured such that the planar area of the second via hole conductor is smaller than the planar area of the first and third via hole conductors. If at least the step portion of the third via hole conductor and the second via hole conductor serves to prevent the connecting conductor from falling off, the coupling strength (connection strength) between the terminal electrode and the ceramic laminate is ensured. Since the tad conductor protrudes from the first main surface of the ceramic laminate, the mounting surface of the mounting substrate and the first main surface of the ceramic multilayer substrate are in contact with each other even when the mounting substrate stagnates. It is possible to suppress and prevent the ceramic multilayer substrate from being damaged and falling off due to stress applied to the ceramic multilayer substrate.
  • the via-hole conductor when the via-hole conductor includes a substantially inverted frustoconical portion when the first main surface is a lower surface, the first main body of the ceramic laminate is provided. It becomes possible to easily and reliably realize a via-hole conductor having a portion whose plane area continuously increases from the surface toward the inner layer side of the ceramic laminate, and the bonding strength between the terminal electrode and the ceramic laminate It is possible to reliably obtain a ceramic multilayer substrate with excellent (connection strength).
  • the plurality of substantially frustoconical shapes in which the via-hole conductor is disposed so as to overlap in the stacking direction of the ceramic layers when the first main surface is the lower surface. If there are multiple via-hole conductors, a via-hole conductor having multiple portions with a continuously increasing planar area from the first main surface of the ceramic laminate toward the inner layer of the ceramic laminate can be realized easily and reliably. It becomes possible to make the present invention more effective.
  • the ceramic multilayer substrate of claim 8 when the stud conductor and the via-hole conductor are integrated by simultaneous firing, the mechanical strength is excellent and the electrical connection reliability is high. It becomes possible to manufacture a ceramic multilayer substrate having a high terminal electrode.
  • the ceramic multilayer substrate of claim 9 when the height of the portion of the stud conductor protruding from the first main surface of the ceramic laminate is 10 ⁇ or more, the mounting substrate is bent. In this case, the mounting surface of the mounting substrate and the first main surface of the ceramic multilayer substrate are prevented from coming into contact with each other, and stress is applied to the ceramic multilayer substrate, which may cause damage or dropout of the ceramic multilayer substrate. It becomes possible to suppress and prevent.
  • the plurality of stud conductors are formed on the peripheral edge portion of the first main surface of the ceramic multilayer body, and the electronic component is formed in a region surrounded by the plurality of stud conductors. It is possible to use a region surrounded by a plurality of stud conductors as so-called cavities, and by mounting electronic components on the cavities, it is possible to connect to a mounting board on which a ceramic multilayer board is mounted. It is possible to obtain a high-density ceramic multilayer board with electronic components mounted on the opposing surface, and when the electronic components are sealed with resin together with the stud conductor, the stud conductor is sealed. It is possible to reinforce the resin by improving the strength of the resin, and it has a ceramic multilayer substrate that has a cavity formed by stud conductors and has high reliability. It is possible to obtain a.
  • the height of the stud conductors should be in the range of 100 to 1000 / im S, preferably in the range of 200 to 800 / im. More preferably.
  • the height of the stud conductor is lower than 100 ⁇ , the upper end of the mounted electronic component will protrude significantly from the upper end of the stud conductor, that is, the electronic component cannot be accommodated in the cavity structure. Therefore, the mounting structure of the ceramic multilayer board on the mother board may be restricted, and if the height of the stud conductor exceeds 1000 ⁇ , the strength of the stud conductor will decrease and sufficient reliability will be achieved. This is because there is a case where it is impossible to obtain sex.
  • a circuit element is disposed inside, and a terminal electrode is provided on the first main surface of the ceramic laminate facing the mounting substrate at the time of mounting.
  • a ceramic multilayer substrate, wherein the terminal electrode is (a) from the first main surface of the ceramic laminate; A stud conductor disposed on the first main surface in a projecting manner; and (b) a connection conductor connecting the circuit element and the stud conductor, disposed inside the ceramic laminate.
  • the first main surface in a region formed on the first main surface by the conductor having the larger planar area on the first main surface of the via hole conductor and the stud conductor.
  • a method for manufacturing a ceramic multilayer substrate An unfired ceramic laminate formed by laminating a plurality of unfired ceramic layers, in which circuit elements are disposed, and at least when a ceramic multilayer substrate as a product is mounted. An unfired ceramic laminate in which an unfired via-hole conductor is disposed on the unfired ceramic layer of the outermost layer constituting the first main surface facing the mounting substrate, and the unfired ceramic laminate described above.
  • a ceramic multilayer substrate having the above-described structure is obtained by including a non-fired stud conductor disposed so as to be in contact with the first main surface of the fired ceramic laminate, and removing the shrinkage suppression layer after firing. And a step of firing the unfired ceramic composite laminate at a temperature equal to or higher than the sintering temperature of the unfired ceramic layer and the shrinkage suppression layer is not sintered.
  • C The step of removing the shrinkage suppression layer from the fired ceramic composite laminate can efficiently produce the ceramic multilayer substrate of the present invention described above.
  • the shrinkage suppression layer is disposed on the first main surface of the unfired ceramic laminate and the ceramic laminate is laminated by a non-shrinking method, the shrinkage in the firing step is reduced. It is possible to efficiently and reliably manufacture a ceramic multilayer substrate with high shape accuracy without shrinkage.
  • shrinkage suppression layer On at least the first main surface of the unfired ceramic laminate. Reverse side It is preferable that a shrinkage suppression layer is disposed also on the main surface of the substrate and fired in a state where the unfired ceramic laminate is sandwiched between the shrinkage suppression layers, so that a further higher shrinkage suppression effect can be obtained.
  • FIG. 1 (a) is a cross-sectional view showing a configuration of a ceramic multilayer substrate according to an embodiment of the present invention, and (b) is a diagram showing a configuration of a main part thereof.
  • FIG. 2 is an exploded sectional view for explaining a method for producing a ceramic multilayer substrate according to an embodiment of the present invention.
  • FIG. 3 is a diagram for explaining a method for manufacturing a ceramic multilayer substrate according to an embodiment of the present invention, and is a cross-sectional view of a laminate including a shrinkage suppression layer.
  • FIG. 4 is a diagram for explaining a method for producing a ceramic multilayer substrate according to an embodiment of the present invention, and is a cross-sectional view showing a state where a shrinkage suppression layer is removed after firing.
  • FIG. 5] (a) is a schematic view of a terminal constituting the terminal electrode of the ceramic multilayer substrate according to Example 1 of the present invention.
  • FIG. 1 is a view showing a planar shape of a via-hole conductor (stud conductor), and FIG. 4B is a view showing an arrangement of terminal electrodes of a ceramic multilayer substrate according to an embodiment of the present invention.
  • FIG. 6 (a) and (b) are diagrams showing modifications of the ceramic multilayer substrate according to Example 1 of the present invention.
  • FIG. 7] (a) to (f) are diagrams showing comparative examples compared with the ceramic multilayer substrate of Example 1 of the present invention.
  • FIG. 8] (a) to (c) are views showing a main part of a ceramic multilayer substrate according to another embodiment (Example 2) of the present invention.
  • FIG. 9 is a diagram showing an arrangement of terminal electrodes of a ceramic multilayer substrate according to Example 2 of the present invention.
  • FIG. 10 is a view showing a modification of the ceramic multilayer substrate according to Example 2 of the present invention.
  • FIG. L l (a) to (e) are diagrams showing comparative examples compared with the ceramic multilayer substrate of Example 2 of the present invention.
  • FIG. 12 is a view showing a configuration of a main part of a ceramic multilayer substrate that is further used in another embodiment (Example 3) of the present invention.
  • FIG. 13 is a diagram showing a configuration of a main part of a ceramic multilayer substrate which is further applied to another embodiment (Example 3) of the present invention.
  • FIG. 14 is a cross-sectional view showing a ceramic multi-layer substrate that works on yet another embodiment (Example 4) of the present invention.
  • FIG. 17 is a cross-sectional view showing a configuration of a conventional ceramic multilayer substrate.
  • FIG. 1 (a) is a cross-sectional view showing a ceramic multilayer substrate according to an embodiment of the present invention
  • FIG. 1 (b) is a diagram showing its terminal electrodes.
  • the ceramic multilayer substrate A includes a ceramic laminate 10 composed of a plurality of laminated ceramic layers 41, an in-plane conductor 42 disposed in the ceramic laminate 10, and circuit elements.
  • a circuit element 44 including a via-hole conductor 43 and the like, and a terminal electrode serving as a connection conductor to the mounting board 21 formed on the first main surface 10a facing the mounting board (printed board) 21 when the ceramic laminate 10 is mounted.
  • 11 is a ceramic multilayer substrate.
  • surface mount components such as the capacitor 12 and the IC chip component 13 are mounted on the second main surface (upper surface) 10b facing the first main surface 10a.
  • the external electrodes 12a and 13a are electrically and mechanically connected to the mounting land 15 disposed on the upper surface 10b of the ceramic laminate 10 via the solder 14. By fixing the connection Has been done.
  • the terminal electrode 11 is connected to the land electrode 16 formed on the mounting substrate (printed circuit board) 21 via the solder 14. It is implemented by fixing the connection.
  • the terminal electrode 11 is a stat arranged on the first main surface 10a so as to protrude from the first main surface 10a of the ceramic multilayer body 10. And a connecting conductor 4 for connecting the circuit element 44 and the stud conductor 5 to each other.
  • connection conductor 4 is disposed so as to be exposed on the first main surface 10a of the ceramic laminate 10, and the first via-hole conductor 1 joined to the stud conductor 5 on the exposed surface; (1) A second via-hole conductor 2 located on the inner layer side of the via-hole conductor 1 and joined to the first via-hole conductor 1 and a third via-hole conductor 2 located on the inner layer side of the second via-hole conductor 2 and joined to the second via-hole conductor 2 A via hole conductor 3 is provided, and the planar area of the second via hole conductor 2 is configured to be smaller than the planar areas of the first via hole conductor 1 and the third via hole conductor 3.
  • Example 1 the first via hole conductor 1 and the third via hole conductor 3 are configured to have the same planar area, and the stud conductor 5 also has a planar area equal to the planar area of the first via hole conductor ⁇ . It is configured to be the same.
  • the planar area force of the third via-hole conductor 3 has a step 6 between the third via-hole conductor 3 and the second via-hole conductor 2 that is larger than the planar area of the second via-hole conductor 2. Since the connecting conductor 4 is prevented from falling off, the coupling strength (connection strength) between the terminal electrode 11 and the ceramic laminate 10 can be improved, and the planar area of the stud conductor 5 is Mounting with terminal electrode 11 having at least the same planar area as that of first via-hole conductor 1 because it is the same as the planar area of first via-hole conductor 1 having a larger planar area than that of the second via-hole conductor It is possible to obtain a ceramic multilayer substrate with high reliability of bonding to electrodes and lands on the substrate.
  • the first main surface when viewed from the first main surface 10a side of the ceramic laminate 10 toward the inner layer side of the ceramic laminate 10.
  • the step portion 6 that is the boundary with the third via-hole conductor 3 functions to prevent the connecting conductor 4 from falling off, so that the coupling strength between the terminal electrode 11 and the ceramic laminate 10 can be reliably improved. It becomes possible.
  • a so-called wedge-shaped terminal (terminal having a wider shape on both sides than a certain portion) may be formed by the stud conductor and the via-hole conductor.
  • a ceramic green sheet is prepared by forming a ceramic slurry containing ceramic powder and a binder into a sheet shape. Then, a conductive paste containing Ag powder as an in-plane conductor (internal electrode) as a conductive component is printed at a predetermined position of the ceramic green sheet, and via holes for via holes are formed at predetermined positions as necessary. The via hole for the via hole is formed and filled with a conductive paste whose conductive component is Ag powder serving as a via hole conductor.
  • A10 is used as a filler, borosilicate glass It is possible to use a low-temperature fired multilayer substrate material using as a sintering aid.
  • an unfired stud conductor is disposed at a predetermined position on the lower surface (first main surface 10a) of the unfired ceramic laminate so as to be in contact with the prescribed unfired via-hole conductor.
  • the shrinkage suppression layer 31 for example, a ceramic green sheet (A10 sheet) mainly composed of Al 2 O can be used.
  • the unfired stud conductor is disposed on the lower surface side of the unfired ceramic laminate, for example, as shown in FIGS. 2 and 3, the A10 sheet which is the shrinkage suppression layer 31 is punched. A hole 31a is formed, and conductive paste P (fired stud conductor 5) containing Ag powder as a conductive component is filled therein, and a shrinkage suppression layer 31 having no hole is formed on the lower surface thereof. Can be done by laminating the layers on the lower side of the unfired ceramic laminate
  • the unfired ceramic composite laminate is fired at a temperature that is equal to or higher than the sintering temperature of the unfired ceramic layer and at which the shrinkage suppression layer 31 does not sinter (870 ° C in this embodiment). .
  • the first via-hole conductor 1 and the third via-hole conductor 3 have a rectangular planar shape, a planar dimension of 0.3 mm X O. 5 mm, a thickness of 0.025 mm, and a second
  • the via hole conductor 2 has a rectangular planar shape, a planar dimension of 0.2 mm X O. 4 mm, and a thickness of 0.025 mm.
  • the stud conductor 5 is also rectangular in plane shape, and the plane dimensions are 0.3 mm X 0.5 mm, and the thickness is 0.005 mm, 0.010 mm, 0.015 mm, 0.025 mm, 0.050 mm, 0.100.
  • Eight types of mm, 0.200 mm, and 0.500 mm (sample numbers in Table 1:! to 8, Example 1—:! to 1 8).
  • the first via-hole conductor 1 (stud conductor 5) has a planar dimension of 6 as shown in FIG. 5 (b). mm x 3.5mm, thickness 0 ⁇ 500mm thickness of ceramic laminate 10 first main surface 10a (bottom surface) with 0.5mm gap G1 in the horizontal direction and 0.3mm gap in the vertical direction G2 Is placed.
  • a ceramic multilayer substrate having terminal electrodes 11 as shown in FIGS. 6 (a) and 6 (b) is manufactured. did.
  • the ceramic multilayer substrate shown in Fig. 6 (a) (Sample No. 9 in Table 1, Modification 1-1) has the first via-hole conductor 1 (the planar shape is rectangular, the planar dimensions are 0.2 mm X O. 4 mm, thickness 0 025mm) and a second via-hole conductor 2 having a plane area larger than that of the first via-hole conductor 1 (planar shape is rectangular, plane dimensions 0.3 mm X O.
  • a terminal electrode 11 formed of a stud conductor 5 (having a rectangular planar shape, a planar dimension of 0.3 mm X O. 5 mm, a thickness of 0.025 mm) is provided.
  • the ceramic multilayer substrate in Fig. 6 (b) (Sample No. 10, Table 1-2, Modification 1-2) has a rectangular planar shape, a planar dimension of 0 ⁇ 2mm X O. 4mm, and a thickness of 0 ⁇ 025mm.
  • the stud conductor 5 is used, that is, the stud conductor 5 having a planar area smaller than that of the first via-hole conductor 1 is used.
  • the ceramic multilayer substrate of Example 1 has the same structure as the terminal electrode 11.
  • a printed electrode 22 of 0.3 mm X O. 5 mm is arranged on the ceramic laminate 10 in the same manner as in FIG. 5 (b).
  • a ceramic multilayer substrate as electrode 11 was fabricated.
  • the above Example 11:! ⁇ 18 using the same conductive paste as that used for the via-hole conductor (sample number 11), and improving the electrode strength For this purpose, a sample (sample No. 12) using a conductive paste with glass added was prepared.
  • the resistivity of the conductive paste added with glass is 10% higher than that of the conductive paste used for the via-hole conductors in Examples 1_1 to 1_8.
  • the first via-hole conductor 1 without any unevenness on the side surface (the planar shape is rectangular and the planar dimension is 0.3 mm X O. 5 mm, thickness 0.075 mm) and stud conductor 5 formed on the surface of the ceramic laminate 10 (planar shape)
  • a ceramic multilayer substrate having a terminal electrode 1 1 having a rectangular shape, a planar dimension of 0.3 mm X 0.5 mm, and a thickness of 0.025 mm) was produced.
  • the first via-hole conductor 1 having no irregularities on the side surface (the planar shape is rectangular and the planar dimension is 0.2 mm) X O. 4mm, thickness is 0.075mm) and stud conductor 5 formed on the surface of the ceramic laminate 10 (planar shape is rectangular, plane dimension is 0.3mm X O. 5mm, thickness is 0.025mm)
  • a ceramic multilayer substrate having powerful terminal electrodes was fabricated.
  • the first via-hole conductor 1 (planar shape is rectangular, planar dimension 0.3 mm X O. 5 mm, thickness 0.25 mm) and the second via-hole conductor 2 having a smaller planar area than the first via-hole conductor 1 (planar shape is rectangular, plane dimensions 0.2 mm X O. 4 mm, thickness 0.025 mm)
  • a terminal conductor 11 formed with a force of a stud conductor 5 (a rectangular shape of the plane, a plane dimension of 0.3 mm X O. 5 mm, a thickness of 0.025 mm).
  • Comparative Example 1-6 (Sample No. 17), as shown in Fig. 7 (f), the stud conductor was removed from the terminal electrode configuration of Example 1 shown in Fig. 1 (b). A ceramic multilayer substrate having terminal electrodes with the above-described configuration was fabricated.
  • the mounting board (printed board) by solder reflow processing
  • the mounting board is dropped from heights of 1.2m, 1.5m, and 1.8m, and the ceramic multilayer board is dropped. The effect on the substrate was investigated.
  • Comparative Example 1 1 Comparative Example 1 1 (Sample Nos. 11 and 12), Comparative Example 1—2 to 1-6 (Sample Nos. 13 to 17) than the case where terminal electrode 11 was formed only with printed electrode 22
  • Comparative Example 1—2 to 1-6 Comparative Example 1—2 to 1-6 (Sample Nos. 13 to 17) than the case where terminal electrode 11 was formed only with printed electrode 22
  • the terminal electrode 11 is formed from a via hole conductor or from a via hole conductor and a stud conductor as shown in FIG. It was recognized that the drop strength tended to be higher in the case of combination.
  • Example 1 1-8 (Sample No. 8) in which the thickness of the stud conductor is 0.500 mm, the stud conductor may be broken, which causes an adverse effect because the stud conductor 5 is too thick. It is thought that
  • the position where the crack occurs in the ceramic laminate is the boundary between the stress-concentrated ceramic laminate and the terminal electrode, but the contact portion between the ceramic laminate and the terminal electrode is Stress can be obtained by making a third-order (three-dimensional) contact like a terminal electrode consisting of a via-hole conductor and a stud conductor as in the case of the above embodiment, which is not two-dimensional (planar) like a printed electrode. Concentration can be relaxed and drop strength can be increased. Further, by providing unevenness on the side surface of the connection conductor made of the via-hole conductor, the contact area with the ceramic laminate can be increased, and the drop strength can be improved.
  • the effect of suppressing the drop-out of the via-hole conductor was enhanced by making the shape of the terminal electrode made of the connection conductor made of the via-hole conductor and the terminal conductor made of the stud conductor into a shape having a small plane area at the intermediate part.
  • a stud conductor made of a metal such as Ag that is more ductile By disposing a stud conductor made of a metal such as Ag that is more ductile, it is possible to secure a certain gap between the ceramic laminate constituting the ceramic multilayer substrate and the mounting substrate. It was confirmed that it was possible to improve the drop strength by mitigating the transmission of the stagnation mode and torsion mode of the mounting board to the ceramic multi-layer board.
  • a force that requires a certain height (thickness) to the tad conductor If the height (thickness) is 0 ⁇ 010 mm or more, or 0.025 mm to 0.300 mm, an effect to be applied is obtained. I'm sure p'c!
  • the method for forming the stud conductor is not limited to the embodiment of the present invention, and it can be formed by a method such as printing or plating.
  • FIGS. 8 (a), (b), and (c) are diagrams showing the main configuration of a ceramic multilayer substrate according to another example (Example 2) of the present invention.
  • Example 2 a ceramic having a terminal electrode having the structure shown in Figs. 8 (a), (b), and (c) using the same material as that used in Example 1 above.
  • a multilayer substrate (Example 2—:! To 2 — 3 (sample Nos. 20 to 22 in Table 2)) was prepared. The manufacturing method and manufacturing conditions of the ceramic multilayer substrate were the same as in Example 1 above.
  • the terminal electrode 11 shown in FIG. 8 (a) includes a connection conductor 4 composed of a first via hole 1 having a truncated cone shape and a second via hole 2 having an inverted truncated cone shape, and a first main body of the ceramic laminate 10.
  • the cylindrical stud conductor 5 is formed on the surface 10a (lower surface). Furthermore, the cylindrical stud conductor 5 and the land electrode 16 on the mounting substrate 21 are connected by solder 14 (Example 2-1 and sample number 20).
  • the terminal electrode 11 shown in FIG. 8 (b) includes a connection conductor 4 including a first via hole 1 having an inverted frustoconical shape and a second via hole 2 having an inverted frustoconical shape. It is formed of a cylindrical stud conductor 5 disposed on the main surface 10a (lower surface). Further, the cylindrical stud conductor 5 and the land electrode 16 on the mounting substrate 21 are connected by solder 14 (Example 2-2, sample number 21).
  • the second via-hole conductor 2 has a large diameter of 0.3 mm, a small diameter of 0.2 mm and a thickness of 0.025 mm, and the stud conductor has a diameter of 0.3 mm and a thickness of 0.025 mm.
  • the terminal electrode 11 is arranged in a lateral direction on the first main surface 10a (lower surface) of the ceramic laminate 10 having a plane dimension of 3 mm X 3 mm and a thickness of 0.5 mm in the manner shown in FIG. 1.
  • the terminal electrode 11 of this modified example 2-1 is formed of an inverted frustoconical first via-hole conductor 1 and a cylindrical stud conductor 5 having a diameter larger than the small diameter of the via-hole conductor 1. Also in this modified example 2-1, the dimensions of the first via-hole conductor 1 are 0.3 mm for the large diameter, 0.2 mm for the small diameter, and 0.025 mm for the thickness of the stud conductor. 3mm, thickness 0.025mm.
  • the constituent materials and dimensions of the first and second via-hole conductors 2 and the stud conductor 5 are the same as in the case of the ceramic multilayer substrate of Example 2-2 :! to 2-3.
  • Comparative Example 2-1 As shown in FIG. 11 (a), a ceramic multilayer substrate having a printed electrode 22 of 0.3 mm X O. was made.
  • the same conductive paste as that used for the via-hole conductor in Example 1 (sample No. 24) and glass for improving the electrode strength were used.
  • a sample using the added conductive paste (Sample No. 25) was prepared.
  • the resistivity of the conductive paste with glass added is 10 compared to the conductive paste used for the via-hole conductor in Example 1 above. / o getting taller.
  • This terminal electrode is the same as that of Comparative Example 1-1 (sample number 11 or 12) shown in FIG. 7 (a) described in Example 1 above.
  • Example No. 26 As shown in FIG. 11 (b), the configuration of the connection conductor 4 composed of the first and second via hole conductors 1 and 2 is the same as that of Example 2-1
  • a ceramic multilayer substrate having a terminal electrode 11 which is the same as the terminal electrode 11 in FIG.
  • Comparative Example 2-3 As Comparative Example 2-3 (Sample No. 27), as shown in Fig. 11 (c), the same as the terminal electrode 11 of Fig. 8 (b) of Example 2-2, provided with a stud conductor 5.
  • a ceramic multilayer substrate having a substrate electrode 11 was prepared.
  • Example No. 28 As Comparative Example 2_4 (Sample No. 28), as shown in FIG. 11 (d), it is the same as the terminal electrode 11 of FIG. 8 (c) of Example 2_3, and the stud conductor 5 is provided. A ceramic multilayer substrate having terminal electrodes 11 was prepared.
  • the mounting board After mounting these ceramic multilayer boards on the mounting board (print board) by solder reflow processing, the mounting board is dropped from heights of 1.2 m, 1.5 m, and 1.8 m. The influence on the ceramic multilayer substrate was investigated.
  • Comparative Example 2_2 to 2_5 (Sample Nos. 26 to 29) were compared to the case where the terminal electrode was formed only with the printed electrodes as in Comparative Example 2-1 (Sample Nos. 24 and 25). However, the drop strength tended to be higher when the terminal electrode was formed from the via-hole conductor or from the via-hole conductor and the stud conductor.
  • Comparative Example 2_5 (Sample No. 29) has concave and convex portions on the side surface of the via-hole conductor that is the connecting conductor 4, and the first via-hole conductor 1 faces the first main surface of the ceramic laminate 10. Therefore, it was confirmed that the drop strength was low because it had a shape that would increase the planar area.
  • Example 2-- !! 2-3 of the present invention and Modification 2-1 (Sample No. 23) within the scope of the present invention from the first main surface 10a of the ceramic laminate 10 It is confirmed that the drop strength is increased because it has a connection conductor made of a via hole conductor having a portion whose plane area increases continuously or stepwise toward the inner layer side of the ceramic laminate 10. It was.
  • the via-hole conductor is formed into a truncated cone shape and is combined in a predetermined direction so that the first main surface 10a of the ceramic laminate 10 is directed to the inner layer side of the ceramic laminate 10. Therefore, it is possible to reliably form a connection conductor made of a via-hole conductor having a portion where the planar area increases continuously or stepwise, and mounting reliability with a large drop strength is the same as in the case of Example 1. It was confirmed that an excellent ceramic multilayer circuit board can be obtained.
  • FIG. 12 and FIG. 13 are diagrams showing the main configuration (mainly the configuration of the terminal electrode) of the ceramic multilayer substrate that works on another embodiment (embodiment 3) of the present invention.
  • the terminal electrode shown in FIG. 12 (configuration of Example 3-1; sample number 30) was formed by printing a conductive paste between the first via-hole conductor 1 and the stud conductor 5.
  • the configuration of the terminal electrode of Example 1 is the same.
  • the terminal electrode (configuration of Example 3_2, sample number 31) shown in FIG. 13 was formed by printing a conductive paste between the first via hole conductor 1 and the stud conductor 5.
  • the first via-hole conductor 1 has a larger planar area than the first via-hole conductor 1 and has a (0.4 mm X O. 6 mm) printed electrode (catch pad) 23 and the stud conductor 5 has a first via-hole conductor having a planar area. Except that the one smaller than 1 (planar area 0.2 mm X O. 3 mm) is used, it has the same configuration as that of the terminal electrode of Example 1 of the present invention shown in FIG. 1 (b). I'm going.
  • the mounting board (printed circuit board) by solder reflow processing
  • the mounting board is 1.2 m, 1.5 m, 1. Dropping from heights of 8m and 2.lm, the effect on the ceramic multilayer substrate was investigated. The results are shown in Table 3.
  • Example 3-1 and Example 3-2 As shown in Table 3, in the configurations of Example 3-1 and Example 3-2, it can be seen that the drop strength is improved by the effect of the printed electrode (catch pad) 23.
  • Example 3 by disposing the printed electrode (catch pad) 23 between the stud conductor and the via-hole conductor, the drop strength can be further improved, and the ceramic is more reliable. A multilayer substrate can be obtained.
  • FIG. 14 is a cross-sectional view showing a ceramic multi-layer substrate according to still another embodiment (embodiment 4) of the present invention
  • FIG. 15 is a plan view thereof.
  • the same reference numerals as those in FIGS. 1 and 5 indicate the same or corresponding parts.
  • the ceramic multilayer substrate of Example 4 includes a plurality of terminal electrodes 11 protruding from the first main surface 10a at the peripheral edge of the first main surface 10a of the ceramic laminate 10.
  • a connection conductor 4 composed of a first via-hole conductor 1, a second via-hole conductor 2, and a third via-hole conductor 3 and a terminal electrode 11 composed of a stud conductor 5 are provided.
  • a wire bonded semiconductor IC 30 is mounted in a region R surrounded by the plurality of stud conductors 5 is a cavity structure portion in which the electronic component (the semiconductor IC 30 in the fourth embodiment) is accommodated.
  • the ceramic of the terminal electrode 11 (the connecting conductor 4 constituting the terminal electrode 11)
  • the planar area of the second via-hole conductor 2 is configured to be smaller than the planar areas of the first via-hole conductor 1 and the third via-hole conductor 3 so that the bonding strength to the multilayer body 10 is increased.
  • a semiconductor IC 30 is mounted on the region (cavity structure portion) R surrounded by the plurality of stud conductors 5 by means of bonding, and is sealed with a resin 20.
  • the sealing resin 20 covers the entire first main surface 10a side of the ceramic laminate 10 except for the lower end portion of the stud conductor 5 exposed for connection to the outside.
  • the semiconductor IC 30 and the stud conductor 5 are integrally covered with the resin 20 as a whole.
  • the 20 integrally covers the plurality of stud conductors 5 and the semiconductor IC 30 mounted in the region R surrounded by the stud conductors 5 as a whole, so that the stud conductor 5, the cavity structure portion, the wire bonding portion of the semiconductor IC 30, etc. It is possible to significantly improve the strength of the entire structure portion on the first main surface 10a side of the ceramic laminate 10 including the above, and obtain a ceramic multilayer substrate A having high density and high reliability.
  • one type of resin may be used as the sealing resin, and a plurality of stud conductors and components such as semiconductor ICs may be integrally sealed with this resin.
  • the resin provided in the resin and the resin covering the electronic component may be different types of resins.
  • a resin for reinforcing the stud conductor (a resin having a relatively high viscosity) is used as the former resin, and a resin having a relatively low viscosity is used as the latter resin. It is possible to select the most suitable resin.
  • the former resin to be a cavity wall first and then providing the latter resin, the former resin becomes a dam for the latter resin, and undesired overhanging of the latter resin is caused. Can be prevented.
  • FIG. 16 is a cross-sectional view showing a modification of the ceramic multilayer substrate according to Example 4 of the present invention.
  • the parts denoted by the same reference numerals as those in FIGS. 1 and 5 indicate the same or corresponding parts.
  • the second via-hole conductor 2 formed from a plurality of conductors 2a is configured to have a smaller planar area than the other via-hole conductors.
  • the predetermined first via-hole conductor 1 and second via-hole conductor 2 are composed of a plurality of conductors la and 2a as in this modification, the first via-hole conductor 1 and the second via-hole conductor 2 , It is possible to greatly improve the bonding strength of the terminal electrode 11 consisting of the third via-hole conductor 3 and stud conductor 5 to the ceramic laminate 10 and to sufficiently improve the reliability of the cavity structure. Become.
  • the height of the stud conductors 5 is in the range of 100 to 1000 / im. I prefer to do it.
  • the height of the stud conductor 5 is preferably in the range of 200 to 800 111.
  • the height of the stud conductor is lower than 100 / m, the upper end of the mounted electronic component will protrude significantly from the upper end of the stud conductor, that is, the electronic component cannot be accommodated in the cavity structure. Therefore, there may be a problem that the mounting structure of the ceramic multilayer substrate on the mother substrate is restricted.
  • the strength of the stud conductor may decrease, which may cause problems.
  • the present invention is not limited to the above-described embodiments.
  • the type of ceramic powder constituting the ceramic green sheet, the manufacturing conditions of the ceramic multilayer substrate, and the specifics of the terminal electrodes It is possible to add various applications and modifications within the scope of the invention with respect to a typical configuration.
  • the bonding strength (connection strength) between the terminal electrode and the ceramic laminate constituting the ceramic multilayer substrate is large, and the mounting substrate on which the ceramic multilayer substrate is mounted is stagnant. Even when this occurs, it is possible to obtain a ceramic multilayer substrate having high internal reliability because stress is applied to the ceramic multilayer substrate, causing damage or dropout of the ceramic multilayer substrate.
  • the present invention can be widely applied to ceramic multilayer substrates that are widely used in various electronic devices and the field of manufacturing ceramic multilayer substrates.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

　端子電極とセラミック積層体との結合強度が大きく、実装基板に撓みが生じた場合にも破損や脱落などを抑制、防止することが可能なセラミック多層基板およびその製造方法を提供する。 　端子電極１１が、スタッド導体５と、ビアホール導体１～３からなる接続導体４とを備え、ビアホール導体とスタッド導体のうち、第１主面１０ａ上の平面面積の大きい方の導体により第１主面に形成される領域内に、第１主面上の平面面積が小さい方の導体により形成される領域の略全体が含まれるように構成されており、かつ、接続導体、または、スタッド導体と接続導体の境界部に、セラミック積層体の第１主面側からセラミック積層体の内層側に向かってみた場合に、第１主面側領域（第１ビアホール導体１）と内層側領域（第３ビアホール導体３）よりも平面面積の小さい小面積部分であるくびれ領域（第２ビアホール導体２）が配設されている。

Description

明 細 書
セラミック多層基板およびその製造方法
技術分野
[0001] 本願発明は、端子電極を備えた表面実装型のセラミック多層基板およびその製造 方法に関し、詳しくは、端子電極の信頼性の向上、および実装対象である実装基板 への実装信頼性の向上を図ったセラミック多層基板およびその製造方法に関する。 背景技術
[0002] 近年、電子機器の高集積化、小型化にともなって、高密度実装が可能なセラミック 多層基板が広く用いられるに至っている。
[0003] このセラミック多層基板は、通常、実装対象である実装基板との対向面に形成され た端子電極を介して、実装基板上に形成されたランド電極に、リフローはんだ付けな どの方法により、電気的、機械的に接続されることにより、その実装が行われている。
[0004] ところで、セラミック多層基板の端子電極を形成するにあたっては、通常、以下に説 明する 2つの方法のうちのいずれかの方法が用いられている。
第 1の方法は、「焼成済みのセラミック多層基板の表面に、端子電極となる厚膜パタ ーン (端子電極パターン）を、導電性ペーストのスクリーン印刷によって形成した後、 これを焼き付ける方法 (post fire法）」である。
[0005] また、第 2の方法は、「セラミックグリーンシート上に、端子電極となる厚膜パターン（ 端子電極パターン）を、導電性ペーストのスクリーン印刷などの方法によって形成し、 この端子電極パターンを備えたセラミックグリーンシートを他のセラミックグリーンシー トと積み重ね、圧着し、得られた未焼成セラミック積層体を一括焼成（同時焼成)する 方法（cofire法）」である。
[0006] 上記第 1の方法の場合、端子電極パターンはセラミックグリーンシートと同時焼成さ れていないので、焼成後のセラミック多層基板と端子電極との接着強度が不十分に なり、場合によっては、実装基板への実装後における落下試験で、端子電極とセラミ ック積層体との界面に剥離が発生するというような問題点がある。
[0007] また、端子電極とセラミック多層基板を構成するセラミック積層体との接合強度を高 めるために、ガラスやセラミック積層体構成材料 (セラミック粉末)などの添加材を端子 電極形成用材料に添加するようにした場合、端子電極とセラミック多層基板を構成す るセラミック積層体との接合強度を高めることは可能になるが、端子電極の抵抗率が 増大したり、はんだ濡れ性が低下したりするという問題点がある。
[0008] 一方、上記第 2の方法の場合、セラミックグリーンシートと端子電極パターンとが同 時焼成されるので、焼成後のセラミック積層体と端子電極とは強固に接続されるが、 セラミックグリーンシートを圧着する工程で、セラミックグリーンシートと端子電極パタ ーンとが一体に圧着されるため、未焼成セラミック積層体の表面に形成された端子電 極パターンの表面は、未焼成セラミック積層体の表面と同一平面となり、焼成後のセ ラミック積層体 (セラミック多層基板）においても、端子電極の表面はセラミック多層基 板の表面と同一平面となる。
[0009] そのため、セラミック多層基板を実装基板に搭載した場合、セラミック多層基板と実 装基板の隙間は、接合用のはんだの厚み相当と狭いため、実装基板が撓むと、セラ ミック多層基板の表面 (実装基板との対向面）と、実装基板の表面とが当接し、セラミ ック多層基板に応力が加わり、端子電極とセラミック多層基板を構成するセラミック積 層体との間にクラックが生じ、場合によってはセラミック多層基板が実装基板から脱落 してしまうというような問題が生じる。
[0010] このようなセラミック多層基板の端子電極の構造に関し、例えば、図 17に示すように 、信号入出力用パッド 51に接続されるビアホール導体 52の形状の少なくとも一部を 円錐台形状（断面台形状）にして、信号入出力用パッド 51とビアホール導体 52から なる端子電極 53のセラミック積層体 54への密着強度を向上させるようにしたセラミツ ク多層基板が知られている（特許文献 1)。
そして、このセラミック多層基板においては、信号入出力用パッドの強度の向上、高 さ方向の寸法精度の向上などを図ることができるとされている。
[0011] し力、しながら、このセラミック多層基板の場合にも、焼成後のセラミック多層基板にお いて、端子電極の表面はセラミック多層基板の表面と実質的に同一平面となる（特許 文献 1の図 1では端子電極がある程度の厚みを有してレ、るように記載されてレ、るが、 実際の厚みは薄ぐ端子電極の表面はセラミック多層基板の表面と実質的に同一平 面となる）ため、これを実装基板に搭載した際に、実装基板が橈むと、セラミック多層 基板の表面（実装基板との対向面）と、実装基板の表面とが当接し、セラミック多層基 板に応力が加わるという問題点は解決されていないのが実状である。
特許文献 1 :特開平 5— 55402号公報
発明の開示
発明が解決しょうとする課題
[0012] 本願発明は、上記課題を解決するものであり、端子電極とセラミック多層基板を構 成するセラミック積層体との結合強度（接続強度）が大きぐし力も、セラミック多層基 板が実装された実装基板に橈みが生じた場合にも、セラミック多層基板に応力が加 わって、セラミック多層基板の破損や脱落などを招くことを抑制、防止することが可能 なセラミック多層基板およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0013] 上記課題を解決するために、本願発明（請求項 1)のセラミック多層基板は、
積層された複数のセラミック層からなるセラミック積層体と、
前記セラミック積層体の内部に配設された回路要素と、
前記セラミック積層体の実装時に実装基板と対向する第 1主面に形成された、実装 基板への接続用の端子電極とを備えたセラミック多層基板において、
前記端子電極が、（a)前記セラミック積層体の第 1主面から突出するような態様で第 1主面上に配設されたスタッド導体と、（b)前記回路要素と、前記スタッド導体とを接続 する接続導体であって、前記セラミック積層体の内部に配設されているビアホール導 体からなる接続導体とを備え、
ビアホール導体とスタッド導体のうち、第 1主面上の平面面積の大きい方の導体に より前記第 1主面に形成される領域内に、第 1主面上の平面面積が小さい方の導体 により形成される領域の略全体が含まれるように構成されており、かつ、
前記端子電極のうち、前記接続導体、または、前記スタッド導体と前記接続導体の 境界部に、前記セラミック積層体の前記第 1主面からセラミック積層体の内層側に向 力、つてみた場合における、第 1主面側領域と内層側領域よりも平面面積の小さい小 面積部分であるくびれ領域が配設されてレ、ること を特徴としている。
[0014] また、請求項 2のセラミック多層基板は、前記端子電極を構成する接続導体が、 (a) 前記セラミック積層体の前記第 1主面に露出するように配設され、該露出した表面に おいて、前記スタッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホール 導体の内層側に位置して前記第 1ビアホール導体と接合する第 2ビアホール導体と を具備し、前記第 2ビアホール導体の平面面積が、前記第 1ビアホール導体の平面 面積よりも大きいことを特徴としている。
[0015] また、請求項 3のセラミック多層基板は、前記端子電極を構成する接続導体が、
(a)前記セラミック積層体の前記第 1面に露出するように配設され、該露出した表面 において、前記スタッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホー ル導体の内層側に位置して前記第 1ビアホール導体と接合する第 2ビアホール導体 と、（c)前記第 2ビアホール導体の内層側に位置して前記第 2ビアホール導体と接合 する第 3ビアホール導体とを具備し、前記端子電極を構成する、スタッド導体および ビアホール導体の、連続するいずれ力 3つの導体のうち、中央の導体の平面面積が 、その両側の導体の平面面積よりも小さいこと
を特徴としている。
[0016] また、請求項 4のセラミック多層基板は、前記端子電極を構成する接続導体が、 (a) 前記セラミック積層体の前記第 1主面に露出するように配設され、該露出した表面に おいて、前記スタッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホール 導体の内層側に位置して前記第 1ビアホール導体と接合する第 2ビアホール導体と、 (c)前記第 2ビアホール導体の内層側に位置して前記第 2ビアホール導体と接合する 第 3ビアホール導体とを具備し、前記第 3ビアホール導体の平面面積が、第 1および 第 2ビアホール導体の平面面積よりも大きぐかつ、前記スタッド導体の平面面積が 前記第 1ビアホール導体の平面面積よりも大きいことを特徴としている。
[0017] また、請求項 5のセラミック多層基板は、前記端子電極を構成する接続導体が、 (a) 前記セラミック積層体の前記第 1主面に露出するように配設され、該露出した表面に おいて前記スタッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホール導 体の内層側に位置して前記第 1ビアホール導体と接合する第 2ビアホール導体と、（c )前記第 2ビアホール導体の内層側に位置して前記第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、前記第 2ビアホール導体の平面面積が、第 1および第 3ビアホール導体の平面面積よりも小さいことを特徴としている。
[0018] また、請求項 6のセラミック多層基板は、前記ビアホール導体力 前記第 1主面を下 面としたときに、略逆円錐台形状の部分を含むものであることを特徴としている。
[0019] また、請求項 7のセラミック多層基板は、前記ビアホール導体が、前記第 1主面を下 面としたときに、セラミック層の積層方向に重なるように配設された複数の略円錐台形 状のビアホール導体を含むものであることを特徴としている。
[0020] また、請求項 8のセラミック多層基板は、前記スタッド導体と前記ビアホール導体と 力 同時焼成によって一体化されたものであることを特徴としている。
[0021] また、請求項 9のセラミック多層基板は、前記スタッド導体の、前記セラミック積層体 の第 1主面から突出した部分の高さが 10 μ m以上であることを特徴としている。
[0022] また、請求項 10のセラミック多層基板は、複数の前記スタッド導体が、前記セラミツ ク積層体の前記第 1主面の周縁部に形成され、前記複数のスタッド導体に囲まれた 領域に電子部品が搭載されているとともに、前記電子部品が、前記スタッド導体ととも に樹脂で封止されてレ、ることを特徴としてレ、る。
[0023] また、本願発明（請求項 11)のセラミック多層基板の製造方法は、
内部に回路要素が配設され、実装時に実装基板と対向するセラミック積層体の第 1 主面に端子電極を備えたセラミック多層基板であって、前記端子電極が、（a)前記セ ラミック積層体の第 1主面から突出するような態様で第 1主面上に配設されたスタッド 導体と、（b)前記回路要素と、前記スタッド導体とを接続する接続導体であって、前記 セラミック積層体の内部に配設されているビアホール導体からなる接続導体とを備え 、ビアホール導体とスタッド導体のうち、第 1主面上の平面面積の大きい方の導体に より前記第 1主面に形成される領域内に、第 1主面上の平面面積が小さい方の導体 により形成される領域の略全体が含まれるように構成されており、かつ、前記端子電 極のうち、前記接続導体、または、前記スタッド導体と前記接続導体の境界部に、前 記セラミック積層体の前記第 1主面からセラミック積層体の内層側に向かってみた場 合における、第 1主面側領域と内層側領域よりも平面面積の小さい小面積部分であ るくびれ領域が配設されているセラミック多層基板の製造方法であって、
(ィ)複数の未焼成セラミック層を積層することにより形成された未焼成セラミック積層 体であって、内部に回路要素が配設され、少なくとも製品であるセラミック多層基板の 実装時に実装基板と対向する第 1主面となる面を構成する最外層の未焼成セラミック 層には未焼成ビアホール導体が配設された未焼成セラミック積層体と、
前記未焼成セラミック積層体の前記第 1主面となる面に配設された、前記未焼成セ ラミック層の焼結温度では実質的に焼結しないセラミックを主成分とする収縮抑制層 と、
前記収縮抑制層中に、一面が前記未焼成セラミック積層体の前記第 1主面となる 面と接するように配設された未焼成スタッド導体と
を具備し、焼成後に前記収縮抑制層を除去することにより前記構造を有するセラミ ック多層基板が得られるような未焼成セラミック複合積層体を作製する工程と、
(口)前記未焼成セラミック複合積層体を、前記未焼成セラミック層の焼結温度以上 で、かつ、前記収縮抑制層が焼結しない温度で焼成する工程と、
(ハ)焼成後の前記セラミック複合積層体から前記収縮抑制層を除去する工程と を具備することを特徴としてレ、る。 発明の効果
本願発明（請求項 1)のセラミック多層基板は、積層された複数のセラミック層からな るセラミック積層体と、セラミック積層体の内部に配設された回路要素と、セラミック積 層体の実装時に実装基板と対向する第 1主面に形成された、実装基板への接続用 の端子電極とを備えたセラミック多層基板において、端子電極が、（a)セラミック積層 体の第 1主面から突出するような態様で第 1主面上に配設されたスタッド導体と、 (b) 回路要素と、スタッド導体とを接続する接続導体であって、セラミック積層体の内部に 配設されてレ、るビアホール導体からなる接続導体とを備え、ビアホール導体とスタッド 導体のうち、第 1主面上の平面面積の大きい方の導体により第 1主面に形成される領 域内に、第 1主面上の平面面積が小さい方の導体により形成される領域の略全体が 含まれるように構成されており、かつ、端子電極のうち、接続導体、または、スタッド導 体と接続導体の境界部に、セラミック積層体の第 1主面側からセラミック積層体の内 層側に向かつてみた場合における、第 1主面側領域と内層側領域よりも平面面積の 小さレ、小面積部分であるくびれ領域が配設されてレ、るので、端子電極とセラミック多 層基板を構成するセラミック積層体との結合強度 (接続強度）を大きくすることが可能 になるとともに、セラミック多層基板を実装基板に実装した場合において、実装基板 に橈みが生じた場合にも、セラミック多層基板に応力が加わって、セラミック多層基板 の破損や脱落などを招くことを抑制、防止することが可能な信頼性の高いセラミック多 層基板を提供することが可能になる。
また、構造的に、端子電極とセラミック多層基板を構成するセラミック積層体との接 合強度を向上させることができることから、電極材料としてガラスなどの添加剤を含ま ない導電成分の含有率の高い電極材料を使用することが可能になり、はんだ濡れ性 が良好で、焼成後の導電率の高い端子電極を形成することが可能になる。
[0025] すなわち、本願発明のセラミック多層基板おいては、端子電極のうち、接続導体、ま たは、スタッド導体と接続導体の境界部に配設された、セラミック積層体の前記第 1主 面側からセラミック積層体の内層側に向かってみた場合における、第 1主面側領域と 内層側領域よりも平面面積の小さい小面積部分であるくびれ領域が、セラミック積層 体を構成するセラミック層と確実に係合し、端子電極とセラミック積層体との間の結合 強度（接続強度）を向上させることが可能になるとともに、セラミック積層体の第 1主面 力 突出したスタッド導体に、セラミック多層基板の第 1主面と実装基板との間にスタ ッド導体の厚みに応じた隙間を確保することが可能になる。その結果、端子電極とセ ラミック積層体との間の結合強度が大きぐかつ、実装基板に橈みが生じた場合にも 、セラミック多層基板に応力が加わることによるセラミック多層基板の破損や脱落など を招くことを抑制、防止することが可能な信頼性の高いセラミック多層基板を得ること が可能になる。
[0026] また、請求項 2のセラミック多層基板のように、端子電極を構成する接続導体が、（a) セラミック積層体の第 1主面に露出するように配設され、該露出した表面においてスタ ッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホール導体の内層側に位 置して前記第 1ビアホール導体と接合する第 2ビアホール導体とを具備し、第 2ビアホ ール導体の平面面積が、第 1ビアホール導体の平面面積よりも大きくなるように構成 されている場合、第 2ビアホール導体と第 1ビアホール導体の段部が接続導体の抜け 落ち防止機能を果たす結果、端子電極とセラミック積層体との間の結合強度 (接続強 度）を向上させることが可能になり、信頼性の高いセラミック多層基板を得ることが可 肯 になる。
[0027] また、請求項 3のセラミック多層基板は、端子電極を構成する接続導体が、 （a)セラ ミック積層体の前記第 1面に露出するように配設され、露出した表面において、スタツ ド導体と接合する第 1ビアホール導体と、（b)第 1ビアホール導体の内層側に位置して 第 1ビアホール導体と接合する第 2ビアホール導体と、（c)第 2ビアホール導体の内層 側に位置して第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、端子電 極を構成する、スタッド導体およびビアホール導体の、連続するいずれか 3つの導体 のうち、中央の導体の平面面積が、その両側の導体の平面面積よりも小さくなるよう にしてレ、るので、端子電極が確実にセラミック積層体を構成するセラミック層を把持す ることになり、端子電極とセラミック積層体との間の結合強度 (接続強度）に優れた信 頼性の高いセラミック多層基板を確実に得ることが可能になる。
[0028] また、請求項 4のセラミック多層基板のように、端子電極を構成する接続導体が、（a) セラミック積層体の第 1主面に露出するように配設され、該露出した表面においてスタ ッド導体と接合する第 1ビアホール導体と、（b)第 1ビアホール導体の内層側に位置し て第 1ビアホール導体と接合する第 2ビアホール導体と、（c)第 2ビアホール導体の内 層側に位置して第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、第 3 ビアホール導体の平面面積が、第 1および第 2ビアホール導体の平面面積よりも大き ぐかつ、スタッド導体の平面面積力 第 1ビアホール導体の平面面積よりも大きくな るように構成されている場合、少なくとも第 3ビアホール導体と第 2ビアホール導体と の段部が、接続導体の抜け落ち防止機能を果たす結果、端子電極とセラミック積層 体との間の結合強度（接続強度）を向上させることが可能になるとともに、スタッド導体 の平面面積が第 1ビアホール導体の平面面積よりも大きいため、ビアホール導体の 平面面積に拘束されることなく、スタッド導体から構成される端子電極の表面面積を 大きくして、実装基板上の電極やランドなどへの接合信頼性の高いセラミック多層基 板を得ることが可能になる。 [0029] また、請求項 5のセラミック多層基板のように、端子電極を構成する接続導体が、（a) セラミック積層体の第 1主面に露出するように配設され、該露出した表面においてスタ ッド導体と接合する第 1ビアホール導体と、（b)第 1ビアホール導体の内層側に位置し て第 1ビアホール導体と接合する第 2ビアホール導体と、（c)第 2ビアホール導体の内 層側に位置して第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、第 2 ビアホール導体の平面面積が、第 1および第 3ビアホール導体の平面面積よりも小さ くなるように構成されている場合、少なくとも第 3ビアホール導体と第 2ビアホール導体 との段部が、接続導体の抜け落ち防止機能を果たす結果、端子電極とセラミック積層 体との結合強度 (接続強度）が確保されるとともに、スタッド導体がセラミック積層体の 第 1主面から突出していることから、実装基板に橈みが生じた場合にも、実装基板の 実装面とセラミック多層基板の第 1主面とが当接することを防止し、セラミック多層基 板に応力が加わって、セラミック多層基板の破損や脱落などを招くことを抑制、防止 することが可能になる。
[0030] また、請求項 6のセラミック多層基板のように、ビアホール導体が、第 1主面を下面と したときに、略逆円錐台形状の部分を含むものである場合、セラミック積層体の第 1主 面からセラミック積層体の内層側に向かって、平面面積が連続的に大きくなる部分を 備えたビアホール導体を容易かつ確実に実現することが可能になり、端子電極とセラ ミック積層体との結合強度（接続強度）に優れたセラミック多層基板を確実に得ること が可能になる。
[0031] また、請求項 7のセラミック多層基板のように、ビアホール導体が、第 1主面を下面と したときに、セラミック層の積層方向に重なるように配設された複数の略円錐台形状 のビアホール導体を含むものである場合、セラミック積層体の第 1主面からセラミック 積層体の内層側に向かって、平面面積が連続的に大きくなる部分を複数備えたビア ホール導体を容易かつ確実に実現することが可能になり、本願発明をより実効あらし めることが可能になる。
[0032] また、請求項 8のセラミック多層基板のように、スタッド導体とビアホール導体とを、同 時焼成することによって一体化した場合、機械的強度に優れ、かつ、電気的な接続 信頼性の高い端子電極を備えたセラミック多層基板を製造することが可能になる。 [0033] また、請求項 9のセラミック多層基板のように、スタッド導体の、セラミック積層体の第 1主面から突出した部分の高さを 10 μ πι以上とした場合、実装基板に撓みが生じた 場合にも、実装基板の実装面とセラミック多層基板の第 1主面とが当接することを防 止し、セラミック多層基板に応力が加わって、セラミック多層基板の破損や脱落などを 招くことを抑制、防止することが可能になる。
[0034] また、請求項 10のセラミック多層基板のように、複数のスタッド導体を、セラミック積 層体の第 1主面の周縁部に形成し、複数のスタッド導体に囲まれた領域に電子部品 を搭載することにより、複数のスタッド導体に囲まれた領域をいわゆるキヤビティとして 利用することが可能になるとともに、キヤビティに電子部品を搭載することにより、セラ ミック多層基板が実装される実装基板との対向面にも電子部品が搭載された実装密 度の高いセラミック多層基板を得ることが可能になり、かつ、電子部品をスタッド導体 とともに樹脂で封止するようにした場合、スタッド導体を封止用の樹脂により補強して 強度を向上させることが可能になり、スタッド導体により形成されたキヤビティを備え、 かつ、信頼性の高いセラミック多層基板を得ることが可能になる。
[0035] 特に、封止樹脂が複数のスタッド導体すベての外周部全体を覆っている場合、複 数のスタッド導体のすべてが封止用の樹脂により一体化されるため、その強度を大幅 に向上させることが可能になる。
[0036] なお、複数のスタッド導体を利用してキヤビティ構造を形成する場合、スタッド導体 の高さは、 100〜： 1000 /i mの範囲とすること力 S好ましく、 200〜800 /i mの範囲とす ることがより好ましい。
これは、スタッド導体の高さが 100 μ πιより低くなると、搭載される電子部品の上端部 が、スタッド導体の上端部から大きく突出してしまう、すなわち、電子部品をキヤビティ 構造部内に収容しきれなくなるため、セラミック多層基板のマザ一基板への実装構造 が制約されてしまうことがあり、また、スタッド導体の高さが 1000 μ πιを超えると、スタツ ド導体の強度が低下して、十分な信頼性を得られなくなる場合があることによる。
[0037] また、本願発明（請求項 11)のセラミック多層基板の製造方法は、内部に回路要素 が配設され、実装時に実装基板と対向するセラミック積層体の第 1主面に端子電極を 備えたセラミック多層基板であって、端子電極が、（a)セラミック積層体の第 1主面から 突出するような態様で第 1主面上に配設されたスタッド導体と、（b)回路要素と、スタツ ド導体とを接続する接続導体であって、セラミック積層体の内部に配設されているビ ァホール導体からなる接続導体とを備え、ビアホール導体とスタッド導体のうち、第 1 主面上の平面面積の大きい方の導体により第 1主面に形成される領域内に、第 1主 面上の平面面積が小さい方の導体により形成される領域の略全体が含まれるように 構成されており、かつ、接続導体、または、スタッド導体と接続導体の境界部に、セラ ミック積層体の前記第 1主面からセラミック積層体の内層側に向かってみた場合にお ける、第 1主面側領域と内層側領域よりも平面面積の小さい小面積部分であるくびれ 領域が配設されてレ、るセラミック多層基板の製造方法であって、（ィ)複数の未焼成セ ラミック層を積層することにより形成された未焼成セラミック積層体であって、内部に回 路要素が配設され、少なくとも製品であるセラミック多層基板の実装時に実装基板と 対向する第 1主面となる面を構成する最外層の未焼成セラミック層には未焼成ビアホ ール導体が配設された未焼成セラミック積層体と、未焼成セラミック積層体の前記第
1主面となる面に配設された、未焼成セラミック層の焼結温度では実質的に焼結しな レ、セラミックを主成分とする収縮抑制層と、収縮抑制層中に、一面が未焼成セラミック 積層体の第 1主面となる面と接するように配設された未焼成スタッド導体とを具備し、 焼成後に収縮抑制層を除去することにより前記構造を有するセラミック多層基板が得 られるような未焼成セラミック複合積層体を作製する工程と、（口)未焼成セラミック複合 積層体を、未焼成セラミック層の焼結温度以上で、かつ、収縮抑制層が焼結しない 温度で焼成する工程と、（ハ)焼成後のセラミック複合積層体から収縮抑制層を除去 する工程とを具備することにより、上述の本願発明のセラミック多層基板を効率よく製 造することが可能になる。
[0038] 特に、未焼成セラミック積層体の第 1主面となる面に収縮抑制層を配設して、無収 縮工法により、セラミック積層体を積層するようにしているので、焼成工程における収 縮のない形状精度の高いセラミック多層基板を効率よぐしかも確実に製造すること が可能になる。
[0039] なお、収縮抑制層は、少なくとも未焼成セラミック積層体の第 1主面となる面に配設 することによりある程度の収縮抑制効果を得ることが可能になるが、第 1主面とは逆側 の主面にも収縮抑制層を配設して、未焼成セラミック積層体を収縮抑制層で挟み込 んだ状態で焼成することにより、さらに高い収縮抑制効果を得ることが可能になり好ま しい。
図面の簡単な説明
[図 l](a)は本願発明の一実施形態に力かるセラミック多層基板の構成を示す断面図 、（b)はその要部構成を示す図である。
[図 2]本願発明の一実施形態に力かるセラミック多層基板の製造方法を説明する分 解断面図である。
[図 3]本願発明の一実施形態に力かるセラミック多層基板の製造方法を説明する図 であって、収縮抑制層を備えた積層体の断面図である。
[図 4]本願発明の一実施形態に力かるセラミック多層基板の製造方法を説明する図 であって、焼成後に収縮抑制層を除去した状態を示す断面図である。
[図 5](a)は本願発明の実施例 1にかかるセラミック多層基板の端子電極を構成する第
1ビアホール導体 (スタッド導体）の平面形状を示す図、（b)は本願発明の一実施例に 力かるセラミック多層基板の端子電極の配設態様を示す図である。
[図 6](a), (b)はそれぞれ本願発明の実施例 1にかかるセラミック多層基板の変形例を 示す図である。
[図 7](a)〜(f)は本願発明の実施例 1のセラミック多層基板に対比される比較例を示す 図である。
[図 8](a)〜(c)は、本願発明の他の実施例（実施例 2)にかかるセラミック多層基板の要 部を示す図である。
[図 9]本願発明の実施例 2にかかるセラミック多層基板の端子電極の配設態様を示す 図である。
[図 10]本願発明の実施例 2にかかるセラミック多層基板の変形例を示す図である。
[図 l l](a)〜(e)は本願発明の実施例 2のセラミック多層基板に対比される比較例を示 す図である。
[図 12]本願発明のさらに他の実施例（実施例 3)に力かるセラミック多層基板の要部 構成を示す図である。 園 13]本願発明のさらに他の実施例（実施例 3)に力かるセラミック多層基板の要部 構成を示す図である。
園 14]本願発明のさらに他の実施例（実施例 4)に力かるセラミック多層基板を示す断 面図である。
園 15]本願発明の実施例 4にかかるセラミック多層基板を示す平面図である。
園 16]本願発明の実施例 4にかかるセラミック多層基板の変形例を示す断面図であ る。
園 17]従来のセラミック多層基板の構成を示す断面図である。
符号の説明
1 第 1ビアホール導体
la 第 1ビアホール導体を構成する導体
2 第 2ビアホール導体
2a 第 2ビアホール導体を構成する導体
3 第 3ビアホール導体
4 接続導体
5 スタッド導体
6 段部
10 セラミック積層体
10a 第 1主面
10b 第 2主面 (上面）
11 端子電極
12 コンデンサ
13 ICチップ部品
12a、 13a 外部電極
14 はんだ
15 実装ランド
16 ランド電極
20 樹脂 21 実装基板 (プリント基板）
22 印刷電極
23 印刷電極（キャッチパッド）
30 半導体 IC
31 収縮抑制層
31a 孑し
41 セラミック層
41a、 41b、 41c 未焼成セラミック層
42 面内導体
43 回路要素用ビアホール導体
44 回路要素
A セラミック多層基板
Gl , G2 間隔
P 導電性ペースト
R スタッド導体により囲まれた領域
発明を実施するための最良の形態
[0042] 以下に本願発明の実施の形態を示して、本願発明の特徴とするところを説明する。
[0043] 図 1(a)は本願発明の一実施例に力かるセラミック多層基板を示す断面図、図 1(b) はその端子電極を示す図である。
このセラミック多層基板 Aは、図 1に示すように、積層された複数のセラミック層 41か らなるセラミック積層体 10と、セラミック積層体 10の内部に配設された面内導体 42や 回路要素用ビアホール導体 43などからなる回路要素 44と、セラミック積層体 10の実 装時に実装基板（プリント基板） 21と対向する第 1主面 10aに形成された、実装基板 21への接続導体となる端子電極 11とを備えたセラミック多層基板である。そして、第 1主面 10aと対向する第 2主面（上面） 10bには、例えば、コンデンサ 12や ICチップ部 品 13などの表面実装部品が実装されている。なお、コンデンサ 12や ICチップ部品 1 3などの実装は、その外部電極 12a、 13aを、はんだ 14を介してセラミック積層体 10 の上面 10bに配設された実装ランド 15に電気的、機械的に接続固定することにより 行われている。
[0044] また、この実施例のセラミック多層基板 Aを実装するにあたっては、端子電極 1 1を、 はんだ 14を介して実装基板（プリント基板） 21に形成されたランド電極 16に、電気的 、機械的に接続固定することによりその実装が行われる。
[0045] そして、この実施例のセラミック多層基板 Aにおいて、端子電極 11は、セラミック積 層体 10の第 1主面 10aから突出するような態様で第 1主面 10a上に配設されたスタツ ド導体 5と、回路要素 44とスタッド導体 5とを接続する接続導体 4とを備えた構成を有 している。
[0046] そして、接続導体 4は、セラミック積層体 10の第 1主面 10aに露出するように配設さ れ、該露出した表面において前記スタッド導体 5と接合する第 1ビアホール導体 1と、 第 1ビアホール導体 1の内層側に位置して第 1ビアホール導体 1と接合する第 2ビア ホール導体 2と、第 2ビアホール導体 2の内層側に位置して第 2ビアホール導体 2と接 合する第 3ビアホール導体 3とを具備しており、第 2ビアホール導体 2の平面面積が、 第 1ビアホール導体 1および第 3ビアホール導体 3の平面面積よりも小さくなるように 構成されている。
なお、この実施例 1では、第 1ビアホール導体 1および第 3ビアホール導体 3の平面 面積は同じとなるように構成されており、スタッド導体 5の平面面積も、第 1ビアホール 導体丄の平面面積と同じとなるように構成されている。
[0047] このセラミック多層基板 Aにおいては、第 3ビアホール導体 3の平面面積力 第 2ビ ァホール導体 2の平面面積よりも大きぐ第 3ビアホール導体 3と第 2ビアホール導体 2との段部 6が、接続導体 4の抜け落ち防止機能を果たすため、端子電極 11とセラミ ック積層体 10との間の結合強度 (接続強度）を向上させることが可能になるとともに、 スタッド導体 5の平面面積が、第 2のビアホール導体よりも平面面積を大きくした第 1 ビアホール導体 1の平面面積と同じであるため、少なくとも第 1ビアホール導体 1の平 面面積と同じ平面面積を有する端子電極 11を備えた、実装基板上の電極やランドな どへの接合信頼性の高いセラミック多層基板を得ることが可能になる。
すなわち、この実施例のセラミック多層基板においては、セラミック積層体 10の第 1 主面 10a側からセラミック積層体 10の内層側に向かってみた場合における、第 1主面 側領域 (第 1ビアホール導体 1)と内層側領域 (第 3ビアホール導体 3)よりも平面面積 の小さい小面積部分（第 2ビアホール導体 2)であるくびれ部分が設けられており、該 くびれ部分を構成する第 2ビアホール導体 2と
、第 3ビアホール導体 3との境界部である段部 6が、接続導体 4の抜け落ち防止機能 を果たすため、端子電極 11とセラミック積層体 10との間の結合強度を確実に向上さ せることが可能になる。
つまり、本願発明においては、スタッド導体およびビアホール導体によって、いわゆ るくさび型の端子（ある部分よりその両側の部分の方が幅の広い形状を有する端子） が形成されていればよい。
[0048] 次に、この実施例のセラミック多層基板の製造方法について説明する。
(1)まず、セラミック粉末とバインダとを含むセラミックスラリーをシート状に成形したセ ラミックグリーンシートを用意する。そして、このセラミックグリーンシートの所定の位置 に面内導体（内部電極）となる Ag粉末を導電成分とする導電ペーストを印刷するとと もに、必要に応じて、所定の位置にビアホール用貫通孔を形成し、該ビアホール用 貫通孔にビアホール導体となる Ag粉末を導電成分とする導電性ペーストを充填する なお、セラミックグリーンシート用のセラミック材料としては、例えば、 A1〇をフイラ一 とし、ホウ珪酸ガラスを焼結助剤として用いた低温焼成多層基板材料を使用すること ができる。
[0049] (2)それから、上述のようにして所定のパターンとなるように面内導体とビアホール導 体が配設されたセラミックグリーンシートを所定枚数積層して、図 2,図 3に示すように 、内部に回路要素 44が配設され、少なくとも製品であるセラミック多層基板 Aの実装 時に実装基板と対向する第 1主面 10aとなる面を構成する最外層の未焼成セラミック 層 41aと、それに接する未焼成セラミック層 41b、 41cには未焼成ビアホール導体 (焼 成後のビアホール導体 1， 2, 3)が配設された未焼成セラミック積層体 (焼成後のセラ ミック積層体 10)を形成するとともに、未焼成セラミック積層体の下面 (第 1主面 10a) の所定の位置に、所定の未焼成ビアホール導体と接するように、未焼成スタッド導体 を配設し、さらに、未焼成セラミック積層体の第 1主面 10a側（下面側）および第 2主面 10b側（上面側）に、未焼成セラミック積層体を焼成する際の焼成温度では焼結せず 、セラミックグリーンシートの積層体 (焼成後のセラミック積層体 10)が収縮することを 抑制する収縮抑制層 31を積層することにより、未焼成セラミック複合積層体を作製す る。なお、収縮抑制層 31としては、例えば、 Al Oを主成分とするセラミックグリーンシ ート（A1〇シート）を用いることができる。
[0050] 未焼成スタッド導体を、未焼成セラミック積層体の下面側に配設するにあたっては、 例えば、図 2,図 3に示すように、収縮抑制層 31である A1〇シートにパンチングによ り孔 31aを形成し、ここに Ag粉末を導電成分とする導電性ペースト P (焼成後のスタツ ド導体 5)を充填し、さらにその下面側に、孔の形成されていない収縮抑制層 31を積 層したものを、未焼成セラミック積層体の下面側に積層することにより行うことができる
[0051] (3)それから、未焼成セラミック複合積層体を、未焼成セラミック層の焼結温度以上 で、かつ、収縮抑制層 31が焼結しない温度（この実施例では 870°C)で焼成する。
[0052] (4)次に、焼成後のセラミック複合積層体から、焼結していない収縮抑制層 31を除 去する（図 4)。
[0053] (5)そして、焼成後のセラミック積層体 10の上面（第 2主面 10b)に、コンデンサ 12や ICチップ部品 13などの表面実装部品を実装することにより、図 1に示すようなセラミツ ク多層基板 Aが得られる。
実施例 1
[0054] 上記実施形態に基づいて、以下のようなセラミック多層基板を作製した。
第 1ビアホール導体 1および第 3ビアホール導体 3は、図 5(a)に示すように、平面形 状が長方形で、平面寸法は 0. 3mm X O. 5mm,厚みは 0. 025mm,第 2のビアホー ル導体 2は、平面形状が長方形で、平面寸法は 0. 2mm X O. 4mm、厚みは 0. 025m mとした。スタッド導体 5は、同じく平面形状が長方形で、平面寸法は、 0. 3mm X 0. 5 mm、厚みは 0. 005mm, 0. 010mm, 0. 015mm, 0. 025mm, 0. 050mm, 0. 100 mm、 0. 200mm, 0. 500mmの 8種類とした（表 1の試料番号:！〜 8、実施例 1—：!〜 1 8)。
[0055] また、第 1ビアホール導体 1 (スタッド導体 5)は、図 5(b)に示すように、平面寸法が 6 mm X 3. 5mmで、厚みが 0· 500mmのセラミック積層体 10の第 1主面 10a (下面）に、 横方向に 0. 5mmの間隔 G1をおいて、縦方向に 0. 3mmの間隔 G2をおいて配置さ れている。
[0056] また、本願発明のセラミック多層基板の範囲内に含まれる変形例に力かるセラミック 多層基板として、図 6(a), (b)に示すような端子電極 11を有するセラミック多層基板を 作製した。図 6(a)のセラミック多層基板 (表 1の試料番号 9、変形例 1— 1)は、第 1ビア ホール導体 1 (平面形状が長方形で、平面寸法 0. 2mm X O. 4mm、厚み 0. 025mm) と、第 1ビアホール導体 1より平面面積の大きい第 2ビアホール導体 2 (平面形状が長 方形で、平面寸法 0. 3mm X O. 5mm,厚み 0. 025mm)力 なる接続導体 4と、スタツ ド導体 5 (平面形状が長方形で、平面寸法 0. 3mm X O. 5mm,厚み 0. 025mm)から 形成された端子電極 11を備えている。
[0057] また、図 6(b)のセラミック多層基板（表 1の試料番号 10、変形例 1— 2)は、平面形状 が長方形で、平面寸法 0· 2mm X O. 4mm、厚み 0· 025mmのスタッド導体 5、すなわ ち、平面面積が第 1ビアホール導体 1よりも小さく形成されたスタッド導体 5が用いられ ていることを除いて、上述の図 1(a), (b)に示した実施例 1のセラミック多層基板の端 子電極 11と同様の構成を有してレ、る。
[0058] また、比較のため、下記の比較例 1 1〜1 6の試料を作製した。
比較例 1—1として、図 7(a)に示すように、セラミック積層体 10に、 0. 3mm X O. 5mm の印刷電極 22を上記図 5(b)と同じ態様で配設して端子電極 11としたセラミック多層 基板を作製した。端子電極 11 (印刷電極 22)の材料としては、上記実施例 1一：!〜 1 8でビアホール導体に用いたものと同じ導電性ペーストを用いたもの（試料番号 11 )と、電極強度を向上させるためにガラスを添加した導電性ペーストを用いたもの（試 料番号 12)を作製した。なお、ガラスを添加した導電性ペーストの抵抗率は、上記実 施例 1 _ 1〜1 _ 8でビアホール導体に用いた導電性ペーストに比べて 10%高くなつ ている。
[0059] また、比較例 1 _ 2 (試料番号 13)として、図 7(b)に示すように、側面に凹凸のない 第 1ビアホール導体 1 (平面形状が長方形で、平面寸法が 0. 3mm X O. 5mm,厚み が 0. 075mm)と、セラミック積層体 10の表面に形成されたスタッド導体 5 (平面形状 が長方形で、平面寸法が 0. 3mm X 0. 5mm、厚み 0. 025mm)力 なる端子電極 1 1 を有するセラミック多層基板を作製した。
[0060] また、比較例 1—3 (試料番号 14)として、図 7(c)に示すように、第 2ビアホール導体 2の平面面積が第 1ビアホール導体 1およびスタッド導体 5の平面面積よりも大きぐ 第 1ビアホール導体 1とスタッド導体 5の平面面積が同じとなるように構成された端子 電極を有するセラミック多層基板を作製した。
[0061] また、比較例 1—4 (試料番号 15)として、図 7(d)に示すように、側面に凹凸のない 第 1ビアホール導体 1 (平面形状が長方形で、平面寸法が 0. 2mm X O. 4mm,厚み が 0. 075mm)と、セラミック積層体 10の表面に形成されたスタッド導体 5 (平面形状 が長方形で、平面寸法が 0. 3mm X O. 5mm,厚みが 0. 025mm)力 なる端子電極 を有するセラミック多層基板を作製した。
[0062] また、比較例 1—5 (試料番号 16)として、図 7(e)に示すように、第 1ビアホール導体 1 (平面形状が長方形で、平面寸法 0. 3mm X O. 5mm、厚み 0. 025mm)と、第 1ビア ホール導体 1より平面面積の小さい第 2ビアホール導体 2 (平面形状が長方形で、平 面寸法 0. 2mm X O. 4mm,厚み 0. 025mm)力 なる接続導体 4と、スタッド導体 5 (平 面形状が長方形で、平面寸法 0. 3mm X O. 5mm、厚み 0. 025mm)力 形成された 端子電極 11を備えている。
[0063] また、比較例 1—6 (試料番号 17)として、図 7(f)に示すように、図 1(b)に示した上記 実施例 1の端子電極の構成から、スタッド導体を除いた構成の端子電極を備えたセラ ミック多層基板を作製した。
[0064] これらのセラミック多層基板をハンダリフロー処理によって実装基板（プリント基板） に実装した後、実装基板を、 1. 2m、 1. 5m、および 1. 8mの高さから落下させ、セラ ミック多層基板への影響を調べた。
[0065] なお、落下試験はセラミック多層基板を実装した 10個の実装基板 (n= 10)につい て行った。そして、セラミック多層基板にクラックが入ったもの、ビアホール導体がセラ ミック多層基板を構成するセラミック積層体から抜け落ちたもの、セラミック多層基板 が実装基板から脱落したものを不良 (NG)と判定した。落下試験の結果を表 1に示 す。 [表 1]
Figure imgf000022_0001
表 1より、比較例 1 1 (試料番号 11、 12)のように、印刷電極 22のみで端子電極 1 1を形成した場合より、比較例 1— 2〜1— 6 (試料番号 13〜17)のように、ビアホーノレ 導体から、あるいはビアホール導体およびスタッド導体から端子電極 11を形成した場 合のほうが、落下強度は高くなる傾向が認められた。
[0068] また、比較例 1 6 (試料番号 17)は、ビアホール導体の構成が上記本願発明の実 施例 1 1〜1 8の構成と同様であることから、落下強度の向上が認められたが、ス タッド導体を備えていないため、その効果は必ずしも十分ではないことが確認された
[0069] これに対し、本願発明の実施例 1一:!〜 1一 8 (試料番号:!〜 8)および変形例 1一 1 、 1 _ 2 (試料番号 9、 10)のセラミック多層基板の場合、落下強度が優れていることが 確認された。また、スタッド導体の厚みが大きくなると、落下強度がさらに高くなること 、スタッド導体の厚みが 0. 010mm以上であれば十分な効果が得られることが確認さ れた。
[0070] なお、スタッド導体の厚みが 0. 500mmの実施例 1一 8 (試料番号 8)の試料の場合 、スタッド導体が折れる場合があり、これはスタッド導体 5が厚すぎるための弊害が生 じたものと考えられる。
[0071] なお、上記の落下試験の際に、セラミック積層体にクラックが発生する位置は、応力 の集中するセラミック積層体と端子電極の境目であるが、セラミック積層体と端子電極 の接触部が印刷電極のように 2次元的（平面的）ではなぐ上記実施例の場合のよう なビアホール導体とスタッド導体からなる端子電極のように 3次限的（立体的）な接触 とすることにより、応力集中を緩和させることが可能になり、落下強度を高めることが可 能になる。また、ビアホール導体からなる接続導体の側面に凸凹を設けることにより、 セラミック積層体との接触面積が大きくなり、落下強度を向上させることが可能になる 。特に、ビアホール導体からなる接続導体とスタッド導体からなる端子電極の形状を、 中間部の平面面積が小さい形状とすることにより、ビアホール導体の抜け落ちを抑制 する効果が高くなることが確認された。
[0072] さらに延性に富んだ Agのような金属で構成されたスタッド導体を配設することにより 、セラミック多層基板を構成するセラミック積層体と実装基板との間にある程度の隙間 を確保することが可能になり、落下の際生じる実装基板の橈みモード、ねじりモード がセラミック多層基板に伝達されることを緩和して、落下強度を向上させることが可能 になることが確認された。なお、スタッド導体によるこの効果を発現させるためには、ス タッド導体にある程度の高さ（厚み）が必要である力 その高さ（厚み）が 0· 010mm以 上、さらには、 0. 025mm〜0. 300mmであれば、し力るべき効果が得られることが確 p' c! "れ /こ。
[0073] なお、スタッド導体の形成方法としては本発明の実施例に限定されるものではなぐ 印刷、めっきなどの方法により形成することも可能である。
実施例 2
[0074] 図 8(a), (b), (c)は本願発明の他の実施例（実施例 2)にかかるセラミック多層基板の 要部構成を示す図である。
[0075] この実施例 2では、上記実施例 1で用いた材料と同じ材料を用いて、図 8(a), (b), (c )に示すような構造を有する端子電極を備えたセラミック多層基板 (実施例 2— :!〜 2 — 3 (表 2の試料番号 20〜22)の試料）を作製した。なお、セラミック多層基板の製造 方法、製造条件などは、上記実施例 1の場合と同様とした。
[0076] 図 8(a)に示す端子電極 11は、円錐台形状の第 1ビアホール 1と、逆円錐台形状の 第 2ビアホール 2とからなる接続導体 4と、セラミック積層体 10の第 1主面 10a (下面） に配設された円柱形状のスタッド導体 5とから形成されている。さらに、円柱形状のス タッド導体 5と、実装基板 21上のランド電極 16がはんだ 14により接続されている（実 施例 2— 1、試料番号 20)。
また、図 8(b)に示す端子電極 11は、逆円錐台形状の第 1ビアホール 1と、同じく逆 円錐台形状の第 2ビアホール 2とからなる接続導体 4と、セラミック積層体 10の第 1主 面 10a (下面）に配設された円柱形状のスタッド導体 5とから形成されている。さらに、 円柱形状のスタッド導体 5と、実装基板 21上のランド電極 16がはんだ 14により接続さ れている（実施例 2— 2、試料番号 21)。
[0077] また、図 8(c)に示す端子電權ま、円錐台形状の第 1ビアホール 1と、同じく円錐台 形状の第 2ビアホール 2とからなる接続導体 4と、セラミック積層体 10の第 1主面 10a ( 下面）に配設された円柱形状のスタッド導体 5とから形成されている。さらに、円柱形 状のスタッド導体 5と、実装基板 21上のランド電極 16がはんだ 14により接続されてい る（実施例 2— 3、試料番号 22)。
なお、図 8(a), (b), (c)に示す端子電極 1 1を構成する第 1ビアホール導体 1および 第 2ビアホール導体 2の寸法は、大径 0. 3mm、小径 0. 2mm、厚み 0. 025mmであり 、スタッド導体の寸法は、直径 0· 3mm、厚み 0. 025mmである。
[0078] また、端子電極 11は、図 9に示すような態様で、平面寸法が 3mm X 3mmで、厚み が 0. 500mmのセラミック積層体 10の第 1主面 10a (下面）に、横方向に 1. Ommの間 隔 G1および縦方向に 1. Ommの間隔 G2をおいて配置した。
[0079] また、本願発明のセラミック多層基板の範囲内に含まれる変形例（変形例 2 _ 1、試 料番号 23)に力かるセラミック多層基板として、図 10に示すような端子電極を有する セラミック多層基板を作製した。この変形例 2—1の端子電極 11は、逆円錐台形状の 第 1ビアホール導体 1と、ビアホール導体 1の小径より直径の大きい円柱形状のスタツ ド導体 5から形成されている。なお、この変形例 2—1の場合にも、第 1ビアホール導 体 1の寸法は、大径 0. 3mm、小径 0. 2mm,厚み 0. 025mmであり、スタッド導体の寸 法は、直径 0. 3mm,厚み 0. 025mmである。
[0080] また、比較のため、下記の比較例 2— :!〜 2— 5 (試料番号 24〜29)の試料を作製 した。
なお、第 1および第 2ビアホール導体 2、スタッド導体 5の構成材料、寸法などは、上 記実施例 2— :!〜 2— 3のセラミック多層基板の場合と同様である。
[0081] 比較例 2—1として、図 11(a)に示すように、セラミック積層体 10に、 0. 3mm X O. 5m mの印刷電極 22を配設して端子電極としたセラミック多層基板を作製した。端子電極 11 (印刷電極 22)の材料としては、上記実施例 1でビアホール導体に用いたものと同 じ導電性ペーストを用いたもの（試料番号 24)と、電極強度を向上させるためにガラス を添加した導電性ペーストを用いたもの（試料番号 25)を作製した。ガラスを添加した 導電性ペーストの抵抗率は、上記実施例 1でビアホール導体に用いた導電性ペース トに比べて 10。/o高くなつている。なお、この端子電極は上記実施例 1に記載されてい る図 7(a)に示した比較例 1― 1 (試料番号 11または 12)のものと同じである。
[0082] 比較例 2— 2 (試料番号 26)として、図 11(b)に示すように、第 1および第 2ビアホー ル導体 1 , 2からなる接続導体 4の構成は実施例 2— 1の図 8(a)の端子電極 11と同じ で、スタッド導体 5を備えていない端子電極 11を有するセラミック多層基板を作製した [0083] 比較例 2— 3 (試料番号 27)として、図 11(c)に示すように、実施例 2— 2の図 8(b)の 端子電極 11と同じで、スタッド導体 5を備えてレ、なレ、端子電極 11を有するセラミック 多層基板を作製した。
[0084] 比較例 2_4 (試料番号 28)として、図 11(d)に示すように、実施例 2_ 3の図 8(c)の 端子電極 11と同じで、スタッド導体 5を備えてレ、なレ、端子電極 11を有するセラミック 多層基板を作製した。
[0085] 比較例 2— 5 (試料番号 29)として、図 11(e)に示すように、円錐台形状の第 1ビアホ ール導体 1とスタッド導体 5からなる端子電極 11を有するセラミック多層基板を作製し た。
[0086] そして、これらのセラミック多層基板をハンダリフロー処理によって実装基板（プリン ト基板）に実装した後、実装基板を、 1. 2m、 1. 5m、および 1. 8mの高さから落下さ せ、セラミック多層基板への影響を調べた。
なお、落下試験はセラミック多層基板を実装した 10個の実装基板 (n= 10)につい て行った。そして、セラミック多層基板にクラックが入ったもの、ビアホール導体がセラ ミック多層基板を構成するセラミック積層体から抜け落ちたもの、セラミック多層基板 が実装基板から脱落したものを不良 (NG)と判定した。落下試験の結果を表 2に示 す。
[0087] [表 2]
不良発生数
試料
条件
番号 落下位置 落下位置 落下位置
1. 2m 1. 5m 1. 8m
20 実施例 2-1 0 0 0
21 実施例 2-2 0 0 0
22 実施例 2-3 0 0 0
23 変形例 2 - 1 0 0 1
24 比較例 2 - 1 4 6 8
比較例 2 - 1
25 1 3 7
(力'ラス添加へ' -スト使用）
26 比較例 2-2 0 0 2
27 比較例 2-3 0 0 2
28 比較例 2-4 0 1 2
29 比較例 2-5 0 2 3
[0088] 表 2より、比較例 2— 1 (試料番号 24、 25)のように、印刷電極のみで端子電極を形 成した場合より、比較例2_ 2〜2_ 5 (試料番号26〜29)のょぅに、ビアホール導体 から、あるいはビアホール導体およびスタッド導体から端子電極を形成した場合のほ うが、落下強度は高くなる傾向が認められた。
[0089] また、比較例 2 _ 5 (試料番号 29)は、接続導体 4であるビアホール導体の側面に凹 凸がなぐしかも、第 1ビアホール導体 1がセラミック積層体 10の第 1主面に向かって 平面面積が大きくなるような形状を有しているため、落下強度が低くなることが確認さ れた。
[0090] 本願発明の実施例 2—：!〜 2— 3および本願発明の範囲内の変形例 2— 1 (試料番 号 23)の場合には、セラミック積層体 10の第 1主面 10aからセラミック積層体 10の内 層側に向かって、平面面積が連続的または段階的に大きくなる部分を有するビアホ ール導体からなる接続導体を備えていることから落下強度が高くなることが確認され た。
[0091] この実施例 2より、ビアホール導体を円錐台形状とし、これを所定の向きとなるように 組み合わせることにより、セラミック積層体 10の第 1主面 10aからセラミック積層体 10 の内層側に向かって、平面面積が連続的または段階的に大きくなる部分を有するビ ァホール導体からなる接続導体を確実に形成することが可能になり、実施例 1の場合 と同様に落下強度が大きぐ実装信頼性に優れたセラミック多層回路基板が得られる ことが確認された。
実施例 3
[0092] 図 12,図 13は本願発明の他の実施例（実施例 3)に力かるセラミック多層基板の要 部構成（主として端子電極の構成)を示す図である。
[0093] 図 12に示した端子電極（実施例 3— 1の構成、試料番号 30)は、第 1ビアホール導 体 1とスタッド導体 5の間に導電性ペーストを印刷することにより形成した、第 1ビアホ ール導体 1よりも平面面積の大きレ、（0. 4mm X O. 6mm)印刷電極（キャッチパッド） 2 3を備えていることを除いては、図 1(b)に示す本願発明の実施例 1の端子電極の構 成と同じ構成を備えている。
[0094] また、図 13に示した端子電極（実施例 3 _ 2の構成、試料番号 31 )は、第 1ビアホー ル導体 1とスタッド導体 5の間に導電性ペーストを印刷することにより形成した、第 1ビ ァホール導体 1よりも平面面積の大きレ、（0. 4mm X O. 6mm)印刷電極（キャッチパッ ド） 23を備えており、かつ、スタッド導体 5として平面面積が第 1ビアホール導体 1より も小さい（平面面積 0. 2mm X O. 3mm)ものが用いられていることを除いては、図 1(b) に示す本願発明の実施例 1の端子電極の構成と同じ構成を備えてレ、る。
[0095] 上記実施例 3 _ 1および実施例 3 _ 2のセラミック多層基板をハンダリフロー処理に よって実装基板（プリント基板）に実装した後、実装基板を、 1. 2m、 1. 5m、 1. 8m、 および 2. lmの高さから落下させ、セラミック多層基板への影響を調べた。その結果 を表 3に示す。
[0096] また、表 1の試料番号 6の実施例 1 6と同じ試料（表 3の試料番号 32)と、表 1の試 料番号 10の変形例 1—2と同じ試料 (試料番号 33)の不良発生数も同様に調べた。
[0097] [表 3] 不良発生数
試料
条件
番号 落下位置 落下位置 落下位置 落下位置
1. 2m 1. 5m 1. 8m 2. lm
30 実施例 3-1 0 0 0 0
31 実施例 3-2 0 0 0 0
表 1の実施例 1 - 6
32 0 0 0 1
(試料番号 6)
表 1の変形例卜 2
33 0 0 0 1
(試料番号 10)
[0098] 表 3に示すように、実施例 3— 1および実施例 3— 2の構成においては、印刷電極（ キャッチパッド） 23の効果により、落下強度が向上していることがわかる。
[0099] この実施例 3より、スタッド導体とビアホール導体の間に印刷電極（キャッチパッド） 2 3を配設することにより、落下強度をさらに向上させることが可能になり、さらに信頼性 の高いセラミック多層基板を得ることが可能になる。
実施例 4
[0100] 図 14は本願発明のさらに他の実施例（実施例 4)に力かるセラミック多層基板を示 す断面図であり、図 15はその平面図である。なお、図 14および図 15において、図 1 および図 5と同一符号を付した部分は、同一または相当する部分を示している。
[0101] この実施例 4のセラミック多層基板は、図 14, 15に示すように、セラミック積層体 10 の第 1主面 10aの周縁部に、第 1主面 10aから突出した複数の端子電極 11、すなわ ち、第 1ビアホール導体 1と、第 2ビアホール導体 2と、第 3ビアホール導体 3とからなる 接続導体 4と、スタッド導体 5とからなる端子電極 11を具備している。そして、端子電 極 11を構成する複数のスタッド導体 5により囲まれた領域 Rには、ワイヤボンディング された半導体 IC30が搭載されている。すなわち、複数のスタッド導体 5により囲まれ た領域 Rは、電子部品（この実施例 4では半導体 IC30)が収容されるキヤビティ構造 部となっている。
そして、この実施例 4においても、端子電極 11 (を構成する接続導体 4)のセラミック 積層体 10への結合強度が大きくなるように、第 2ビアホール導体 2の平面面積が、第 1ビアホール導体 1および第 3ビアホール導体 3の平面面積よりも小さくなるように構 成されている。
[0102] さらに、この複数のスタッド導体 5により囲まれた領域 (キヤビティ構造部） Rには、ヮ ィャボンディングにより半導体 IC30が搭載され、樹脂 20により封止されている。
[0103] そして、封止用の樹脂 20は、外部との接続のために露出させたスタッド導体 5の下 端部を除いて、セラミック積層体 10の第 1主面 10a側の全体を覆うように配設されて おり、半導体 IC30,スタッド導体 5が全体として一体に樹脂 20により覆われている。
[0104] この実施例 4のような構成を有するセラミック多層基板 Aにおいては、封止用の樹脂
20が、複数のスタッド導体 5および該スタッド導体 5により囲まれた領域 Rに搭載され た半導体 IC30を全体として一体に覆っているため、スタッド導体 5、キヤビティ構造部 、半導体 IC30のワイヤボンディング部などを含めた、セラミック積層体 10の第 1主面 10a側の構造部全体の強度を大幅に向上させて、高密度で信頼性の高いセラミック 多層基板 Aを得ることが可能になる。
なお、封止用の樹脂として、 1種類の樹脂を用い、この樹脂によって複数のスタッド 導体と半導体 ICのような部品とを一体的に封止していてもよいが、複数のスタッド導 体間に設けられる樹脂と電子部品をカバーする樹脂とが異なる種類の樹脂であって あよい。
この場合、前者の樹脂として、スタッド導体を補強するための樹脂 (比較的粘性の 高い樹脂)を用い、後者の樹脂として、比較的粘性の低い樹脂を用いる、というように 、用途、 目的に応じて最適な樹脂を選択することが可能である。
また、先に前者の樹脂をキヤビティの壁部となるように設け、後に後者の樹脂を設け ることにより、前者の樹脂が後者の樹脂の堰堤となり、後者の樹脂の不所望な張り出 しを防ぐことができる。
[0105] また、図 16は本願発明の実施例 4にかかるセラミック多層基板の変形例を示す断 面図である。なお、図 16において、図 1、図 5と同一符号を付した部分は、同一また は相当する部分を示してレ、る。
[0106] この図 16に示すセラミック多層基板 Aにおいては、一部の第 1ビアホール導体 1 (図 16のセラミック多層基板 Aでは左側の第 1ビアホール導体 1)および一部の第 2ビアホ ール導体 2 (図 16のセラミック多層基板 Aでは右側の第 2ビアホール導体 2) 、複数 の導体 laおよび複数の導体 2aから構成されている。
また、この変形例においても、端子電極 11 (を構成する接続導体 4)のセラミック積 層体 10への結合強度が大きくなるように、上記の複数の導体 laから形成される第 1 ビアホール導体 1および複数の導体 2aから形成される第 2ビアホール導体 2には、そ れぞれ他のビアホール導体よりも平面面積が小さくなるように構成されている。
その他の構成は、上述の実施例 4のセラミック多層基板（図 14および図 15参照）と 同様であることから、重複を避けるため、説明を省略する。
この変形例の場合のように、所定の第 1ビアホール導体 1および第 2ビアホール導 体 2を、複数の導体 laおよび 2aから構成するようにした場合、第 1ビアホール導体 1 , 第 2ビアホール導体 2,第 3ビアホール導体 3，スタッド導体 5からなる端子電極 1 1の セラミック積層体 10への結合強度を大幅に向上させることが可能になり、キヤビティ 構造部の信頼性を十分に高めることが可能になる。
また、その他の点においても、上記実施例 4の場合と同様の効果を得ることができる
[0107] なお、実施例 4および上記変形例の場合のように、複数のスタッド導体 5を用いてキ ャビティ構造を形成する場合、スタッド導体 5の高さは、 100〜1000 /i mの範囲とす ることが好ましレ、。また、スタッド導体 5の高さは、 200〜800 111の範囲とすることカょ り好ましい。
スタッド導体の高さが 100 / mより低くなると、搭載される電子部品の上端部が、スタ ッド導体の上端部から大きく突出してしまう、すなわち、電子部品をキヤビティ構造部 内に収容しきれなくなるため、セラミック多層基板のマザ一基板への実装構造が制約 されてしまうという問題を生じることがある。
また、スタッド導体の高さが 1000 μ mを超えると、スタッド導体の強度が低下すると レ、う問題を生じることがある。
[0108] なお、本願発明は上記実施例に限定されるものではなぐセラミックグリーンシート を構成するセラミック粉末の種類、セラミック多層基板の製造条件、端子電極の具体 的な構成などに関し、発明の範囲内において、種々の応用、変形を加えることが可 能である。
産業上の利用可能性
上述のように、本願発明によれば、端子電極とセラミック多層基板を構成するセラミ ック積層体との結合強度 (接続強度）が大きぐかつ、セラミック多層基板が実装され た実装基板に橈みが生じた場合にも、セラミック多層基板に応力が加わって、セラミツ ク多層基板の破損や脱落などを招くこと内信頼性の高いセラミック多層基板を得るこ とが可能になる。
したがって、本願発明は、種々の電子機器に汎用されているセラミック多層基板お よびセラミック多層基板を製造する分野に広く適用することが可能である。

Claims

請求の範囲
[1] 積層された複数のセラミック層からなるセラミック積層体と、
前記セラミック積層体の内部に配設された回路要素と、
前記セラミック積層体の実装時に実装基板と対向する第 1主面に形成された、実装 基板への接続用の端子電極とを備えたセラミック多層基板において、
前記端子電極が、（a)前記セラミック積層体の第 1主面から突出するような態様で第 1主面上に配設されたスタッド導体と、（b)前記回路要素と、前記スタッド導体とを接続 する接続導体であって、前記セラミック積層体の内部に配設されているビアホール導 体力 なる接続導体とを備え、
ビアホール導体とスタッド導体のうち、第 1主面上の平面面積の大きい方の導体に より前記第 1主面に形成される領域内に、第 1主面上の平面面積が小さい方の導体 により形成される領域の略全体が含まれるように構成されており、かつ、
前記端子電極のうち、前記接続導体、または、前記スタッド導体と前記接続導体の 境界部に、前記セラミック積層体の前記第 1主面側からセラミック積層体の内層側に 向かってみた場合における、第 1主面側領域と内層側領域よりも平面面積の小さい 小面積部分であるくびれ領域が配設されていること
を特徴とするセラミック多層基板。
[2] 前記端子電極を構成する接続導体が、（a)前記セラミック積層体の前記第 1主面に 露出するように配設され、該露出した表面において前記スタッド導体と接合する第 1 ビアホール導体と、（b)前記第 1ビアホール導体の内層側に位置して前記第 1ビアホ ール導体と接合する第 2ビアホール導体を具備し、前記第 2ビアホール導体の平面 面積が、前記第 1ビアホール導体の平面面積よりも大きいことを特徴とする請求項 1 記載のセラミック多層基板。
[3] 前記端子電極を構成する接続導体が、
(a)前記セラミック積層体の前記第 1面に露出するように配設され、該露出した表面 において、前記スタッド導体と接合する第 1ビアホール導体と、（b)前記第 1ビアホー ル導体の内層側に位置して前記第 1ビアホール導体と接合する第 2ビアホール導体 と、（c)前記第 2ビアホール導体の内層側に位置して前記第 2ビアホール導体と接合 する第 3ビアホール導体とを具備し、前記端子電極を構成する、スタッド導体および ビアホール導体の、連続するいずれ力 3つの導体のうち、中央の導体の平面面積が 、その両側の導体の平面面積よりも小さいこと
を特徴とする請求項 1記載のセラミック多層基板。
[4] 前記端子電極を構成する接続導体が、（a)前記セラミック積層体の前記第 1主面に 露出するように配設され、該露出した表面において前記スタッド導体と接合する第 1 ビアホール導体と、（b)前記第 1ビアホール導体の内層側に位置して前記第 1ビアホ ール導体と接合する第 2ビアホール導体と、（c)前記第 2ビアホール導体の内層側に 位置して前記第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、前記第 3ビアホール導体の平面面積力 S、第 1および第 2ビアホール導体の平面面積よりも大 きぐかつ、前記スタッド導体の平面面積が前記第 1ビアホール導体の平面面積より も大きいことを特徴とする請求項 1記載のセラミック多層基板。
[5] 前記端子電極を構成する接続導体が、（a)前記セラミック積層体の前記第 1主面に 露出するように配設され、該露出した表面において前記スタッド導体と接合する第 1 ビアホール導体と、（b)前記第 1ビアホール導体の内層側に位置して前記第 1ビアホ ール導体と接合する第 2ビアホール導体と、（c)前記第 2ビアホール導体の内層側に 位置して前記第 2ビアホール導体と接合する第 3ビアホール導体とを具備し、前記第 2ビアホール導体の平面面積力 第 1および第 3ビアホール導体の平面面積よりも小 さいことを特徴とする請求項 1記載のセラミック多層基板。
[6] 前記ビアホール導体が、前記第 1主面を下面としたときに、略逆円錐台形状の部分 を含むものであることを特徴とする請求項 1のセラミック多層基板。
[7] 前記ビアホール導体が、前記第 1主面を下面としたときに、セラミック層の積層方向 に重なるように配設された複数の略円錐台形状のビアホール導体を含むものである ことを特徴とする請求項 1記載のセラミック多層基板。
[8] 前記スタッド導体と前記ビアホール導体とが、同時焼成によって一体化されたもの であることを特徴とする請求項 1〜7のいずれかに記載のセラミック多層基板。
[9] 前記スタッド導体の、前記セラミック積層体の第 1主面から突出した部分の高さが 1 0 μ m以上であることを特徴とする請求項 1〜8のいずれかに記載のセラミック多層基 板。
[10] 複数の前記スタッド導体が、前記セラミック積層体の前記第 1主面の周縁部に形成 され、前記複数のスタッド導体に囲まれた領域に電子部品が搭載されているとともに 、前記電子部品が、前記スタッド導体とともに樹脂で封止されていることを特徴とする 請求項 1〜9のいずれかに記載のセラミック多層基板。
[11] 内部に回路要素が配設され、実装時に実装基板と対向するセラミック積層体の第 1 主面に端子電極を備えたセラミック多層基板であって、前記端子電極が、（a)前記セ ラミック積層体の第 1主面から突出するような態様で第 1主面上に配設されたスタッド 導体と、（b)前記回路要素と、前記スタッド導体とを接続する接続導体であって、前記 セラミック積層体の内部に配設されているビアホール導体からなる接続導体とを備え 、ビアホール導体とスタッド導体のうち、第 1主面上の平面面積の大きい方の導体に より前記第 1主面に形成される領域内に、第 1主面上の平面面積が小さい方の導体 により形成される領域の略全体が含まれるように構成されており、かつ、前記端子電 極のうち、前記接続導体、または、前記スタッド導体と前記接続導体の境界部に、前 記セラミック積層体の前記第 1主面からセラミック積層体の内層側に向かってみた場 合における、第 1主面側領域と内層側領域よりも平面面積の小さい小面積部分であ るくびれ領域が配設された構造を有するセラミック多層基板の製造方法であって、
(ィ)複数の未焼成セラミック層を積層することにより形成された未焼成セラミック積層 体であって、内部に回路要素が配設され、少なくとも製品であるセラミック多層基板の 実装時に実装基板と対向する第 1主面となる面を構成する最外層の未焼成セラミック 層には未焼成ビアホール導体が配設された未焼成セラミック積層体と、
前記未焼成セラミック積層体の前記第 1主面となる面に配設された、前記未焼成セ ラミック層の焼結温度では実質的に焼結しないセラミックを主成分とする収縮抑制層 と、
前記収縮抑制層中に、一面が前記未焼成セラミック積層体の前記第 1主面となる 面と接するように配設された未焼成スタッド導体と
を具備し、焼成後に前記収縮抑制層を除去することにより前記構造を有するセラミ ック多層基板が得られるような未焼成セラミック複合積層体を作製する工程と、 (口)前記未焼成セラミック複合積層体を、前記未焼成セラミック層の焼結温度以上 で、かつ、前記収縮抑制層が焼結しない温度で焼成する工程と、
(ハ)焼成後の前記セラミック複合積層体から前記収縮抑制層を除去する工程と を具備することを特徴とするセラミック多層基板の製造方法。
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