JP2007053328A - チップ型電子部品内蔵型多層基板及びその製造方法 - Google Patents

Abstract

【課題】従来の多層セラミック基板の場合には、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部のいずれか片側で接続されるため、積層時の積みズレや焼成時の収縮挙動の差異により接続信頼性の低下を生じる。
【解決手段】本発明のチップ型電子部品内蔵型多層基板１０は、複数の誘電体層１１Ａが積層され且つ内部導体パターン１２を有する多層基板１１と、隣接する上下の誘電体層１１Ａの界面に設けられ且つ外部端子電極１３Ａを有するチップ型電子部品１３と、を含み、外部端子電極１３Ａは、第１接続導体１４Ａ及び第２接続導体１４Ｂの両者を介して内部導体パターン１２に接続されており、第１接続導体１４Ａは、上記界面から下方向へチップ型電子部品１３に沿って延びており、第２接続導体１４Ｂは、上記界面から上方向へチップ型電子部品１３に沿って延びている。
【選択図】図１

Description

本発明は、チップ型電子部品内蔵型多層基板及びその製造方法に関し、更に詳しくは、多層基板内の配線導体と多層基板に内蔵されたチップ型電子部品との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法に関するものである。

従来のこの種の技術としては特許文献１に記載の電子部品内蔵多層セラミック基板や、特許文献２に記載の多層セラミック基板およびその製造方法がある。

特許文献１に記載された電子部品内蔵多層セラミック基板は、多層セラミック基板と、多層セラミック基板内に凹部または貫通孔から形成される空間内に収容されたチップ型電子部品と、多層セラミック基板の層間または空間内に設けられている上記チップ型電子部品を配線している導体と備えている。このように多層セラミック基板内の空間内にチップ型電子部品を収容するため、平面性を悪化させることなく、所望形状の多層セラミック基板が得られる。

特許文献２に記載された多層セラミック基板の製造方法の場合には、セラミック機能素子を予め焼成して得られたプレート状の焼結体プレートをもって、コンデンサ素子、インダクタ素子及び抵抗素子等の機能素子を作製しておき、これらの機能素子を未焼結複合積層体内に内蔵させる。未焼結複合積層体は、基体用グリーン層と、難焼結性材料を含む拘束層と、配線導体とを備えており、これを焼成したとき、拘束層の作用により、基体用グリーン層は主面方向での収縮が抑制される。そのため、機能素子を内蔵した状態で未焼結複合積層体を問題なく焼成することができると共に、機能素子と基体用グリーン層との間で成分の相互拡散が生じず、機能素子の特性が焼成後も維持される。

特公平０６−３２３７８号公報 特開２００２−８４０６７号公報

しかしながら、特許文献１及び特許文献２に記載の多層セラミック基板の場合には、内蔵される電子部品と多層基板の配線導体との電気的接続構造は、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部のいずれか片側で接続されるため、積層時のシートの積みズレあるいは焼成時のわずかな収縮挙動の差異により電子部品と配線導体との間の断線による初期不良及び接続信頼性の低下を生じるという課題があった。

また、特許文献２に記載のように、焼結体プレートを収納する場合には、基板全体として無収縮プロセスで形成されるものの、焼結体プレートと配線導体間での導通が十分ではないという課題があった。

本発明は、上記課題を解決するためになされたもので、積層時の位置ずれや焼成時の収縮による内部配線パターンと内蔵チップ型電子部品との間の断線を確実に防止することができ、チップ型電子部品と多層基板の配線導体との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法を提供することを目的としている。

本発明の請求項１に記載のチップ型電子部品内蔵型多層基板は、複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、隣接する上下の誘電体層の界面に設けられ且つ端子電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、上記チップ型電子部品の端子電極は、第１接続導体及び第２接続導体の両者を介して上記内部導体パターンに接続されており、上記第１接続導体は、上記界面から一方向へ上記チップ型電子部品に沿って延びており、上記第２接続導体は、上記界面から上記第１接続導体とは反対方向へ上記チップ型電子部品に沿って延びていることを特徴とするものである。

また、本発明の請求項２に記載のチップ型電子部品内蔵型多層基板は、請求項１に記載の発明において、上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とするものである。

また、本発明の請求項３に記載のチップ型電子部品内蔵型多層基板は、請求項１または請求項２に記載の発明において、上記チップ型電子部品は、その素体内に内部電極を有しており、上記内部電極が上記素体の端面に露呈する部分が、上記チップ型電子部品の上記端子電極を形成していることを特徴とするものである。

また、本発明の請求項４に記載のチップ型電子部品内蔵型多層基板は、請求項１〜請求項３のいずれか１項に記載の発明において、上記第１接続導体と上記第２接続導体とで、上記チップ型電子部品の上面端部、側面及び下面端部を連続して被覆する接続導体が形成されていることを特徴とするものである。

また、本発明の請求項５に記載のチップ型電子部品内蔵型多層基板は、請求項１〜請求項４のいずれか１項に記載の発明において、上記チップ型電子部品は、上記誘電体層の界面に複数配置されていることを特徴とするものである。

また、本発明の請求項６に記載のチップ型電子部品内蔵型多層基板は、請求項１〜請求項５のいずれか１項に記載の発明において、上記チップ型電子部品は、上記誘電体層の積層方向に複数配置されていること特徴とするものである。

また、本発明の請求項７に記載のチップ型電子部品内蔵型多層基板は、請求項１〜請求項６のいずれか１項に記載の発明において、上記誘電体層は低温焼結セラミック層であり、上記チップ型電子部品の素体はセラミック焼結体であることを特徴とするものである。

また、本発明の請求項８に記載のチップ型電子部品内蔵型多層基板の製造方法は、第１の誘電体材料層上に第１接続導体材料層を設ける工程と、端子電極を有するチップ型電子部品を、その端子電極が上記第１接続導体材料層に接するように、上記第１の誘電体材料層上に搭載する工程と、第２接続導体材料層を有する第２の誘電体層材料層を、第２接続導体材料層の一部が上記第１接続導体材料層の一部に接するように、上記第１の誘電体材料層と重ね合わせる工程と、を有することを特徴とするものである。

また、本発明の請求項９に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項８に記載の発明において、上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とするものである。

また、本発明の請求項１０に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項８または請求項９に記載の発明において、上記チップ型電子部品として、その素体に内部電極を有しており、この内部電極が上記素体内の端面に露呈する部分が、上記チップ型電子部品の上記端子電極を形成していることを特徴とするものである。

また、本発明の請求項１１に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項８〜請求項１０のいずれか１項に記載の発明において、上記第１、第２の誘電体材料層として低温焼結セラミックグリーンシートを用いると共に、上記チップ型電子部品の素体としてセラミック焼結体を用いること特徴とするものである。

本発明の請求項１〜請求項１１に記載の発明によれば、積層時の位置ずれや焼成時の収縮による内部配線パターンと内蔵チップ型電子部品との間の断線を確実に防止することができ、チップ型電子部品と多層基板の配線導体との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法を提供することができる。

以下、図１〜図１４に示す実施形態に基づいて本発明を説明する。

第１の実施形態
本実施形態のチップ型電子部品内蔵型多層基板１０は、例えば図１の（ａ）に示すように、複数の誘電体層１１Ａが積層され且つ内部導体パターン１２を有する多層基板１１と、上下の誘電体層１１Ａの界面に設けられ且つ両端部に外部端子電極１３Ａを有するチップ型電子部品１３と、を含んで構成されている。チップ型電子部品１３の外部端子電極１３Ａは、後述のように第１、第２接続導体１４Ａ、１４Ｂを介して上下の誘電体層１１Ａの界面に設けられた内部導体パターン１２に接続されている。

また、多層基板１１の上面には複数の表面実装部品２０が搭載されている。複数の表面実装部品２０としては、半導体素子、ガリウム砒素半導体素子等の能動素子やコンデンサ、インダクタ、抵抗等の受動素子等が半田や導電性樹脂を介して、あるいはＡｕ、Ａｌ、Ｃｕ等のボンディングワイヤーを介して多層基板１１上面の表面電極１５に電気的に接続されている。チップ型電子部品１３と表面実装部品２０は、表面電極１５及び内部導体パターン１２を介して互いに電気的に接続されている。

而して、多層基板１１を構成する誘電体層１１Ａの材料は、特に制限されないが、例えばセラミック材料または熱硬化性樹脂や光硬化性樹脂等の硬化性樹脂材料によって形成することができる。内部導体パターン１２を高密度化するには、多層基板１１の材料としてはセラミック材料を好ましく用いることができる。

セラミック材料としては、例えば低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料を使用することができる。低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミックとしては、具体的には、アルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ_２Ｏ_３−ＳｉＯ_２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ_２Ｏ_３−ＳｉＯ_２系セラミック粉末やＡｌ_２Ｏ_３−ＣａＯ−ＳｉＯ_２−ＭｇＯ−Ｂ_２Ｏ_３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。多層基板１１の材料として低温焼結セラミック材料を用いることによって、内部導体パターン１２及び表面電極にＡｇまたはＣｕ等の低抵抗で低融点をもつ金属を用いることができ、多層基板１１と内部導体パターン１２とを１０５０℃以下の低温で同時焼成することができる。

また、セラミック材料として、高温焼結セラミック（ＨＴＣＣ：High Temperature Co-fired Ceramic）材料を使用することができる。高温焼結セラミック材料としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助剤を加え、１１００℃以上で焼結されたものが用いられる。このとき、内部導体パターン１２及び表面電極としては、モリブデン、白金、パラジウム、タングステン、ニッケル及びこれらの合金から選択される金属を使用する。

多層基板１１は、図１の（ａ）に示すように、その内部に形成された内部導体パターン１２と、その上下両面に形成された表面電極１５とを有している。内部導体パターン１２は、上下の誘電体層１１Ａの界面に沿って所定のパターンで形成された面内導体１２Ａと、上下の面内導体１２Ａを接続するように所定のパターンで配置して形成されたビア導体１２Ｂとから形成されている。

チップ型電子部品１３は、図１の（ａ）、（ｂ）に示すように、上下の誘電体層１１Ａ、１１Ａの界面に配置され、その外部端子電極１３Ａは接続導体１４を介して上下の誘電体層１１Ａの界面に設けられた内部導体パターン１２に接続されている。チップ型電子部品１３としては、特に制限されないが、例えばチタン酸バリウムやフェライト等の１２００℃以上で焼成されたセラミック焼結体を素体としたもの、例えばコンデンサ、インダクタ、フィルタ、バラン、カップラ、共振器等のチップ型電子部品を用いることができ、これらのチップ型電子部品を目的に応じて単数あるいは複数適宜選択して用いることができる。

接続導体１４は、図１の（ｂ）、（ｃ）に示すように第１、第２接続導体１４Ａ、１４Ｂによって形成されている。第１接続導体１４Ａは、同図に示すように、チップ型電子部品１３が配置された上下の誘電体層１１Ａ、１１Ａの界面に設けられた面内導体１２Ａから下側の誘電体層１１Ａと外部端子電極１３Ａの端面との界面に沿って下方に延び、外部端子電極１３Ａの下面まで達して、側面の断面形状がＬ字状に形成されている。第２接続導体１４Ｂは、同図に示すように、チップ型電子部品１３が配置された上下の誘電体層１１Ａ、１１Ａの界面に設けられた面内導体１２Ａから上側の誘電体層１１Ａと外部端子電極１３Ａの端面との界面に沿って上方に延び、外部端子電極１３Ａの上面まで達して、側面の断面形状が倒Ｌ字状に形成されている。第１、第２接続導体１４Ａ、１４Ｂの幅は、少なくともチップ型電子部品１３の幅に相当する寸法に形成されていることが好ましい。

従って、第１、第２接続導体１４Ａ、１４Ｂは、チップ型電子部品１３の上面端部、端面及び下面端部を連続して被覆し、その外部端子電極１３Ａを上下両面から掴むように断面が角張ったＣ字形状（以下、単に「Ｃ字形状」と称す。）を呈する接続導体１４として形成され、外部端子電極１３Ａの三面、好ましくは両側面を含めた五面に対して電気的に接続されている。第１、第２接続導体１４Ａ、１４Ｂは、それぞれ面内導体１２Ａの線幅より広く形成されているため、面内導体１２Ａとの間で面内導体１２Ａの幅方向の位置ズレがあっても面内導体１２Ａと確実に接続され、面内導体１２Ａと外部端子電極１３Ａとを確実に接続するようになっている。

また、外部端子電極１３Ａと第１、第２接続導体１４は、後述のように多層基板１１を焼成する段階で、それぞれの金属粒子が粒成長して焼結し一体化して接続される。そのため、本実施形態におけるチップ型電子部品１３の外部端子電極１３Ａは、表面実装する場合のものとは異なり、半田との接続信頼性を向上させるためのＮｉやＳｎ等のメッキ膜が不要であり、むしろこのようなメッキ膜が形成されていると、焼成中にメッキ膜の金属成分が誘電体層１１Ａ内へ拡散し、却って信頼性を低下させる傾向がある。

チップ型電子部品１３は、図１の（ａ）に示すように、上述の接続構造で、必要に応じて上下の誘電体層１１Ａ、１１Ａの界面のいずれの場所にも配置することができる。即ち、チップ型電子部品１３は、同図に示すように上下の誘電体層１１Ａ、１１Ａの同一の界面に単数、または複数配置しても良く、上下の異なる複数の界面に渡って複数積層して配置しても良い。それぞれの複数のチップ型電子部品１３は、目的に応じて、面内導体１２Ａ及び断面Ｃ字形状の接続導体１４を介して互いに直列及び／または並列に接続して、信頼性の高い接続構造でチップ内蔵型多層基板１０の高機能化、高性能化を実現することができる。

また、表面実装部品２０は、図１の（ａ）に示すようにチップ型電子部品１３と適宜組み合わせて用いられる。チップ型電子部品１３と表面実装部品２０とは表面電極１５、内部導体パターン１２及び接続導体１４を介して互いに接続されている。表面実装部品２０が集積回路等の電源ノイズの影響を受けやすい部品である場合には、表面実装部品２０の電源端子及び接地端子の直下近傍でコンデンサをチップ型電子部品１３として接続することにより、集積回路等の表面実装部品２０の端子配置の制約を受けることなく、また、別途マザーボードにチップ型電子部品（コンデンサ）を実装することなく、電源電圧の安定供給及び出力の発振防止など、高効率でノイズ除去を行うことができる。

次いで、図２、図３を参照しながらチップ型電子部品内蔵型多層基板１０の製造方法について説明する。
本実施形態では無収縮工法を用いてチップ型電子部品内蔵型多層基板１０を作製する場合について説明する。無収縮工法とは、多層基板１１としてセラミック材料を用いた場合に多層基板の焼成前後で多層基板の平面方向の寸法が実質的に変化しない工法のことを云う。

本実施形態ではまず、例えば低温焼結セラミック材料を含むスラリーを用いて、図２の（ａ）、（ｂ）及び図３に示すセラミックグリーンシート１１１Ａを所定枚数作製する。また、最上層の誘電体層を形成するためのセラミックグリーンシート１１１Ａには所定のパターンでビアホールを形成する。これらのビアホール内に例えばＡｇ、ＣｕあるいはＡｕ等を主成分とする導電性ペーストを充填してビア導体部１１２Ｂを形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート１１１Ａ上に所定のパターンで塗布して、表面電極部１１５を形成し、表面電極部１１５とビア導体部１１２Ｂとを適宜接続する。

また、チップ型電子部品１３を内蔵するセラミックグリーンシート１１１Ａについては、上述の手法と同様の手法でそれぞれのパターンで面内導体部１１２Ａ及びビア導体部１１２Ｂを形成する（図３参照）。チップ型電子部品１３を配置するセラミックグリーンシート１１１Ａには、図２の（ａ）に示すように面内導体部１１２Ａを形成する際に第１接続導体部１１４Ａも同時にスクリーン印刷法で一体に形成する一方、この上に積層されるセラミックグリーンシート１１１’Ａの下面には第１接続導体部１１４Ａと対を成す第２接続導体部１１４Ｂをスクリーン印刷法で形成する。第２接続導体部１１４Ｂには面内導体部１１２Ａを含めても良い。また、チップ型電子部品１３を内蔵しないセラミックグリーンシート１１１Ａには面内導体部１１２Ａ及びビア導体部１１２Ｂを形成する。

チップ型電子部品１３を配置するセラミックグリーンシート１１１Ａの上面には、スプレー等を用いて面内導体部１１２Ａ及び第１接続導体１１４Ａ側に有機系接着剤を塗布または噴霧して有機系接着剤層（図示せず）を形成した後、図２の（ａ）に示すように、予め作製されたチップ型電子部品１３となるセラミック焼結体１１３の外部端子電極部１１３Ａ、１１３Ａをセラミックグリーンシート１１１Ａの第１接続導体部１１４Ａに位置合わせし、セラミック焼結体１１３を素体としてなるチップ型電子部品をセラミックグリーンシート１１１Ａ上に搭載し、有機接着剤層を介して第１接続導体部１１４Ａとセラミック焼結体１１３の外部端子電極１１３Ａとを接合、固定する。次いで、このセラミックグリーンシート１１１Ａに対して、図２の（ａ）に示すように面内導体１１２Ａ及び第２接続導体１１４Ｂが一体的に形成されたセラミックグリーンシート１１１’Ａを位置合わせし、所定の圧力で仮圧着して、同図の（ｂ）に示すように上下のセラミックグリーンシート１１１Ａ、１１１’Ａ間の界面にセラミック焼結体１１３を内蔵させる。尚、有機接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを使用することができる。また、有機接着剤層の厚みは、塗布の場合には３μｍ以下、噴霧の場合には１μｍ以下が好ましい。

この仮圧着によってセラミック焼結体１１３の上下半分ずつが上下のセラミックグリーンシート１１１Ａ、１１１’Ａ内に埋め込まれると共に、下側のセラミックグリーンシート１１１Ａの第１接続導体部１１４Ａと上側のセラミックグリーンシート１１１’Ａの第２接続導体部１１４Ｂとがそれぞれ外部端子電極１１３Ａと一緒に上下のセラミックグリーンシート１１１Ａ、１１１’Ａ内に引きずり込まれて、Ｃ字形状の接続導体部１１４を形成する。尚、図２の（ａ）、（ｂ）では、説明の便宜上、下側のセラミックグリーンシートを１１１Ａで示し、上側のセラミックグリーンシートを１１１’Ａで示したが、上下のセラミックグリーンシート１１１Ａにセラミック焼結体１１３を連続して設ける場合には、下側のセラミックグリーンシートが上側のセラミックグリーンシートにもなるため、複数段に渡ってセラミック焼結体１１３が設けられている場合には、１１１’Ａを１１１Ａとして示す。

その後、図３に示すように面内導体部１１２Ａ及びビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａとセラミック焼結体１１３を内蔵する二枚重ねのセラミックグリーンシート１１１Ａ、１１１Ａとを所定の順序で積層し、最上層の表面電極部１１５を有するセラミックグリーンシート１１１Ａを積層して生の積層体１１１を得る。そして、この生の積層体１１１の上下両面に拘束層１１６を配置し、上下の拘束層１１６を介して生の積層体１１１を所定の温度及び圧力で熱圧着して、図３に示す圧着体１１０を得る。拘束層１１６としては、生の積層体１１１の焼結温度では焼結しない難焼結性粉末（例えばＡｌ_２Ｏ_３等のように焼結温度の高いセラミック粉末）、具体的にはＡｌ_２Ｏ_３を主成分として含むと共に、有機バインダを副成分として含むスラリーから同図に示すようにシート状に形成されたものを用いる。

然る後、上記圧着体１１０を例えば空気雰囲気中８７０℃で焼成して、図１の（ａ）に示すチップ型電子部品内蔵型多層基板１０を得る。この焼成によって、生の積層体１１１が焼結してチップ型電子部品１３を内蔵する多層基板１１が上下の拘束層１１６間で得られる。そして、多層基板１１内の面内導体１２Ａ、第１、第２接続導体１４Ａ、１４Ｂ及びチップ型電子部品１３の外部端子電極１３Ａは、それぞれの金属粒子が粒成長して一体化し、確実に接続される。焼成温度としては、低温焼結セラミック材料が焼結する温度、例えば８００〜１０５０℃の範囲が好ましい。焼成温度が８００℃未満では生の積層体１１１のセラミック成分が十分に焼結しない虞があり、１０５０℃を超えると内部導体パターン１２や接続導体１４の金属粒子が溶融してセラミック層へ拡散する虞がある。

焼成後には、ブラスト処理や超音波洗浄処理によって上下の拘束層１１６を除去して、チップ型電子部品内蔵型多層基板１０を得る。そして、図１の（ａ）に示すようにチップ型電子部品内蔵型多層基板１０の表面電極１５に所定の表面実装部品２０を半田等の手法で実装して最終製品を得ることができる。尚、本実施形態ではチップ型電子部品１３となるセラミック焼結体１１３の外部端子電極１１３Ａは、導電性ペーストを塗布して焼き付けたものであっても、導電性ペーストを塗布して乾燥させて焼き付ける前のものであっても良い。

本実施形態では、面内導体１２Ａと外部端子電極１３Ａを接続する第１、第２接続導体１４Ａ、１４Ｂは、図１〜図３に示すように上下対称で、両者１４Ａ、１４Ｂで断面略Ｃ字形状を形成しているが、第１、第２接続導体１４Ａ、１４Ｂは、図４、図５に示すように上下非対称に形成したものであっても良い。

図４の（ａ）に示す場合には、左側の第１接続導体１４Ａ及び右側の第２接続導体１４Ｂは、それぞれ図１〜図３に示す上記実施形態の第１、第２接続導体と同様に構成されているが、左側の第２接続導体１４Ｂ及び右側の第１接続導体１４Ａは、上記実施形態の場合より短く形成されている。そして、左右の第１、第２接続導体１４Ａ、１４Ｂは、チップ型電子部品１３の長手方向の断面を基準にすれば、互いに点対称の関係になっている。この接続構造を得る場合は、同図に（ｂ）に示すように、下側のセラミックグリーンシート１１１Ａには左側の第１接続端部１１４Ａの右端が、対応するセラミック焼結体１１３の外部端子電極１１３Ａの内端に位置し、右側の第１接続端部１１４Ａの左端が、対応する外部端子電極１１３Ａの内端の途中に位置するように形成する。左右の第２接続導体部１１４Ｂ、１１４Ｂは、左右の第１接続導体部１１４Ａ、１１４Ａとは逆の関係になるように上側のセラミックグリーンシート１１１Ａに形成される。そして、上記実施形態と同様に上下のセラミックグリーンシート１１１Ａ、１１１Ａ間にセラミック焼結体１１３を介在させて圧着し、焼成することによって図４の（ａ）に示す接続構造が得られる。

図５の（ａ）に示す場合には、第１、第２接続導体１４Ａ、１４Ｂは上下非対称であるが、第１、第２接続導体１４Ａ、１４Ｂは左右対称になっている。そして、図５の（ａ）に示すように、第１接続導体１４Ａは、図１〜図３に示す上記実施形態のものと同様に構成されているが、第２接続導体１４Ｂは、外部端子電極１３Ａの端面のみを覆い、その上面には達していない。この接続構造を得る場合は、同図に（ｂ）に示すように、下側のセラミックグリーンシート１１１Ａには図１〜図３に示す上記実施形態と同様に第１接続端部１１４Ａを形成する。左右の第２接続導体部１１４Ｂ、１１４Ｂは、図５の（ｂ）に示すようにそれぞれの内端が左右の対応する外部端子電極１１３Ａの外側に位置するように形成される。そして、上記各実施形態と同様に上下のセラミックグリーンシート１１１Ａ、１１１Ａ間にセラミック焼結体１１３を介在させて圧着し、焼成することによって図５の（ａ）に示す接続構造が得られる。

また、チップ型電子部品１３の外部端子電極１３Ａは、上記各実施形態のように両端部を全域に渡って被覆するタイプのものではなく、図６の（ａ）に示すように両端部の上下両面に部分的に露出しているものであっても良く、また、同図の（ｂ）に示すように両端部の上下いずれか一方の面に部分的に露出しているものであっても良い。

以上説明したように本実施形態によれば、複数の誘電体層１１Ａが積層され且つ内部導体パターン１２を有する多層基板１１と、上下の誘電体層１１Ａ、１１Ａの界面に設けられ且つ両端部に外部端子電極１３Ａ、１３Ａを有するチップ型電子部品１３と、を含み、チップ型電子部品１３の外部端子電極１３Ａ、１３Ａは、上下の誘電体層１１Ａ、１１Ａの界面から下方向へチップ型電子部品１３に沿って延びる第１接続導体１４Ａと、界面から第１接続導体１４Ａとは反対方向（上方）へチップ型電子部品１３に沿って延びる第２接続導体１４Ｂとを介して、界面に設けられた内部導体パターン１２、具体的には面内導体１２Ａに接続されているため、セラミックグリーンシート１１１Ａを積層する時の位置ずれや焼成時の収縮による面内導体１２Ａと外部端子電極１３Ａ間の断線を確実に防止することができ、チップ型電子部品１３と多層基板１１の内部導体パターン１２との接続構造の信頼性を高めることができる。

また、本実施形態によれば、チップ型電子部品１３は上下の誘電体層１１Ａ、１１Ａの界面に複数配置されているため、あるいはチップ型電子部品１３は積層方向の上下の界面に渡って複数配置されているため、目的とする機能及び性能に応じてチップ型電子部品１３を高密度に内蔵させることができ、高機能、高性能化を促進することができる。

また、本実施形態によれば、誘電体層１１Ａは低温焼結セラミック層であり、チップ型電子部品１３の素体はセラミック焼結体１１３であるため、焼成時に誘電体層１１Ａとセラミック焼結体１１３間でのセラミック材料の相互拡散を防止してセラミック焼結体１１３の性能を損なうことなくチップ型電子部品１３を内蔵させることができる。

また、本実施形態によれば、セラミックグリーンシート１１１Ａ上に第１接続導体部１１４Ａを設ける工程と、外部端子電極１１３Ａを有するセラミック焼結体１１３を素体として、その外部端子電極１１３Ａが第１接続導体部１１４Ａに接するように、セラミックグリーンシート１１１Ａ上に搭載する工程と、第２接続導体部１１４Ｂを有するセラミックグリーンシート１１１Ａを、第２接続導体部１１４Ｂの一部が第１接続導体部１１４Ａの一部に接するように、セラミックグリーンシート１１１Ａと重ね合わせる工程と、を有するため、本実施形態の多層基板１１の面内導体１２Ａとチップ型電子部品１３の外部端子電極１３Ａとが接続導体１４を介して確実に接続した接続構造を有するチップ型電子部品内蔵型多層基板１０を製造することができる。

第２の実施形態
本実施形態のチップ型電子部品内蔵型多層基板は、外部端子電極の無いチップ型電子部品が多層基板に内蔵されている点に特徴があり、その他は第１の実施形態と実質的に同様に構成されている。そこで、本実施形態においても第１の実施形態と同一または相当部分には同一符号を付して説明する。

本実施形態において用いられるチップ型電子部品１３としては、例えば図７の（ａ）に示すように、外部端子電極の無いセラミック焼結体が用いられる。本実施形態ではセラミック焼結体がそのままチップ型電子部品１３として用いられるため、セラミック焼結体をチップ型電子部品１３として説明する。このチップ型電子部品１３は、同図に示すように、複数のセラミック層１３Ｂが積層されてなる積層体と、上下のセラミック層１３Ｂ間にそれぞれ介在する複数の第１、第２内部電極１３Ｃ、１３Ｄと、を有する積層コンデンサとして構成されている。第１内部電極１３Ｃは、一端が積層体の左側端面において露呈していると共に他端が右側端面の近傍まで延設され、左側端面において露呈した端面が端子電極として形成されている。第２内部電極１３Ｄは、一端が積層体の右側端面において露呈していると共に他端が左側端面の近傍まで延設され、右側端面において露呈した端面が端子電極として形成されている。尚、チップ型電子部品１３は、コンデンサの他、上記実施形態と同様にインダクタ、フィルタ、バラン、カップラ、共振器等であっても良い。

上記チップ型電子部品１３はチップ型電子部品内蔵型多層基板１０内では、図７の（ｂ）に示すように、上下の誘電体層１１Ａ、１１Ａの界面に配置され、且つ第１、第２内部電極１３Ｃ、１３Ｄの端面が端子電極となって接続導体１４の第１、第２接続導体１４Ａ、１４Ｂに接続され、延いては上下の誘電体層１１Ａの界面に設けられた内部導体パターン１２に接続されている。

従って、本実施形態によれば、第１、第２内部電極１３Ｃ、１３Ｄの端面からの露呈部分が端子電極となって接続導体１４に接続されるため、チップ型電子部品１３の第１、第２内部電極１３Ｃ、１３Ｄは露呈部分（端子電極）が接続導体１４を介して多層基板１１内に形成された内部導体パターン１２に対して確実に接続されることになり、セラミック焼結体１１３の厚膜の外部端子電極を省略することができる他、上記実施形態と同様の作用効果を期することができる。

第３の実施形態
上記各実施形態では拘束層を生の積層体１１１の上下両面に配置してチップ型電子部品内蔵型多層基板１０を作製したが、例えば図８の（ａ）に生の積層体１１１の一部を拡大して示すように拘束層１１６Ａを上下のセラミックグリーンシート１１１Ａ、１１１Ａ間に配置し、セラミックグリーンシート１１１Ａと薄い拘束層１１６Ａを交互に配置して生の積層体１１１を形成するようにしても、上記各実施形態と同様にチップ型電子部品内蔵型多層基板を作製することができる。本実施形態ではセラミックグリーンシート１１１Ａの厚さは、拘束層１１６Ａの厚さよりも大きく、例えば拘束層１１６Ａの厚さの５〜２０倍の厚さの範囲に設定することが好ましい。この場合には同図に（ｂ）に示すように拘束層１６Ａを形成する難焼結性粉末が多層基板１１の各誘電体層１１Ａの間に複数段に渡って残るが、生の積層体１１１の焼成段階でセラミックグリーンシート１１１Ａに含まれるガラス成分が溶融して難焼結性粉末内に拡散して拘束層１６Ａが固化し誘電体層１１と一体化する。尚、拘束層１１６Ａは上側のセラミックグリーンシート１１１Ａに設けても良い。

本実施形態では、生の積層体１１１の上下のセラミックグリーンシート１１１Ａ間に拘束層１１６Ａがそれぞれ介在するため、焼成による横収縮や寸法のバラツキを、セラミックグリーンシート１１１Ａ毎に抑制することができるため、更に寸法精度に優れ、しかも反りのないチップ型電子部品内蔵型多層基板１０を得ることができる。従って、チップ型電子部品内蔵型多層基板１０が大型になるほど寸法精度が良く、反りを格段に抑制したチップ実装基板を作製することができる。

次いで、具体的な実施例について以下説明する。本実施例では、図１の（ａ）に示すチップ型電子部品内蔵型多層基板１０内に種々の配列パターンで内蔵されたチップ型電子部品を、それぞれのパターン毎にチップ型電子部品内蔵基板として無収縮工法によって作製し、それぞれのチップ型電子部品の外部端子電極と接続導体を介しての面内導体との接続状態について検証した。

実施例１
本実施例では図９に示すように上下の誘電体層１１Ａ、１１Ａ間の界面に一つのチップ型電子部品１３を内蔵させたチップ型電子部品内蔵基板１０Ａを作製し、チップ型電子部品内蔵基板１０Ａ内の面内導体１２Ａと接続導体１４を介してのチップ型電子部品１３の外部端子電極１３Ａとの接続構造を確認した。

チップ型電子部品内蔵基板１０Ａを作製するには、まず低温焼結セラミック材料（Ａｌ_２Ｏ_３をフィラーとし、ホウ珪酸ガラスを焼結助剤とする）を含むスラリーをキャリアフィルム上に塗布して、複数のセラミックグリーンシートを作製した。一枚のセラミックグリーンシートに対してレーザー加工によりビアホールを形成し、このセラミックグリーンシートを平滑な支持台の上に密着させた状態で、Ａｇ粉末を主成分とする導電性ペーストを、キャリアフィルム側からスキージを用いてセラミックグリーンシートのビアホール内に押し込むと同時に、余分な導電性ペーストを掻き取ってビア導体部を形成した。このセラミックグリーンシート上に同一の導電性ペーストをスクリーン印刷して所定のパターンで面内導体部及び第１接続導体部を同時に形成した後、このセラミックグリーンシートに所定の圧力を印加して、Ａｌ_２Ｏ_３を主成分とする拘束層上に積層して第１の積層体を作製した。この時の圧力は１〜１５０ＭＰａが好ましい。第１の積層体を構成するセラミックグリーンシートを以下では第１のセラミックグリーンシートと称する。

次いで、第１のセラミックグリーンシート上にスプレーを用いて有機系接着剤を塗布して１μｍ厚の有機系接着剤層を形成した後、マウンターを用いて第１接続導体部に合わせてチップ型電子部品として積層コンデンサを搭載し、第１接続導体部に接合、固定した。積層コンデンサは、１３００℃で焼成されたセラミック焼結体（サイズ：１．０ｍｍ×０．５ｍｍ×０．２ｍｍ、内部電極の容量：８０ｐＦ）からなり、その両端にＡｇを主成分とする導電性ペーストを塗布して外部端子電極が形成されている。外部端子電極にはメッキ処理が施されていない。尚、積層コンデンサは、ＢａＴｉＯ_３を主成分とし、副成分としてＳｒ、Ｗ、Ｃａ、Ｋを添加してなる誘電体セラミック材料をセラミック原料として用い、ＡｇとＰｄの混合物を内部電極材料として用いたものである。

また、別のセラミックグリーンシートに面内導体部及び第２接続導体部を所定のパターンでスクリーン印刷して第２のセラミックグリーンシートを作製し、面内導体部及び第２接続導体部を上面にして、Ａｌ_２Ｏ_３を主成分とする拘束層上にセラミックグリーンシートを積層して第２の積層体を作製した。

その後、第２の積層体のセラミックグリーンシートを第１の積層体のセラミックグリーンシートと対向させ、第１の積層体上のチップ型電子部品と第２の積層体の第２接続導体部との位置合わせを行い、第１、第２の積層体をそれぞれの第１、第２のセラミックグリーンシートを介して仮圧着し、チップ型電子部品を内蔵する生の積層体を得た。仮圧着時の圧力は２０ＭＰａ以上が好ましい。この圧力が２０ＭＰａ未満では上下のセラミックグリーンシート間の圧着が不十分で層間剥離を生じる虞がある。

更に、生の積層体に所定の圧力を印加して本圧着を行って圧着体を作製した。本圧着時の圧力は９８ＭＰａ以上、１９６ＭＰａ以下が好ましい。本圧着時の圧力が９８ＭＰａ未満では圧着が不十分となり、焼成時に層剥離を生じる虞があり、また、１９６ＭＰａを超えると内蔵チップ型電子部品の破損や導体の断線を生じる虞がある。次いで、８７０℃の空気雰囲気中で圧着体の焼成を行った後、拘束層を除去して図９に示すチップ型電子部品内蔵型基板１０Ａを得た。このチップ型電子部品内蔵型基板１０Ａの厚さは０．４ｍｍであった。

本実施例のチップ型電子部品内蔵型基板１０Ａを切断し、ＳＥＭ写真による観察を行ったところ、面内導体１２Ａ、第１、第２接続導体１４Ａ、１４Ｂ及びチップ型電子部品１３の外部端子電極１３Ａは、それぞれの金属粒子が粒成長して金属間の結合により一体化し、しかも第１、第２接続導体１４Ａ、１４Ｂからなる、断面Ｃ字形状の接続導体１４でチップ型電子部品１３の外部端子電極１３Ａを掴んで一体化して接続されていることが判った。また、内蔵されたチップ型電子部品１３の容量値を測定した結果、焼成前のセラミック焼結体と同等の容量値が得られた。このことから、多層基板１１内にチップ型電子部品１３を内蔵できることが判った。

また、チップ型電子部品１３の厚みと焼成後の上下の誘電体層１１Ａ、１１Ａの厚みとのアスペクト比は４以上（１：４以上）であることが好ましい。ここで、このアスペクト比が４以下であると、誘電体層１１Ａ、１１Ａの表面にチップ型電子部品１３の厚みが反映され、基板としての平坦性が損なわれる虞がある。

また、チップ型電子部品１３として内蔵させるセラミック焼結体の厚みを０．２ｍｍから０．１ｍｍにしたところ、面内導体１２Ａ、第１、第２接続導体１４Ａ、１４Ｂ及び外部端子電極１３Ａと誘電体層１１Ａの間に空隙は殆ど生じていないことが確認された。これにより、チップ型電子部品１３の厚みを薄くすることで、より平坦な基板表面を得られると同時に、無収縮プロセスの効果が十分に得られ、チップ型電子部品や導体の周囲に空隙のない、より信頼性の高いチップ内蔵型基板が得られることが判った。

実施例２
本実施例では実施例１と同一要領で第１、第２の積層体を作製し、第１、第２の積層体を積層して生の積層体を作製した。そして、生の積層体を焼成する時に、図１０に示すように生の積層体１１０Ａの上下に多孔質性のセラミックセッター１００を配置してこれら三者を重ね、セラミックセッターの上から１ＭＰａの圧力を印加し、実施例１と同様に８７０℃で生の積層体の加圧焼成を行ってチップ型電子部品内蔵型基板を得た。加圧焼成を行う場合の圧力は０．１ＭＰａ以上であることが好ましい。セラミックセッター１００として多孔質性のものを使用することによって焼成時における脱脂を確実に行うことができる。

本実施例では、焼成時に加圧することによってチップ型電子部品内蔵型基板の平坦化を促進することができ、内蔵されるチップ型電子部品と焼成後の誘電体層の厚みの比が４以下であっても基板表面の平坦性が損なわれない。また、本実施例では生の積層体を一段だけ焼成する場合について説明した、同様の生の積層体を複数段に渡って積層しても良い。

実施例３
本実施例では図１１に示すように上下の誘電体層１１Ａ、１１Ａ間の界面に３個のチップ型電子部品１３を配列して内蔵させた以外には、実施例１と同一要領でチップ型電子部品内蔵基板１０Ｂを作製し、実施例１と同一要領で面内導体１２Ａとチップ型電子部品１３の外部端子電極１３Ａとの接続導体１４を介しての接続構造を確認した。３個のチップ型電子部品１３は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。

実施例４
本実施例では図１２に示すように上下三段に渡ってチップ型電子部品１３を内蔵させた以外は、実施例１と同一要領でチップ型電子部品内蔵基板１０Ｃを作製し、実施例１と同一要領で面内導体１２Ａと接続導体１４を介してのチップ型電子部品１３の外部端子電極１３Ａとの接続構造を確認した。３個のチップ型電子部品１３は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。

実施例５
本実施例では、実施例１と同一要領で図１３に示すようにチップ型電子部品１３を上下の誘電体層１１Ａ、１１Ａの界面に内蔵させてチップ型電子部品内蔵型基板１０Ｄを作製し、このチップ型電子部品内蔵型基板１０Ｄの上下両面に表面電極１５、１５を形成した。そして、表面実装部品２０をチップ型電子部品内蔵型基板１０Ｄの上面の表面電極１５にボンディングワイヤー２１を介して実装した。表面実装部品２０は、基板上面の表面電極１５及び内部導体パターン１２及び接続導体１４を介してチップ型電子部品１３に電気的に接続され、更に基板下面の表面電極１５に接続されている。表面実装部品２０の外部電極端子に接続された基板上面の一対の表面電極１５、１５は、それぞれ表面実装部品２０の電源端子及び接地端子として機能し、基板下面の表面電極１５、１５は、それぞれ製品側の電源端子及び接地端子に表面実装部品２０の電源端子電極及び接地端子電極として機能する。

表面実装部品２０として集積回路素子など電源ノイズの影響を受けやすい部品を実装する際、内蔵チップ型電子部品１３としてコンデンサを配置し、コンデンサが集積回路素子の接続端子の直下近傍に配置されているため、集積回路素子の外部端子電極の配置の制約を受けることなく、また、別途マザーボードに実装することなく、電源電圧の安定供給および出力の発振防止など、高効率のノイズ除去を行うことができる。この際、内蔵チップ型電子部品１３の外部端子電極１３Ａとビア導体１２Ｂと間の距離を５００μｍ以内とすることにより、上述のノイズ除去効果を十分に発揮することができる。

実施例６
本実施例ではセラミックグリーンシートに凹部を設け、この凹部内にチップ型電子部品を内蔵させた以外は、実施例１に同一要領で実施例１と同一構造のチップ型電子部品内蔵型基板を作製した。

即ち、本実施例では、まず図１４の（ａ）に示すように実施例１と同様にスクリーン印刷によってセラミックグリーンシート１１１Ａ上に面内導体部１１２Ａ及び第１接続導体部１１４Ａを同時に形成した後、同図の（ｂ）に示すように金型２００を所定の位置に接触させた後、同図の（ｃ）に示すように金型２００を所定の圧力で押し込んでセラミックグリーンシート１１１Ａの所定の深さの凹部１１１Ｂを形成した。次いで、同図の（ｄ）に示すようにチップ型電子部品１３となるセラミック焼結体１１３をセラミックグリーンシート１１１Ａの凹部１１１Ｂ内に嵌め込んだ後、下面に面内導体部１１２Ａ及び第２接続導体部１１４Ｂが形成されたセラミックグリーンシート１１１Ａを位置合わせしてセラミックグリーンシート１１１Ａ上に所定の圧力で圧着して同図の（ｅ）に示すように上下のセラミックグリーンシート１１１Ａ、１１１Ａの界面にセラミック焼結体１１３を内蔵させた。後は、実施例１同一要領で焼成してチップ型電子部品内蔵型基板を得た。尚、本実施例では金型２００を用いて凹部１１１Ｂを形成したが、レーザー加工等の他の手法で凹部１１１Ｂを形成しても良い。

尚、本発明は、上記各実施形態に何等制限されるものではなく、本発明の趣旨に反しない限り、本発明に含まれる。

本発明は、電子機器などに使用されるチップ型電子部品内蔵型多層基板、またはその製造方法として、好適に利用することができる。

（ａ）〜（ｃ）はそれぞれ本発明のチップ型電子部品内蔵型多層基板の一実施形態を示す図で、（ａ）はその全体を示す断面図、（ｂ）は（ａ）の一部を拡大して示す断面図、（ｃ）は（ｂ）に示すチップ型電子部品の一部を示す拡大して示す断面図である。 （ａ）、（ｂ）はそれぞれ図１の示すチップ型電子部品内蔵型多層基板の製造工程の要部を示す工程図である。 図１の示すチップ型電子部品内蔵型多層基板の製造工程の要部を示す工程図である。 （ａ）、（ｂ）はそれぞれ本発明のチップ型電子部品内蔵型多層基板の他の実施形態を示す図で、（ａ）はその要部を示す断面図、（ｂ）はその製造工程の要部を示す断面図である。 （ａ）、（ｂ）はそれぞれ本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態を示す図で、それぞれ図４の（ａ）、（ｂ）に相当する図である。 （ａ）、（ｂ）はそれぞれ本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態の要部を示す断面図である。 （ａ）、（ｂ）は本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態を示す図で、（ａ）はセラミック焼結体を内蔵した多層基板を示す断面図、（ｂ）に（ａ）に示す セラミック焼結体を示す断面図である。 （ａ）、（ｂ）はそれぞれ本発明の更に他の実施形態のチップ型電子部品内蔵型多層基板の製造工程の要部を示す図２の（ａ）、（ｂ）に相当する図である。 本発明の一実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。 本発明の他の実施例における加圧焼成工程を示す断面図である。 本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。 本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。 本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。 （ａ）〜（ｅ）はそれぞれ本発明の更に他の実施例の工程を示す断面図である。

符号の説明

１０ チップ内蔵型多層基板
１１ 多層基板
１１Ａ 誘電体層
１２ 内部導体パターン
１２Ａ 面内導体
１３ チップ型電子部品
１３Ａ 外部端子電極（端子電極）
１４ 接続導体
１４Ａ 第１接続導体
１４Ｂ 第２接続導体
１５ 表面電極

Claims (11)

1. 複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、隣接する上下の誘電体層の界面に設けられ且つ端子電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、
   上記チップ型電子部品の端子電極は、第１接続導体及び第２接続導体の両者を介して上記内部導体パターンに接続されており、
   上記第１接続導体は、上記界面から一方向へ上記チップ型電子部品に沿って延びており、
   上記第２接続導体は、上記界面から上記第１接続導体とは反対方向へ上記チップ型電子部品に沿って延びている
   ことを特徴とするチップ型電子部品内蔵型多層基板。
2. 上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とする請求項１に記載のチップ型電子部品内蔵型多層基板。
3. 上記チップ型電子部品は、その素体内に内部電極を有しており、上記内部電極が上記素体の端面に露呈する部分が、上記チップ型電子部品の上記端子電極を形成していることを特徴とする請求項１または請求項２に記載のチップ型電子部品内蔵型多層基板。
4. 上記第１接続導体と上記第２接続導体とで、上記チップ型電子部品の上面端部、側面及び下面端部を連続して被覆する接続導体が形成されていることを特徴とする請求項１〜請求項３のいずれか１項に記載のチップ型電子部品内蔵型多層基板。
5. 上記チップ型電子部品は、上記誘電体層の界面に複数配置されていることを特徴とする請求項１〜請求項４のいずれか１項に記載のチップ型電子部品内蔵型多層基板。
6. 上記チップ型電子部品は、上記誘電体層の積層方向に複数配置されていること特徴とする請求項１〜請求項５のいずれか１項に記載のチップ型電子部品内蔵型多層基板。
7. 上記誘電体層は低温焼結セラミック層であり、上記チップ型電子部品の素体はセラミック焼結体であることを特徴とする請求項１〜請求項６のいずれか１項に記載のチップ型電子部品内蔵型多層基板。
8. 第１の誘電体材料層上に第１接続導体材料層を設ける工程と、
   端子電極を有するチップ型電子部品を、その端子電極が上記第１接続導体材料層に接するように、上記第１の誘電体材料層上に搭載する工程と、
   第２接続導体材料層を有する第２の誘電体層材料層を、第２接続導体材料層の一部が上記第１接続導体材料層の一部に接するように、上記第１の誘電体材料層と重ね合わせる工程と、
   を有することを特徴とするチップ型電子部品内蔵型多層基板の製造方法。
9. 上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とする請求項８に記載のチップ型電子部品内蔵型多層基板の製造方法。
10. 上記チップ型電子部品として、その素体に内部電極を有しており、この内部電極が上記素体内の端面に露呈する部分が、上記チップ型電子部品の上記端子電極を形成していることを特徴とする請求項８または請求項９に記載のチップ型電子部品内蔵型多層基板の製造方法。
11. 上記第１、第２の誘電体材料層として低温焼結セラミックグリーンシートを用いると共に、上記チップ型電子部品の素体としてセラミック焼結体を用いること特徴とする請求項８〜請求項１０のいずれか１項に記載のチップ型電子部品内蔵型多層基板の製造方法。

Images