JPWO2005067359A1 - セラミック多層基板 - Google Patents

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聡 石野
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吉彦 西澤
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Abstract

セラミック多層基板は、複数のセラミック層が積層され、第１主表面（１８）を有し、内部に内部回路要素が配置されたセラミック積層体（１０）と、前記セラミック積層体（１０）の第１主表面（１８）に接する接合面（１９）と前記接合面（１９）に対向する実装面（１６）とを有する樹脂層（１５）と、前記樹脂層（１５）の実装面（１６）に形成され、前記セラミック積層体（１０）の内部回路要素（１４）の少なくともいずれかと電気的に接続された外部電極（１７）と、前記セラミック積層体（１０）の第１主表面（１８）と前記樹脂層（１５）の接合面（１９）との界面、または、前記樹脂層（１５）の内部に配置されたグラウンド電極（１２）、ダミー電極またはコンデンサ形成電極とを備える。

Description

本発明は、セラミック多層基板に関するものである。
携帯端末などの情報通信機器の内部には、チップアンテナ、ディレイライン、高周波複合スイッチモジュール、受信デバイスなど、さまざまな高周波モジュールが搭載されている。このような高周波モジュールは、配線基板に実装された状態で用いられる。
このような高周波モジュールとしては、多層基板上に回路部品が実装されたものが一般的である。多層基板としてはセラミック多層基板を用いるものがよく知られている。セラミック多層基板は、ノイズを除去するためにたいていグラウンド電極を備えている。このことは、たとえば特開２００２−９４４１０号公報（特許文献１）に開示されている。
グラウンド電極はセラミック多層基板の内部のうちなるべく下面に近いところに内蔵されることが一般的である。これは、グラウンド電極をなるべく配線基板のグラウンド電極に近づけることにより、浮遊容量や浮遊インダクタンスなど、不要なインピーダンス成分を除去しやすくするためである。
従来のセラミック多層基板の一例を図８に示す。セラミック多層基板１００は、セラミック層１１を積層したセラミック積層体１０に電子部品１３ａ，１３ｂ，１３ｃを搭載したものである。グラウンド電極１２はセラミック多層基板１００の下面近傍においてセラミック層１１ｍ，１１ｎに挟まれるようにして内蔵されている。
特開２００２−９４４１０号公報
グラウンド電極は広い面積を必要とするため、セラミック多層基板を作製する際には、セラミックグリーンシート上に広い面積の導体パターンを形成する必要がある。しかし、導体パターンの面積が広くなると、導体パターンを挟む２枚のセラミックグリーンシート同士が互いに接触する面積は小さくなる。その結果、セラミックグリーンシート同士の接合性が低下する。
図８に示したセラミック多層基板１００の例でいえば、セラミック層１１ｍ，１１ｎの間に挟まれているグラウンド電極１２の面積が大きくなることによって、セラミック層１１ｍ，１１ｎ同士の接合性が低下することとなる。
また、焼成時に導体パターンとセラミックグリーンシートとの間で生じる収縮量の差によって、セラミック層には負荷がかかる。この負荷は導体パターンの面積が大きくなればより大きく作用する。このため、焼成後のセラミック多層基板では、特にグラウンド電極付近において、セラミック層のデラミネーションやクラックなどの不具合が生じてしまうという問題があった。
この問題を解消するためには、グラウンド電極をセラミック多層基板の下面に露出して配置することも考えられる。実際そういう構造のものもあるが、その場合、グラウンド電極と配線基板上の配線との間で短絡が生じやすくなるという新たな問題がある。
そこで、本発明は、配線基板の表面に実装する場合であってもグラウンド電極を配線基板に短絡させることなく配線基板に限りなく近い位置に配置することができ、なおかつ、焼成時にもクラックなどの不具合が生じないセラミック多層基板を提供することを目的とする。
上記目的を達成するため、本発明に基づくセラミック多層基板の第１の局面では、複数のセラミック層が積層され、第１主表面を有し、内部に内部回路要素が配置されたセラミック積層体と、上記セラミック積層体の第１主表面に接する接合面と上記接合面に対向する実装面とを有する樹脂層と、上記樹脂層の実装面に形成され、上記セラミック積層体の内部回路要素の少なくともいずれかと電気的に接続された外部電極と、上記セラミック積層体の第１主表面と上記樹脂層の接合面との界面、または、上記樹脂層の内部に配置されたグラウンド電極、ダミー電極またはコンデンサ形成電極とを備える。この構成を採用することにより、グラウンド電極、ダミー電極またはコンデンサ形成電極を実装面にきわめて近い位置に保持することができ、その結果、グラウンド電極、ダミー電極またはコンデンサ形成電極と配線基板との距離を短くすることができる。
上記発明において好ましくは、上記グラウンド電極、ダミー電極またはコンデンサ形成電極は、上記セラミック積層体と一体焼成された焼結金属である。この構成を採用することにより、金属箔を貼り付けて形成する場合に比べて電極自体の表面粗さが大きくなり、樹脂層との接合に関してアンカー効果によって接合力を増すことができる。
上記目的を達成するため、本発明に基づくセラミック多層基板の第２の局面では、複数のセラミック層が積層され、第１主表面を有し、内部に内部回路要素が配置されたセラミック積層体と、上記セラミック積層体の第１主表面に接する接合面と上記接合面に対向する実装面とを有する樹脂層と、上記樹脂層の実装面に形成され、上記セラミック積層体の内部回路要素の少なくともいずれかと電気的に接続された外部電極と、上記セラミック積層体の第１主表面と上記樹脂層の接合面との界面、または、上記樹脂層の内部に配置されたグラウンド電極と、上記グラウンド電極に対して上記実装面と反対の側から対向することによって上記グラウンド電極との間でコンデンサを構成するコンデンサ形成電極とを備える。この構成を採用することにより、非常に安定した特性のコンデンサを得ることができる。
上記発明において好ましくは、上記第１主表面に実装され、上記樹脂層によって覆われている第１回路部品を備え、上記グラウンド電極、ダミー電極またはコンデンサ形成電極は、上記第１回路部品よりも上記実装面寄りに配置されている。この構成を採用することにより、電子部品をセラミック積層体の上面だけでなく下面にも搭載することができるので、電子部品の高密度化、配線基板に対する省スペース化を図ることができる。
上記発明において好ましくは、上記第１回路部品は、上記グラウンド電極、ダミー電極またはコンデンサ形成電極を上記第１主表面に投影した領域内に収まるように配置されている。この構成を採用することにより、グラウンド電極が第１回路部品に対してシールド効果を発揮することができる。
上記発明において好ましくは、上記外部電極から上記内部回路要素への電気的接続は、上記第１主表面に沿って延在するように形成された中継電極を介して行なわれている。この構成を採用することにより、上下のビアの位置をずらすことができるため、設計の自由度が高まる。
上記発明において好ましくは、上記セラミック積層体は、上記第１主表面と反対の側に第２主表面を有し、上記第２主表面には第２回路部品が実装されている。この構成を採用することにより、電子部品の高密度化、配線基板に対する省スペース化を図ることができる。
上記発明において好ましくは、上記第２主表面には上記第２回路部品を覆うように導電体ケースが配置されている。この構成を採用することにより、第２回路部品が導電体ケースで覆われているので、第２回路部品は外部の電磁波からシールドされ、また、第２回路部品から発生する電磁波が外部に漏洩することも防止される。
上記発明において好ましくは、上記第２主表面の上記第２回路部品がモールド樹脂層（２５）で覆われている。この構成を採用することにより、第２回路部品が他の部品との衝突などから保護される。
本発明によれば、グラウンド電極を実装面にきわめて近い位置に保持することができ、その結果、グラウンド電極と配線基板との距離を短くすることができる。また、グラウンド電極よりも下側のセラミック層をなくすことができるので、焼成時にグラウンド電極よりも下側のセラミック層にデラミネーションやクラックが生じるという問題を防止できる。さらに、グラウンド電極は樹脂層で覆われているので、このセラミック多層基板を配線基板の表面に実装したときにもグラウンド電極が配線基板の電極と短絡を生じることは防止できる。
［図１］本発明に基づく実施の形態１におけるセラミック多層基板の断面図である。
［図２］本発明に基づく実施の形態２におけるセラミック多層基板の断面図である。
［図３］本発明に基づく実施の形態３におけるセラミック多層基板の断面図である。
［図４］本発明に基づく実施の形態４におけるセラミック多層基板の断面図である。
［図５］本発明に基づく実施の形態５におけるセラミック多層基板の断面図である。
［図６］本発明に基づく実施の形態５におけるセラミック多層基板の他の例の断面図である。
［図７］本発明に基づく実施の形態６におけるセラミック多層基板の断面図である。
［図８］従来技術に基づくセラミック多層基板の断面図である。
 符号の説明
１０ セラミック積層体、１１ セラミック層、１２ グラウンド電極、１３ａ，１３ｂ，１３ｃ 電子部品、１４ 内部回路要素、１５ 樹脂層、１６ 実装面、１７ 外部電極、１８ 第１主表面、１９ 接合面、２０ コンデンサ形成電極、２１ 中継電極、２２ａ，２２ｂ，２２ｃ 電子部品、２３ 第２主表面、２４ 導電体ケース、２５ モールド樹脂層、１００，１０１，１０２，１０３，１０４ セラミック多層基板。
以下、上下の概念に言及するときは絶対的な上下を意味するものではなく、参照する図面に示される姿勢で見たときの相対的な上下を意味するものとする。
（実施の形態１）
図１を参照して、本発明に基づく実施の形態１におけるセラミック多層基板１０１について説明する。このセラミック多層基板１０１は、複数のセラミック層１１を積層してなるセラミック積層体１０を備える。セラミック積層体１０の内部には内部回路要素１４が配置されている。内部回路要素１４は、セラミック層１１を積層方向に貫通するビアホール導体とセラミック層１１同士の界面に設けられる面内導体とを含む。セラミック積層体１０は第１主表面１８として下面を有する。セラミック積層体１０の第１主表面１８を覆うようにグラウンド電極１２が形成されている。さらにグラウンド電極１２を覆うように樹脂層１５が形成されている。
樹脂層１５は、第１主表面１８に接する接合面１９と、接合面１９に対向する実装面１６とを有する。実装面１６上には外部電極１７が形成されている。すなわち、本実施の形態では、グラウンド電極１２は、セラミック積層体１０の第１主表面１８と樹脂層１５の接合面１９との界面に配置されている。
外部電極１７は、樹脂層１５内に配置されたビアホール導体を介して、内部回路要素１４の少なくともいずれかと電気的に接続されている。外部電極１７の中には、図面上は内部回路要素１４と接続されていないように見えるものもあるが、この断面以外のところで接続されている。セラミック積層体１０は、第１主表面１８に対向する第２主表面２３として上面を有する。第２主表面２３には電子部品１３ａ，１３ｂ，１３ｃが搭載されている。
セラミック層１１は、低温焼結セラミック材料によって形成することができる。低温焼結セラミック材料は、１０００℃以下の温度で焼成可能なセラミック材料であり、たとえば、アルミナやフォルステライト、コージェライトなどのセラミック粉末にホウ珪酸系などのガラスを混合してなるガラス複合系材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスからなる結晶化ガラス系材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末などからなる非ガラス系材料などを挙げることができる。セラミック層１１を低温焼結セラミック材料で構成することによって、セラミック積層体１０内の内部回路要素１４を構成する金属材料にＡｇやＣｕなどの低抵抗で低融点の金属材料を用いることができ、セラミック積層体１０とその内部に設けられた内部回路要素１４とを１０００℃以下での同時焼成によって得ることができる。
セラミック積層体１０の第１主表面１８と樹脂層１５の接合面１９との間に設けられるグラウンド電極１２は、第１主表面１８の面積の３〜９８％、さらには４０〜９５％を占める範囲で形成されていることが好ましい。これは後述する樹脂層の接合力が高まるためである。また、樹脂層１５の厚みは、５〜５００μｍ、さらには１０〜３００μｍが好ましく、セラミック積層体１０の厚みよりも小さくてよい。これはマザーボードのグラウンド電極との接続距離が短くなって寄生インダクタンス値を低減することができ、特に高周波用途にて良好な高周波特性を得ることができるからである。
グラウンド電極１２は、銅箔などの金属箔からなる電極であってもよいが、焼結金属からなる電極であることが好ましい。一般的に、セラミック積層体１０の表面は、一般的な銅箔と同程度の表面粗さＲｍａｘを有している、すなわち数μｍＲｍａｘであるため、樹脂層１５との接合力は弱い。セラミック積層体１０と樹脂層１５との間に、焼結金属からなるグラウンド電極１２が介在すると、焼結金属は表面粗さＲｍａｘが数十μｍであり、銅箔の表面粗さＲｍａｘの数μｍと比較して１桁大きいため、焼結金属のアンカー効果によって、グラウンド電極１２と樹脂層１５との接合強度を高めることができる。このような表面粗さの差は、銅箔がメッキまたは銅板の圧延によって形成されたものであるのに対し、焼結金属はワニスと称する樹脂を体積比率１０〜４０％含有する導電性ペーストを焼き付けて形成されるため、その樹脂成分の焼失によって内部や表面に空洞が残存して表面粗さが大きくなることに起因にしている。
グラウンド電極１２はグラウンド電位（接地電位）にある電極である。グラウンド電極１２に代えて他の電極を配置することとしてもよい。その場合、グラウンド電極１２の代わりとなる電極は、上述したような大面積の電極であればよく、たとえば、内部回路要素１４から電気的に独立したダミー電極や、いずれかの他の電極との間でコンデンサを形成するためのコンデンサ形成電極であってもよい。
本実施の形態におけるセラミック多層基板１０１は、以下のようにして製造することができる。
まず、セラミックグリーンシートに導電性ペーストをパターニングすることによって、セラミックグリーンシート上に内部回路要素１４となる所定の導体パターンを形成する。同様にして、所定の導体パターンを有する複数のセラミックグリーンシートを作製する。そして、導体パターンを挟み込むようにして、複数のセラミックグリーンシートを積層する。こうして得られたセラミック積層体１０となるべき未焼成の積層体の裏面にグラウンド電極１２となるべき導体パターンを形成する。なお、グラウンド電極１２となるべき導体パターンをセラミックグリーンシート上に形成し、このようなセラミックグリーンシートを積層することによって、グラウンド電極１２となるべき導体パターンを有した未焼成の積層体を作製することもできる。
こうして得られる構造体を焼成する。その結果、未焼成であった積層体は、セラミック焼結体であるセラミック積層体１０となり、グラウンド電極となるべき導体パターンは、焼結金属からなるグラウンド電極１２となる。
さらに、グラウンド電極１２を覆うように、半硬化状態すなわちＢステージ状態にある樹脂シートをラミネートし、硬化させることにより、樹脂層１５とする。樹脂層１５にレーザなど貫通孔をあけ、導電性樹脂やハンダ等の導電性材料を充填する。なお、あらかじめ貫通孔に導電性材料を充填した樹脂シートをラミネートしてもよい。さらに樹脂層１５の表面に、金属箔などによって電極を形成し、外部電極１７とする。なお、外部電極１７は、樹脂層中に設けられた導電性材料の端面を外部電極として利用したものであってもよい。一方、セラミック積層体１０の上面には、半導体デバイスやチップ型積層コンデンサなどの表面実装型電子部品１３ａ，１３ｂ，１３ｃを搭載する。こうして、図１に示したセラミック多層基板１０１を得ることができる。
本実施の形態では、グラウンド電極１２を実装面１６にきわめて近い位置に保持することができる。実装面１６に近いということは、実装時にグラウンド電極１２が、マザーボードなどの配線基板（図示せず）に近くなるということを意味する。また、本実施の形態では、グラウンド電極１２よりも下側にはセラミック層はないので、焼成時にグラウンド電極よりも下側のセラミック層にデラミネーションやクラックが生じるという問題を防止できる。しかも、グラウンド電極１２は樹脂層１５で覆われているので、このセラミック多層基板１０１を配線基板（図示せず）の表面に実装したときにもグラウンド電極１２が配線基板の電極と短絡を生じることは防止できる。
なお、グラウンド電極１２は、セラミック積層体１０と一体焼成された焼結金属であることが好ましい。一体焼成した電極であれば、セラミック積層体１０とグラウンド電極１２との接合力が大きくなり、しかも、銅箔などの金属箔を貼り付けて形成する場合に比べて電極自体の表面粗さが大きくなるため、上述したように、樹脂層１５との接合に関してアンカー効果によって接合力を増すことができるからである。
（実施の形態２）
図２を参照して、本発明に基づく実施の形態２におけるセラミック多層基板１０２について説明する。このセラミック多層基板１０２では、グラウンド電極１２は第１主表面１８に接しないように配置されている。すなわち、グラウンド電極１２は樹脂層１５の内部に配置されており、樹脂層１５によって上下から挟まれた状態で配置される。他の部分の構成は、実施の形態１で述べたものと同様である。
本実施の形態では、グラウンド電極１２とセラミック層１１とが直接接する部分がなくなるので、グラウンド電極１２とセラミック層１１との熱収縮挙動の差に起因するクラックなどの問題をより確実に回避できる。
なお、図２に示したような構造は、樹脂層１５を樹脂シートで複数回に分けてラミネートし、その合間に銅箔を挿入することで得ることができる。樹脂層１５の内部に挟み込まれた銅箔がグラウンド電極１２となる。
（実施の形態３）
図３を参照して、本発明に基づく実施の形態３におけるセラミック多層基板１０３について説明する。このセラミック多層基板１０３では、樹脂層１５の内層面にグラウンド電極１２の他にコンデンサ形成電極２０を備える。コンデンサ形成電極２０は、グラウンド電極１２に対して実装面１６と反対の側から対向することによってグラウンド電極１２との間でコンデンサを構成するための電極である。このコンデンサは、内部回路要素１４と電気的に接続され、所定の回路を構成する。他の部分の構成は、実施の形態２で述べたものと同様である。なお、コンデンサ形成電極２０は、セラミック積層体１０と樹脂層１５との界面に設けられていてもよい。
このセラミック多層基板１０３では、コンデンサ形成電極２０とグラウンド電極１２との間でコンデンサが形成される。こうすることで非常に安定した特性のコンデンサを得ることができる。
（実施の形態４）
図４を参照して、本発明に基づく実施の形態４におけるセラミック多層基板１０４について説明する。このセラミック多層基板１０４は、セラミック積層体１０の下面である第１主表面１８に第１回路部品として、半導体デバイスやチップ型積層コンデンサなどといった表面実装型の電子部品２２ａ，２２ｂ，２２ｃが表面実装されている。電子部品２２ａ，２２ｂ，２２ｃを覆うように樹脂層１５が形成されている。グラウンド電極１２は、電子部品２２ａ，２２ｂ，２２ｃよりも実装面１６寄り、すなわち下側に配置されている。他の部分の構成は、実施の形態２で述べたものと同様である。
本実施の形態では、電子部品をセラミック積層体１０の上面だけでなく下面にも搭載することができるので、電子部品の高密度化、配線基板に対する省スペース化を図ることができる。
特に、図４に示すように、第１回路部品である電子部品２２ａ，２２ｂ，２２ｃは、グラウンド電極１２を第１主表面１８に投影した領域内に収まるように配置されていることが好ましい。このようになっていれば、グラウンド電極１２が第１回路部品に対してシールド効果を発揮するからである。
なお、図３、図４に示すように、セラミック多層基板１０３，１０４は第１主表面１８に沿って延在するように形成された中継電極２１を備える。外部電極１７から内部回路要素１４への電気的接続は、中継電極２１を介して行なわれている。外部電極１７から内部回路要素１４への電気的接続を直接ビア・トゥ・ビアで接続することも考えられるが、図３、図４に示したように、一旦、中継電極２１を介在させることとすれば、上下のビアの位置をずらすことができるため、設計の自由度が高まり、好ましい。これは、実施の形態３，４のセラミック多層基板１０３，１０４に限らず、他の実施の形態においても同様である。
なお、上記各実施の形態に示すように、第１主表面１８と反対の側に第２主表面２３を有し、第２主表面２３に第２回路部品として、半導体デバイスやチップ型積層コンデンサなどといった表面実装型の電子部品１３ａ，１３ｂ，１３ｃが搭載されていることが好ましい。このようにすることで多機能の高周波モジュールを構成することができるからである。
（実施の形態５）
図５を参照して、本発明に基づく実施の形態５におけるセラミック多層基板１０５について説明する。セラミック多層基板１０５は、実施の形態１のセラミック多層基板１０１において第２主表面２３に搭載された第２回路部品としての電子部品１３ａ，１３ｂ，１３ｃを覆うように導電体ケース２４を取り付けたものである。
本実施の形態では、第２回路部品が導電体ケース２４で覆われているので、第２回路部品は外部の電磁波からシールドされ、また、第２回路部品から発生する電磁波が外部に漏洩することも防止されるので、好ましい。
本実施の形態では、実施の形態１のセラミック多層基板１０１を基に例示したが、図６に示すように、実施の形態４のセラミック多層基板１０４に導電体ケース２４を取り付けてもよい。あるいは、実施の形態２，３のいずれかのセラミック多層基板に導電体ケース２４を取り付けてもよい。
（実施の形態６）
図７を参照して、本発明に基づく実施の形態６におけるセラミック多層基板１０７について説明する。セラミック多層基板１０７は、実施の形態１のセラミック多層基板１０１において第２主表面２３に搭載された第２回路部品としての電子部品１３ａ，１３ｂ，１３ｃを覆うようにモールド樹脂層２５を形成したものである。したがって、他の部分の詳細な構成は実施の形態１で説明したものと同じである。
本実施の形態では、第２回路部品が導電体ケース２４で覆われているので、第２回路部品が他の部品との衝突などから保護される。本実施の形態では、実施の形態１のセラミック多層基板１０１を基に例示したが、このほかに、実施の形態２，３，４のいずれかのセラミック多層基板に導電体ケース２４を取り付けてもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
本発明は、情報通信機器の内部に搭載される高周波モジュールなどに一般的に用いられるセラミック多層基板に適用することができる。

Claims (9)

  1. 複数のセラミック層が積層され、第１主表面（１８）を有し、内部に内部回路要素が配置されたセラミック積層体（１０）と、
    前記セラミック積層体（１０）の第１主表面（１８）に接する接合面（１９）と前記接合面（１９）に対向する実装面（１６）とを有する樹脂層（１５）と、
    前記樹脂層（１５）の実装面（１６）に形成され、前記セラミック積層体（１０）の内部回路要素（１４）の少なくともいずれかと電気的に接続された外部電極（１７）と、
    前記セラミック積層体（１０）の第１主表面（１８）と前記樹脂層（１５）の接合面（１９）との界面、または、前記樹脂層（１５）の内部に配置されたグラウンド電極（１２）、ダミー電極またはコンデンサ形成電極とを備える、セラミック多層基板。
  2. 前記グラウンド電極（１２）、ダミー電極またはコンデンサ形成電極は、前記セラミック積層体と一体焼成された焼結金属である、請求の範囲第１項に記載のセラミック多層基板。
  3. 複数のセラミック層が積層され、第１主表面（１８）を有し、内部に内部回路要素が配置されたセラミック積層体（１０）と、
    前記セラミック積層体（１０）の第１主表面（１８）に接する接合面（１９）と前記接合面（１９）に対向する実装面（１６）とを有する樹脂層（１５）と、
    前記樹脂層（１５）の実装面（１６）に形成され、前記セラミック積層体（１０）の内部回路要素（１４）の少なくともいずれかと電気的に接続された外部電極（１７）と、
    前記セラミック積層体（１０）の第１主表面（１８）と前記樹脂層（１５）の接合面（１９）との界面、または、前記樹脂層（１５）の内部に配置されたグラウンド電極（１２）と、
    前記グラウンド電極（１２）に対して前記実装面（１６）と反対の側から対向することによって前記グラウンド電極（１２）との間でコンデンサを構成するコンデンサ形成電極（２０）とを備える、セラミック多層基板。
  4. 前記第１主表面（１８）に実装され、前記樹脂層（１５）によって覆われている第１回路部品（２２ａ，２２ｂ，２２ｃ）を備え、前記グラウンド電極（１２）、ダミー電極またはコンデンサ形成電極は、前記第１回路部品（２２ａ，２２ｂ，２２ｃ）よりも前記実装面（１６）寄りに配置されている、請求の範囲第１項に記載のセラミック多層基板。
  5. 前記第１回路部品（２２ａ，２２ｂ，２２ｃ）は、前記グラウンド電極（１２）、ダミー電極またはコンデンサ形成電極を前記第１主表面（１８）に投影した領域内に収まるように配置されている、請求の範囲第４項に記載のセラミック多層基板。
  6. 前記外部電極（１７）から前記内部回路要素（１４）への電気的接続は、前記第１主表面（１８）に沿って延在するように形成された中継電極（２１）を介して行なわれている、請求の範囲第１項に記載のセラミック多層基板。
  7. 前記セラミック積層体（１０）は、前記第１主表面（１８）と反対の側に第２主表面（２３）を有し、前記第２主表面（２３）には第２回路部品（１３ａ，１３ｂ，１３ｃ）が実装されている、請求の範囲第１項に記載のセラミック多層基板。
  8. 前記第２主表面（２３）には前記第２回路部品（１３ａ，１３ｂ，１３ｃ）を覆うように導電体ケース（２４）が配置されている、請求の範囲第７項に記載のセラミック多層基板。
  9. 前記第２主表面（２３）の前記第２回路部品（１３ａ，１３ｂ，１３ｃ）がモールド樹脂層（２５）で覆われている、請求の範囲第７項に記載のセラミック多層基板。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
KR100875625B1 (ko) * 2005-11-14 2008-12-24 티디케이가부시기가이샤 복합 배선 기판 및 그 제조 방법
JP2007201262A (ja) * 2006-01-27 2007-08-09 Alps Electric Co Ltd 高周波回路装置
JP4613878B2 (ja) * 2006-05-23 2011-01-19 Ｔｄｋ株式会社 積層基板及びその製造方法
US7968800B2 (en) * 2006-11-30 2011-06-28 Panasonic Corporation Passive component incorporating interposer
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
US8154114B2 (en) * 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
JP4687757B2 (ja) * 2008-07-22 2011-05-25 株式会社村田製作所 積層セラミック電子部品の製造方法
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
WO2011135926A1 (ja) * 2010-04-27 2011-11-03 株式会社村田製作所 電子部品内蔵基板、および複合モジュール
WO2012014692A1 (ja) 2010-07-29 2012-02-02 株式会社村田製作所 セラミック多層基板およびその製造方法
JP5708051B2 (ja) 2011-03-07 2015-04-30 株式会社リコー 映像処理装置、映像処理システム、テレビ会議システム、遠方監視システム、映像処理方法、及び撮像装置
WO2013018172A1 (ja) * 2011-07-29 2013-02-07 日本碍子株式会社 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
JP5870808B2 (ja) * 2012-03-28 2016-03-01 富士通株式会社 積層モジュール
JP6102770B2 (ja) * 2014-01-28 2017-03-29 株式会社村田製作所 高周波モジュール
WO2016080141A1 (ja) * 2014-11-17 2016-05-26 株式会社村田製作所 部品内蔵基板および部品内蔵基板の製造方法
JP5975198B1 (ja) * 2015-01-27 2016-08-23 株式会社村田製作所 高周波モジュール
US10104759B2 (en) * 2016-11-29 2018-10-16 Nxp Usa, Inc. Microelectronic modules with sinter-bonded heat dissipation structures and methods for the fabrication thereof
WO2018186065A1 (ja) * 2017-04-03 2018-10-11 株式会社村田製作所 高周波モジュール
WO2020153331A1 (ja) * 2019-01-24 2020-07-30 株式会社村田製作所 モジュール
WO2021117392A1 (ja) * 2019-12-10 2021-06-17 株式会社村田製作所 多層基板、回路装置、およびフィルタ回路基板
JP7444048B2 (ja) * 2020-12-22 2024-03-06 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
CN113571872A (zh) * 2021-07-27 2021-10-29 安徽安努奇科技有限公司 一种内匹配芯片天线及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0341757A (ja) * 1989-07-10 1991-02-22 Hitachi Ltd 厚膜薄膜積層基板およびそれを用いた電子回路装置
WO1998047331A1 (fr) * 1997-04-16 1998-10-22 Kabushiki Kaisha Toshiba Tableau de connexions, son procede de fabrication et boitier de semi-conducteur
JP2000004071A (ja) * 1998-06-16 2000-01-07 Alps Electric Co Ltd 電子回路ユニット
JP2001007250A (ja) * 1999-06-25 2001-01-12 Ibiden Co Ltd パッケージ基板
JP2002198655A (ja) * 2000-12-07 2002-07-12 Ind Technol Res Inst 埋め込まれた従動素子とセラミック基板を具えた高集積多層回路モジュール
JP2003124435A (ja) * 2001-10-17 2003-04-25 Matsushita Electric Ind Co Ltd 高周波半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301324A (en) * 1978-02-06 1981-11-17 International Business Machines Corporation Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper
US4754371A (en) 1984-04-27 1988-06-28 Nec Corporation Large scale integrated circuit package
JPS6130099A (ja) 1984-07-20 1986-02-12 日本電気株式会社 多層配線基板
US5262595A (en) * 1990-07-25 1993-11-16 Ngk Insulators, Ltd. Dielectric ceramic body including TiO2 dispersion in crystallized cordierite matrix phase, method of producing the same, and circuit board using the same
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
JPH05109924A (ja) * 1991-10-17 1993-04-30 Ngk Spark Plug Co Ltd 集積回路用パツケージ
JP3309522B2 (ja) 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
JPH08250890A (ja) * 1995-03-09 1996-09-27 Nec Corp 混成集積回路装置
JPH10242335A (ja) 1997-02-27 1998-09-11 Nec Corp 半導体装置
JP3419291B2 (ja) * 1997-03-04 2003-06-23 株式会社村田製作所 低温焼結磁器組成物及びそれを用いた多層セラミック基板
US6232251B1 (en) 1998-09-29 2001-05-15 Kyocera Corporation Dielectric ceramics
US6456172B1 (en) * 1999-10-21 2002-09-24 Matsushita Electric Industrial Co., Ltd. Multilayered ceramic RF device
JP2001189605A (ja) * 1999-10-21 2001-07-10 Matsushita Electric Ind Co Ltd セラミック積層ｒｆデバイス
JP3407716B2 (ja) * 2000-06-08 2003-05-19 株式会社村田製作所 複合積層電子部品
CN1543298A (zh) * 2000-06-27 2004-11-03 ���µ�����ҵ��ʽ���� 陶瓷叠层器件
US6775150B1 (en) 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
JP2002076629A (ja) * 2000-08-31 2002-03-15 Kyocera Corp 複合多層配線基板
JP4529262B2 (ja) 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
JP2002094410A (ja) 2000-09-20 2002-03-29 Ngk Spark Plug Co Ltd Ｓａｗフィルタを具えたアンテナスイッチモジュール
JP2002118487A (ja) * 2000-10-06 2002-04-19 Matsushita Electric Ind Co Ltd 高周波複合スイッチモジュール
JP2002185222A (ja) 2000-12-15 2002-06-28 Kyocera Corp 配線基板
DE10295940B4 (de) * 2001-01-31 2013-04-04 Sony Corp. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock
JP2003023257A (ja) 2001-07-06 2003-01-24 Matsushita Electric Works Ltd プリント配線板
JP2003086990A (ja) 2001-09-12 2003-03-20 Toyo Commun Equip Co Ltd 低背型パッケージ構造
JP2003188338A (ja) * 2001-12-13 2003-07-04 Sony Corp 回路基板装置及びその製造方法
JP2003188538A (ja) * 2001-12-18 2003-07-04 Murata Mfg Co Ltd 多層基板、および多層モジュール
JP3872378B2 (ja) 2002-05-28 2007-01-24 京セラ株式会社 電子装置
JP3863464B2 (ja) * 2002-07-05 2006-12-27 株式会社ヨコオ フィルタ内蔵アンテナ
JP4023285B2 (ja) * 2002-10-24 2007-12-19 ソニー株式会社 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリッド回路モジュール及びその製造方法
US6936921B2 (en) * 2002-11-11 2005-08-30 Kyocera Corporation High-frequency package
WO2005101934A1 (ja) * 2004-04-06 2005-10-27 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0341757A (ja) * 1989-07-10 1991-02-22 Hitachi Ltd 厚膜薄膜積層基板およびそれを用いた電子回路装置
WO1998047331A1 (fr) * 1997-04-16 1998-10-22 Kabushiki Kaisha Toshiba Tableau de connexions, son procede de fabrication et boitier de semi-conducteur
JP2000004071A (ja) * 1998-06-16 2000-01-07 Alps Electric Co Ltd 電子回路ユニット
JP2001007250A (ja) * 1999-06-25 2001-01-12 Ibiden Co Ltd パッケージ基板
JP2002198655A (ja) * 2000-12-07 2002-07-12 Ind Technol Res Inst 埋め込まれた従動素子とセラミック基板を具えた高集積多層回路モジュール
JP2003124435A (ja) * 2001-10-17 2003-04-25 Matsushita Electric Ind Co Ltd 高周波半導体装置

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