JP5838978B2 - セラミック積層部品 - Google Patents

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Description

本発明は、ビアホール導体を介して内部電極に接続された端子電極を実装面に備えるセラミック積層部品に関する。
従来から、例えば特許文献１（特開２００７−５９５３３号）に開示されるようなセラミック積層部品が、携帯電話等の電子回路に用いられている。
図３に、特許文献１に開示されたセラミック積層部品３００の実装面を示す。
セラミック積層部品３００は、インダクタ素子やコンデンサ素子等として機能する回路パターン（図示せず）が内部に形成されたセラミック積層体１１０を備えている。
セラミック積層体１１０の実装面の中央および外周には、端子電極１０４ａ、１０４ｂが複数形成されている。
実装面の中央に形成された複数の端子電極１０４ａはそれぞれ、端子電極１０４ａの直下に形成されたビアホール導体１０３を介して、セラミック積層体１１０内に形成された回路パターンに接続されている。
かかる構造からなるセラミック積層部品３００の実装面には、良好な実装性、特性測定端子との接触性、搬送性等を実現するために、高い平坦性が求められている。
特開２００７−５９５３３号
しかしながら、上述した従来のセラミック積層部品３００においては、ビアホール導体１０３の材料に、焼成時の収縮率がセラミック積層体１１０に比べて小さいものを使用する場合がある。この場合において、焼成の際に端子電極１０４ａの直下に形成されたビアホール導体１０３が周囲のセラミック積層体１１０に対して突出し、実装面の十分な平坦性が得られないことがあった。
特に、セラミック積層部品３００の小型化等のために、隣り合うビアホール導体１０３間の距離をより小さく設定する場合に、焼成によるビアホール導体１０３の突出の程度が大きくなり、実装面の平坦性の不十分さが顕著となっていた。
そこで、本発明の目的は、ビアホール導体の突出を抑制することにより、実装面の平坦性が高いセラミック積層部品を提供することである。
上記の目的を達成するために、本発明のセラミック積層部品は、複数のセラミック層が積層されてなるセラミック積層体と、セラミック積層体の内部に形成された内部電極と、セラミック積層体の実装面上に形成された端子電極と、内部電極と端子電極を接続するように、セラミック積層体内に形成されたビアホール導体とを備えており、セラミック積層体の表面上および端子電極の表面上にわたって一体に絶縁部が形成され、絶縁部は、実装面側からみたときに、ビアホール導体の少なくとも一部を覆い、かつ、端子電極の一部を覆っていることを特徴とする。
本発明によれば、ビアホール導体の突出を抑制することにより、実装面の平坦性が高いセラミック積層部品を提供することができる。
図１（Ａ）は、本発明の第１の実施形態にかかるセラミック積層部品１００の実装面を示す平面図である。図１（Ｂ）は、セラミック積層部品１００のＡ−Ａ線断面図である。 図２は、本発明の第２の実施形態にかかるセラミック積層部品２００の実装面を示す平面図である。 図３は、従来のセラミック積層部品３００の実装面を示す平面図である。
（第１の実施形態）
図１（Ａ）に、本発明の第１の実施形態にかかるセラミック積層部品１００の実装面を示す。図１（Ｂ）に、図１（Ａ）のセラミック積層部品１００のＡ−Ａ線断面図を示す。なお、セラミック積層部品１００は、高周波回路等に用いられるＬＣフィルタとして機能するチップ部品である。
セラミック積層部品１００は、複数のセラミック層１が積層されてなる直方体のセラミック積層体１０を備えている。セラミック積層体１０のサイズは、例えば長さ０．６ｍｍ×幅０．５ｍｍ×厚み０．５ｍｍである。セラミック積層体１０は、例えばＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系低温焼結セラミック材料（以下、ＢＡＳ材と呼ぶ）からなっている。
積層された複数のセラミック層１の界面には、図１（Ｂ）に示すように、Ｃｕからなる複数の内部電極２が形成されている。複数の内部電極２同士は、セラミック層１の内部に形成されたビアホール導体（図示せず）を介して接続されている。ビアホール導体で接続された複数の内部電極２全体でＬＣ回路として機能している。
セラミック積層体１０の矩形の実装面の４角近傍それぞれには、Ｃｕからなる端子電極４が１個ずつ計４個形成されている。端子電極４の形状は、実装面側からみたときに、矩形の１つの角が切り落とされた５角形になっている。４個の端子電極４のうちの２個の端子電極４は、最短では間隔ａで、最長では間隔ｂ（＞ａ）で隣接している。４個の端子電極４はそれぞれ、セラミック積層体１０の内部に形成されたビアホール導体３を介して、内部電極２に接続している。
セラミック積層体１０の矩形の実装面の一方の短辺から、対向する他方の短辺にかけて、矩形の絶縁部５が形成されている。矩形の絶縁部５は、短辺の長さがＷ（＞ａ）となっている。絶縁部５は、間隔ａで隣接する端子電極４の間の領域および、当該端子電極４同士の対向する部分にわたって一体に形成されている。また、セラミック積層体１０の実装面側から絶縁部５をみたときに、端子電極４の表面上に形成された絶縁部５は、端子電極４の直下に形成されたビアホール導体３の一部を覆っている。
絶縁部５は、例えば、セラミック系の材料であるＢＡＳ材からなっている。絶縁部５が、セラミック積層体１０と同じセラミック系の材料からなることから、絶縁部５はセラミック積層体１０の実装面、すなわちセラミック積層部品１００の実装面に強く固定されている。
セラミック積層部品１００の実装面は、図１（Ｂ）に示すように、十分な平坦性が得られている。そのため、良好な実装性、特性測定端子との接触性、搬送性等を実現することができる。
また、短辺の長さがＷの矩形の絶縁部５が、図１（Ａ）、（Ｂ）に示すように、間隔ａで近接した２個の端子電極４の対向する部分を覆っていることから、当該２個の端子電極４の露出面の間隔はＷとなっている。絶縁部５の幅Ｗ（＞ａ）により、間隔ａで近接した端子電極４の露出面の間隔Ｗを所望の値まで大きくすることができるため、端子電極４間のショートの抑制や、実装基板の電極パターンに合わせた端子電極４の露出面の間隔の制御が可能である。
以下、上述した構成からなるセラミック積層部品１００の製造方法の一例について説明する。
まず、ドクターブレード法により、ＢＡＳ材、有機溶媒、バインダー、可塑剤等を含むスラリーを用いて、複数枚のセラミックグリーンシート（上述したセラミック層１に対応）を形成する。
次に、複数枚のセラミックグリーンシートの一部に、パンチングやレーザー照射等によって、ビアホールを形成する。
次に、セラミックグリーンシートに形成されたビアホールに、Ｃｕペーストを印刷により充填し、ビアホール導体３を形成する。
次に、複数枚のセラミックグリーンシートの一部に、Ｃｕペーストをパターン印刷することによって、内部電極２および端子電極４を形成する。
次に、端子電極４が形成されたセラミックグリーンシートの表面上および当該端子電極４の表面上の一部にわたって一体に、ＢＡＳ材をパターン印刷することによって、絶縁部５を形成する。なお、端子電極４の表面上に形成された絶縁部５は、端子電極４の直下に形成されたビアホール導体３の上側の一部を覆うように形成する。
次に、以上の工程で形成した複数枚のセラミックグリーンシートを、セラミック積層部品１００の完成図である図１（Ｂ）に示す順番で積層、圧着することにより、複数のセラミック層１からなるセラミック積層体１０を形成する。圧着により、セラミック積層体１０の実装面は平坦となる。
最後に、セラミック積層体１０を焼成することにより、図１（Ａ）、（Ｂ）に示すようなセラミック積層部品１００を完成させる。
ビアホール導体３に用いるＣｕペーストの焼成時の収縮率は、一般的に、セラミック積層体１０に用いるＢＡＳ材よりも小さい。そのため、セラミック積層体１０を焼成する際には、端子電極４直下に形成されたビアホール導体３が、周囲のセラミック積層体１０に対して突出しようとする。しかしながら、セラミック積層体１０の実装面に強く固定された絶縁部５が、ビアホール導体３の上側に壁となって配置されているため、ビアホール導体３の突出を抑え込むことができる。そのため、焼成後であっても、実装面の十分な平坦性を得ることができる。
（第２の実施形態）
図２に、本発明の第２の実施形態にかかるセラミック積層部品２００の実装面を示す。第１の実施形態にかかるセラミック積層部品１００はチップ部品であるのに対し、第２のセラミック積層部品２００は半導体素子や抵抗素子等（図示せず）を表面に搭載したモジュール部品である。
セラミック積層部品２００は、複数のセラミック層（図示せず）が積層されてなるセラミック積層体２０を備えている。
複数のセラミック層の界面には、内部電極（図示せず）が形成されている。
セラミック積層体２０の実装面の外周には、多数の端子電極１４が互いに隣接して形成されている。
端子電極１４の直下には、内部電極と接続されたビアホール導体１３が形成されている。
隣り合う２個の端子電極１４の表面上および、セラミック積層体２０の実装面における当該２個の端子電極１４の間の領域上にわたって一体に、絶縁部１５が形成されている。実装面側からみたときに、端子電極１４の表面上に形成された絶縁部１５は、端子電極１４の直下に形成されたビアホール導体１３の一部を覆っている。
このように、本発明のセラミック積層部品は、端子電極を多数有する回路モジュールにも適用することができる。この場合においても、絶縁部１５で焼成時のビアホール導体１３の突出を抑制することにより、実装面の十分な平坦性を得ることができる。
以上、本発明の第１、第２の実施形態にかかるセラミック積層部品１００、２００の構造、および製造方法の一例について説明した。しかしながら、本発明の実施形態にかかるセラミック積層部品およびその製造方法は、上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。
例えば、前記実施形態では、実装面側からみたときに、ビアホール導体３、１３の一部を覆うように絶縁部５、１５を形成しているが、ビアホール導体の全部を覆うように絶縁部を形成しても良い。ビアホール導体の全部を覆う場合、絶縁部がビアホール導体を覆う面積が大きくなるため、ビアホール導体の突出をより効果的に抑制することができる。
また、前記実施形態では、隣接する複数の端子電極４、１４にかかるように、絶縁部５、１５を一体に形成しているが、１つの端子電極のみに１つの絶縁部がかかるように、絶縁部を形成しても良い。
また、前記実施形態では、絶縁部５、１５の材料として、ＢＡＳ材を使用しているが、ガラス等でも良い。絶縁部５、１５の材料にガラス等を用いた場合においても、ビアホール導体の突出を抑制することができる。
１ セラミック層
２、１２ 内部電極
３、１３ ビアホール導体
４、１４ 端子電極
５、１５ 絶縁部
１０、２０ セラミック積層体
１００、２００ セラミック積層部品
ａ 隣接する端子電極の間隔
ｂ 隣接する端子電極の間隔
Ｗ 絶縁部の短辺の長さ

Claims (3)

  1. 複数のセラミック層が積層されてなるセラミック積層体と、
    前記セラミック積層体の内部に形成された内部電極と、
    前記セラミック積層体の実装面上に形成された端子電極と、
    前記内部電極と前記端子電極を接続するように、前記セラミック積層体内に形成されたビアホール導体とを備えたセラミック積層部品であって、
    前記セラミック積層体の表面上および前記端子電極の表面上にわたって一体に絶縁部が形成され、
    前記端子電極は、前記実装面側からみたときに、矩形の１つの角が切り落とされた５角形の形状を有し、
    前記絶縁部は、前記実装面側からみたときに、前記端子電極の直下に形成された前記ビアホール導体の一部を覆い、かつ、前記端子電極の矩形の１つの角が切り落とされた部分および他の部分の一部を覆っていることを特徴とするセラミック積層部品。
  2. 前記端子電極が、互いに隣接するように複数形成され、
    前記絶縁部が、隣接した複数の前記端子電極上および前記セラミック積層体の表面上にわたって一体に形成されていることを特徴とする請求項１に記載されたセラミック積層部品。
  3. 前記絶縁部が、隣接した複数の前記端子電極のうち、最も近い間隔で隣接した前記端子電極上に形成されていることを特徴とする請求項２に記載されたセラミック積層部品。
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