KR20160044337A - 칩 부품 및 그 제조방법 - Google Patents

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KR20160044337A KR1020140139246A KR20140139246A KR20160044337A KR 20160044337 A KR20160044337 A KR 20160044337A KR 1020140139246 A KR1020140139246 A KR 1020140139246A KR 20140139246 A KR20140139246 A KR 20140139246A KR 20160044337 A KR20160044337 A KR 20160044337A
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Abstract

본 발명은 칩 부품 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 따른 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체, 상기 적층 본체의 하면에 배치되는 제1 외부전극 및 상기 적층 본체의 길이 방향의 양 측면 및 상기 적층 본체의 하면에 배치되는 제2 외부전극을 포함하고, 상기 제2 외부전극은 상기 제1 외부전극의 적어도 일부를 덮도록 배치될 수 있다.

Description

칩 부품 및 그 제조방법 {CHIP COMPONENT AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 부품 및 그 제조방법에 관한 것이다.
칩 부품 중 하나인 인덕터(Inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
각종 통신 장치 또는 디스플레이 장치 등 IT(Information Technology) 장치의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 장치에 채용되는 인덕터, 커패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다.
이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터 및 자성체 층 상에 내부 도체를 인쇄하고 비아홀 펀칭, 적층 및 소성 등의 일련의 공정을 통해 제조하는 적층형 인덕터의 개발이 이어지고 있다.
상기 적층형 인덕터는 저주파 영역에서 리액턴스 성분이 지배적이어서 노이즈를 반사하는 인덕터로 동작하지만, 주파수가 증가하면 레지스턴스 성분이 증가하여 노이즈를 열로 변환하여 흡수하는 저항으로 동작하는 특징이 있다. 이에 따라, 고주파 영역에서 레지스턴스 성분이 증가하여 저항으로 동작할 때 적층형 인덕터를 적층형 비즈라는 이름으로 부르기도 한다.
상기 적층형 인덕터의 경우 와전류(Eddy current)에 의한 인덕턴스(L) 및 품질 계수(Q)의 특성 저하가 발생될 수 있다. 또한, 칩이 기판에 실장되는 경우 칩이 쓰러져 불량이 빈번히 발생하는 문제가 있다.
일본 공개특허공보 제2006-0032430호
본 발명은 적층 본체의 하면에 인쇄 공법을 이용하여 제1 외부전극을 형성하고, 적층 본체의 하면 및 길이 방향의 양 측면에 디핑 공법을 이용하여 제2 외부전극을 형성할 수 있다.
또한, 적층 본체 내의 내부전극이 적층 본체의 상면에 가까이 위치함으로써 와전류 또는 맴돌이 전류로 인한 인덕턴스(L) 및 Q 특성이 저하되는 것을 방지할 수 있으며, 적층 본체의 상, 하면에 형성되는 외부 전극의 길이를 서로 다르게 형성함으로써 고착 강도를 향상시킬 수 있는 칩 부품 및 그 제조방법을 제안한다.
본 발명의 제1 기술적인 측면에 따른 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 상기 적층 본체의 하면에 배치되는 제1 외부전극; 및 상기 적층 본체의 길이 방향의 양 측면 및 상기 적층 본체의 하면에 배치되는 제2 외부전극; 을 포함하고, 상기 제2 외부전극은 상기 제1 외부전극의 적어도 일부를 덮도록 배치될 수 있다.
본 발명의 제2 기술적인 측면에 따른 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부전극; 상기 적층 본체의 하면에 배치되는 제1 외부전극; 및 상기 적층 본체의 길이 방향의 양 측면 및 상기 적층 본체의 하면에 배치되어, 상기 내부전극과 연결되는 제2 외부전극; 및 상기 제2 외부전극이 상기 제1 외부전극 상에 배치되어 형성되는 단차부; 를 포함할 수 있다.
본 발명의 제3 기술적인 측면에 따른 칩 부품은, 복수의 절연층을 마련하는 단계; 상기 복수의 절연층 상에 내부 도체 패턴을 형성하는 단계; 상기 내부 도체 패턴이 형성된 상기 복수의 절연층을 적층하여 형성되는 내부 전극을 포함하는 적층 본체를 형성하는 단계; 상기 적층 본체의 실장면으로 제공되는 하면에 인쇄 공법을 이용하여 제1 외부전극을 형성하는 단계; 및 상기 적층 본체의 길이 방향의 양 측면에 디핑(dipping) 공법을 이용하여 제2 외부전극을 형성하는 단계; 를 포함하고, 상기 제2 외부전극은 상기 제1 외부전극의 적어도 일부를 덮도록 형성될 수 있다.
본 발명에 따른 칩 부품 및 그 제조방법은, 와전류 또는 맴돌이 전류에 의해 인덕턴스(L) 및 Q 특성이 저하되는 것을 방지할 수 있다. 또한, 적층 본체의 하면에 형성되는 외부전극의 길이를 적층 본체의 상면에 형성되는 외부전극의 길이보다 길게 형성함으로써 고착 강도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩 부품을 내부가 일부 보이도록 도시한 사시도이다.
도 3은 도 1에 도시한 칩 부품을 A-A' 방향으로 절단하여 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 칩 부품에서 내부전극이 나타나게 도시한 도면이다.
도 5는 도 1에 도시한 칩 부품에서 마킹 패턴이 나타나게 도시한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 칩 부품의 Q 특성을 나타낸 비교 그래프이다.
도 7은 본 발명의 일 실시예에 따른 칩 부품의 하면을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 칩 부품의 제조방법을 설명하기 위한 순서도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 부품
이하에서는 본 발명의 일 실시형태에 따른 칩 부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 칩 부품은, 적층 본체(10), 제1 외부전극(40a) 및 제2 외부전극(40b)을 포함할 수 있다.
적층 본체(10)는, 복수의 절연층이 적층되어 형성될 수 있다. 적층 본체(10)는 복수의 절연층이 적층되어 소결된 상태일 수 있으며, 인접하는 복수의 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
복수의 절연층 각각은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
본 발명의 실시형태를 명확하게 설명하기 위해 적층 본체(10)의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 또한, 적층 본체(10)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비할 수 있다.
여기서 '두께 방향'은 복수의 절연체층을 쌓아 올리는 방향, 즉 '적층 방향'과 동일한 개념으로 사용될 수 있다.
제1 외부전극(40a)는 적층 본체(10)의 하면에 배치될 수 있다. 이에 반해, 제2 외부전극(40b)은 적층 본체(10)의 길이 방향의 양 측면 및 적층 본체(10)의 하면에 배치될 수 있다.
이때, 제2 외부전극(40b)은 제1 외부전극(40a)의 적어도 일부를 덮도록 형성될 수 있다.
보다 상세히 설명하면, 1차적으로 제1 외부전극(40a)은 적층 본체(10)의 하면에 인쇄 공법을 이용하여 형성될 수 있다. 이후, 2차적으로 제2 외부전극(40b)을 적층 본체(10)의 길이 방향의 양 측면 및 하면에 디핑(dipping) 공법을 이용하여 형성될 수 있다.
즉, 제2 외부전극(40b)은 적층 본체(10)의 하면에 기형성되어 있는 제1 외부전극(40a)의 적어도 일부를 덮도록 형성될 수 있다. 따라서, 본 발명에 따른 칩 부품은, 적층 본체(10)의 하면 중에서 제2 외부전극(40b)이 제1 외부전극(40a)의 일부를 덮는 부분에 단차부(40c)가 더 형성될 수 있다.
또한, 제2 외부전극(40b)은 적층 본체(10)의 길이 방향의 양 측면에서 적층 본체(10)의 상면으로 연장되어 형성될 수 있다. 나아가, 제2 외부전극(40b)은 적층 본체(10)의 길이 방향의 양 측면에서 적층 본체(10)의 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
제1 및 제2 외부전극(40a, 40b)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도 2는 본 발명의 일 실시예에 따른 칩 부품을 내부가 일부 보이도록 도시한 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 칩 부품은 복수의 절연층(30) 상에 배치되는 내부 도체 패턴을 갖는 내부전극(20)을 더 포함할 수 있다.
내부전극(20)은 복수의 절연층(30) 상에 배치되는 내부 도체 패턴이 비아 전극(도면 미도시)에 의해 전기적으로 서로 접속되어 형성될 수 있다. 이때, 비아 전극은 상, 하의 절연층(30)을 서로 연결하기 위해 펀칭으로 형성될 수 있다.
내부전극(20)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도 3은 도 1에 도시한 칩 부품을 A-A' 방향으로 절단하여 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 칩 부품에서 내부전극이 나타나게 도시한 도면이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 칩 부품이 구성 중 내부전극(20)은 적층 본체(10)의 길이 방향의 양 측면으로 노출되어 제2 외부전극(40b)과 각각 전기적으로 접속되는 제1 및 제2 인출부(21, 22)를 포함할 수 있다.
한편, 적층 본체(10)는 용량 형성부인 액티브 층(A), 상기 액티브 층(A)의 적층 본체(10)의 두께 방향의 상부에 형성되는 제1 커버층(C1) 및 상기 액티브 층(A)의 두께 방향의 하부에 형성되는 제2 커버층(C2)을 포함할 수 있다.
상기 제1 및 제2 커버층(C1, C2)은 상기 액티브 층(A)과 마찬가지로 복수의 절연층(30)이 소결되어 형성될 수 있다. 또한, 제1 및 제2 커버층(C1, C2)을 포함하는 복수의 절연층은 소결된 상태로서, 인접하는 유전체 층과의 경계는 상기 액티브 층(A)과 마찬가지로 주사 전자 현미경을 이용하지 않고는 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따른 칩 부품은, 제1 커버층(C1)이 제2 커버층(C2)의 두께보다 더 작은 두께를 가질 수 있다.
이때, 상기 제1 커버층(C1)의 두께와 제2 커버층(C2)의 두께 비는 1:3인 것을 특징으로 할 수 있다.
즉, 내부전극(20)은 적층 본체(10)의 두께 방향을 기준으로 상면에 가까이 형성될 수 있으며, 이에 따라 칩 부품은 와전류 또는 맴돌이 전류(Eddy current)에 의해 인덕턴스(L) 또는 품질 계수(Q)의 특성이 저하되는 것을 방지할 수 있다.
보다 상세히 설명하면, 본 발명에 따른 칩 부품은 적층 본체(10)의 실장면으로 제공되는 하면을 통해 인쇄 회로 기판(도면 미도시) 위에 실장될 수 있다.
이때, 종래 기술에 따른 칩 부품은 내부전극과 인쇄 회로 기판 사이에서 와전류 또는 맴돌이 전류가 발생될 수 있다. 이는 누설 전류에 대한 반발로 인쇄 회로 기판 자체에서 생길 수 있는 현상으로써, 일종의 관성의 법칙으로 볼 수 있다.
즉, 스스로 현 상태를 유지하기 위해 나타나는 저항에 해당될 수 있으며, 이러한 영향은 자속의 흐름을 방해하여 칩 부품의 인덕턴스(L)와 Q 특성을 저하시킬 수 있다. 나아가, 이러한 현상은 내부전극과 인쇄 회로 기판 사이의 거리가 가까울 수록 크게 발생될 수 있다.
따라서, 본 발명의 일 실시예에 따른 칩 부품은 도 3 및 도 4를 참조할 때, 와전류의 영향을 최소화하기 위해 제2 커버 층(C2)의 두께를 제1 커버 층(C1)의 두께보다 크게 가져갈 수 있다. 즉, 내부전극(20)은 적층 본체(10)의 두께 방향을 기준으로 적층 본체(10)의 상면에 가까이 형성될 수 있다.
이를 통해, 본 발명의 일 실시예에 따른 칩 부품의 인덕턴스(L)와 Q 특성이 저하되는 것을 방지할 수 있다.
도 5는 도 1에 도시한 칩 부품에서 마킹 패턴이 나타나게 도시한 사시도이다.
도 5를 참조하면, 적층 본체(10)의 상면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d1)는 적층 본체(10)의 하면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d2)보다 짧을 수 있다.
일 실시예로, 적층 본체(10)의 상면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d1)는 50㎛일 수 있으며, 적층 본체(10)의 하면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d2)는 150㎛일 수 있다
전자제품의 소형화에 부응하여 전자부품을 고집적화하는 경우 칩 부품의 적층 본체(10)의 상면에 형성된 외부 전극과 전자부품 세트를 커버하는 메탈 캔이 접촉함으로써, 쇼트 발생 또는 전자 제품의 오작동 등의 문제점이 발생할 수 있다.
그러나, 본 발명에 따른 칩 부품의 경우, 적층 본체(10)의 상면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d1)를 적층 본체(10)의 하면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d2)보다 짧게 형성함으로써, 메탈 캔이 접촉할 때의 쇼트 발생 또는 전자 제품의 오작동 등의 문제를 최소화할 수 있다.
또한, 적층 본체(10)의 상면에 존재하는 외부 전극(40)을 최소화함으로써 공간 확보 등의 문제를 해소할 수 있으며, 제품의 유효 특성 면적을 증가시킬 수 있다. 또한, 적층 본체(10)의 상면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d1)가 작을수록 자속 로스(Loss)가 줄어들고, Q 특성이 향상될 수 있다.
한편, 적층 본체(10)의 하면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d2)는 고착 강도 유지를 위해 d1보다는 크게 설계될 수 있다.
즉, 적층 본체(10)의 하면에 형성되는 외부 전극(40)의 적층 본체(10)의 길이 방향의 길이(d2)가 적층 본체(10)의 상면에 형성되는 외부 전극(40)의 길이(d1)보다 길도록 형성함으로써, 인쇄 회로 기판에 본 발명의 일 실시예에 따른 칩형 코일 부품을 실장하더라도 넘어지지 않아 신뢰성이 우수할 수 있으며, 쓰러짐에 따른 쇼트 불량을 방지할 수 있다.
본 발명의 일 실시예에 따른 칩 부품은 제2 외부 전극(40b, 도 1)과 전기적으로 접속되는 제1 및 제2 인출부(21, 22, 도 3)가 노출되는 면을 식별하기 위해 적층 본체(10)의 일면에 마킹 패턴(50)을 형성할 수 있다.
이때, 도 5를 참조하면, 마킹 패턴(50)이 형성되는 적층 본체(10)의 일면은 적층 본체(10)의 상면일 수 있다.
도 6은 본 발명의 일 실시예에 따른 칩 부품의 Q 특성을 나타낸 비교 그래프이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 칩 부품의 Q 특성(620)이 종래 기술에 따른 칩 부품의 Q 특성(610)에 비해 높은 것을 알 수 있다.
본 발명에 따른 칩 부품은 제1 커버 층(C1)의 두께가 제2 커버 층(C2)의 두께보다 작은 구조로 형성될 수 있다. 이는 곧, 내부전극(20)가 적층 본체(10)의 두께 방향을 기준으로 적층 본체(10)의 상면에 가까이 형성될 수 있는 것을 의미하는 것이다.
이에 따라 본 발명에 따른 칩 부품은 와전류의 영향이 최소화됨으로써 Q 특성이 종래 기술에 따른 칩 부품에 비해 향상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 칩 부품의 하면을 나타낸 도면이다.
도 7을 참조하면, 본 발명에 따른 칩 부품의 구성 중 제2 외부전극(40b)은 제1 외부전극(40a)의 적어도 일부를 덮도록 형성될 수 있다.
따라서, 본 발명에 따른 칩 부품은, 적층 본체(10)의 하면 중에서 제2 외부전극(40b)이 제1 외부전극(40a)의 일부를 덮는 부분에 단차부(40c, 도 1)가 더 형성될 수 있다.
제1 및 제2 외부전극(40a, 40b)의 형성 방법에 대해서는 도 8을 참조하여 후술하기로 한다.
칩 부품의 제조방법
도 8은 본 발명의 일 실시예에 따른 칩 부품의 제조방법을 설명하기 위한 순서도이다.
도 3 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 칩 부품의 제조방법은, 먼저 복수의 절연층을 마련하는 단계(S100), 복수의 절연층 상에 내부 도체 패턴을 형성하는 단계(S200), 내부 도체 패턴이 형성된 복수의 절연층을 적층하여 형성되는 내부 전극(20, 도 3)을 갖는 적층 본체(10)를 형성하는 단계(S300), 적층 본체(10)의 하면에 인쇄 공법을 이용하여 제1 외부전극(40a)을 형성하는 단계 및 적층 본체(10)의 길이 방향의 양 측면에 디핑(dipping) 공법을 이용하여 제2 외부전극(40b)을 형성하는 단계(S500)를 포함할 수 있다.
보다 상세히 설명하면, 복수의 절연층에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.
상기 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 절연층을 마련할 수 있다.
이후, 복수의 절연층 상에 내부 도체 패턴을 형성할 수 있다. 내부 도체 패턴은, 도전성 금속을 포함하는 도전성 페이스트를 절연층 상에 인쇄 공법 등으로 도포하여 형성할 수 있다. 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
다음으로, 내부 도체 패턴이 형성된 복수의 절연층을 적층하여 복수의 절연층의 길이 방향의 양 측면으로 제1 및 제2 인출부(21, 22, 도 3)가 노출되는 내부전극(20)을 갖는 적층 본체(10)를 형성할 수 있다.
내부 도체 패턴이 인쇄된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 도체 패턴은 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.
하나의 코일로 형성되는 내부 코일부(120)의 제 1 인출부(21, 도 3) 및 제 2 인출부(22, 도 3)는 상기 적층체(110)의 적층 면에 대하여 수직인 동일면으로 노출될 수 있다.
이후, 1차적으로 제1 외부전극(40a)은 적층 본체(10)의 하면에 인쇄 공법을 이용하여 형성될 수 있다(S400).
다음으로, 2차적으로 제2 외부전극(40b)을 적층 본체(10)의 길이 방향의 양 측면 및 하면에 디핑(dipping) 공법을 이용하여 형성될 수 있다(S500). 이때, 제2 외부전극(40b)은 제1 및 제2 인출부(21, 22)와 각각 전기적으로 접속할 수 있다.
즉, 제2 외부전극(40b)은 적층 본체(10)의 하면에 기형성되어 있는 제1 외부전극(40a)의 적어도 일부를 덮도록 형성될 수 있다.
또한, 제2 외부전극(40b)은 적층 본체(10)의 길이 방향의 양 측면에서 적층 본체(10)의 상면 또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극(40a, 40b)은 전기 전도성이 뛰어난 금속을 포함하는 도전성 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 도전성 페이스트일 수 있다.
나아가, 본 발명의 일 실시예에 따른 칩 부품의 제조방법은 적층 본체(10)의 상면에 마킹 패턴을 형성하는 단계를 더 포함할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 적층 본체;
20: 내부전극
30: 절연층;
40a: 제1 외부전극;
40b: 제2 외부전극:
40c: 단차부;
50: 마킹 패턴;

Claims (14)

  1. 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체;
    상기 적층 본체의 하면에 배치되는 제1 외부전극; 및
    상기 적층 본체의 길이 방향의 양 측면 및 상기 적층 본체의 하면에 배치되는 제2 외부전극; 을 포함하고,
    상기 제2 외부전극은 상기 제1 외부전극의 적어도 일부를 덮도록 배치되는 칩 부품.
  2. 제1항에 있어서, 상기 제1 외부전극은,
    상기 적층 본체의 하면에 인쇄 공법을 이용하여 형성되는 칩 부품.
  3. 제1항에 있어서, 상기 제2 외부전극은,
    상기 적층 본체의 길이 방향의 양 측면에 디핑(dipping) 공법을 이용하여 형성되는 칩 부품.
  4. 제1항에 있어서,
    상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부전극; 을 더 포함하고,
    상기 내부전극은 상기 제2 외부전극과 연결되는 복수의 인출부를 갖는 칩 부품.
  5. 제4항에 있어서, 상기 적층 본체는,
    상기 내부전극이 배치되는 액티브 층;
    상기 적층 본체의 상면과 상기 액티브 층의 일면 사이에 배치되는 제1 커버층; 및
    상기 적층 본체의 하면과 상기 액티브 층의 일면과 대향되는 타면 사이에 배치되는 제2 커버층; 을 포함하고,
    상기 제2 커버층의 상기 적층 본체의 두께 방향의 길이는 상기 제1 커버층의 상기 적층 본체의 두께 방향의 길이보다 더 긴 칩 부품.
  6. 제1항에 있어서, 상기 제2 외부전극은,
    상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 상면으로 연장되어 배치되는 칩 부품.
  7. 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체;
    상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부전극;
    상기 적층 본체의 하면에 배치되는 제1 외부전극; 및
    상기 적층 본체의 길이 방향의 양 측면 및 상기 적층 본체의 하면에 배치되어, 상기 내부전극과 연결되는 제2 외부전극; 및
    상기 제2 외부전극이 상기 제1 외부전극 상에 배치되어 형성되는 단차부; 를 포함하는 칩 부품.
  8. 제7항에 있어서, 상기 단차부의 적층 본체의 두께 방향의 길이는,
    10 내지 30㎛인 칩 부품.
  9. 제7항에 있어서,
    상기 제1 외부전극은, 상기 적층 본체의 하면에 인쇄 공법을 이용하여 형성되며,
    상기 제2 외부전극은, 상기 적층 본체의 길이 방향의 양 측면에 디핑(dipping) 공법을 이용하여 형성되는 칩 부품.
  10. 제7항에 있어서, 상기 적층 본체는,
    상기 내부전극이 배치되는 액티브 층;
    상기 적층 본체의 상면과 상기 액티브 층의 일면 사이에 배치되는 제1 커버층; 및
    상기 적층 본체의 하면과 상기 액티브 층의 일면과 대향되는 타면 사이에 배치되는 제2 커버층; 을 포함하고,
    상기 제2 커버층의 상기 적층 본체의 두께 방향의 길이는 상기 제1 커버층의 상기 적층 본체의 두께 방향의 길이보다 더 긴 칩 부품.
  11. 제7항에 있어서, 상기 제2 외부전극은,
    상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 상면으로 연장되어 배치되는 칩 부품.
  12. 복수의 절연층을 마련하는 단계;
    상기 복수의 절연층 상에 내부 도체 패턴을 형성하는 단계;
    상기 내부 도체 패턴이 형성된 상기 복수의 절연층을 적층하여 형성되는 내부 전극을 포함하는 적층 본체를 형성하는 단계;
    상기 적층 본체의 실장면으로 제공되는 하면에 인쇄 공법을 이용하여 제1 외부전극을 형성하는 단계; 및
    상기 적층 본체의 길이 방향의 양 측면에 디핑(dipping) 공법을 이용하여 제2 외부전극을 형성하는 단계; 를 포함하고,
    상기 제2 외부전극은 상기 제1 외부전극의 적어도 일부를 덮도록 형성되는 칩 부품의 제조방법.
  13. 제12항에 있어서, 상기 적층 본체는,
    상기 적층본체의 하면에 대향하는 상면을 더 포함하며,
    상기 적층 본체의 상면에 마킹 패턴을 형성하는 단계; 를 더 포함하는 칩 부품의 제조방법.
  14. 제12항에 있어서, 상기 적층 본체는,
    상기 내부전극이 배치되는 액티브 층;
    상기 적층 본체의 상면과 상기 액티브 층의 일면 사이에 배치되는 제1 커버층; 및
    상기 적층 본체의 하면과 상기 액티브 층의 일면과 대향되는 타면 사이에 배치되는 제2 커버층; 을 포함하고,
    상기 제2 커버층의 상기 적층 본체의 두께 방향의 길이는 상기 제1 커버층의 상기 대신 적층 본체의 두께 방향의 길이보다 더 긴 칩 부품의 제조방법.
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