KR101539888B1 - 적층 세라믹 전자부품의 제조방법 - Google Patents

적층 세라믹 전자부품의 제조방법 Download PDF

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KR101539888B1
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Abstract

본 발명은 유전체층과 복수의 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 단면에 도전성 금속 및 글라스를 포함하는 제1 도전성 페이스트를 도포하여 제1 및 제2 바탕전극을 형성하는 단계; 일정 간격으로 복수 개의 타공부가 형성된 타공판 정반을 마련하는 단계; 상기 타공판 정반 상부에 도전성 금속 및 글라스를 포함하는 제2 도전성 페이스트를 도포하는 단계; 상기 세라믹 본체를 상기 타공부에 디핑(Dipping)하여 상기 세라믹 본체의 모서리부에 제1 및 제2 도전층을 형성하는 단계; 및 상기 제1 바탕전극과 제1 도전층 상에 제1 단자전극을 형성하고, 상기 제2 바탕전극과 제2 도전층 상에 제2 단자전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.

Description

적층 세라믹 전자부품의 제조방법{Method for manufacturing multi-layered ceramic electronic parts}
본 발명은 외부전극의 코너 커버리지(corner coverage) 성능을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
상기 외부전극을 형성하기 위해 종래에는 통상 도전성 금속으로서 구리(Cu)가 사용되고 이 금속에 글라스 및 베이스 수지와 유기 용제 등을 혼합하여 외부전극 페이스트를 제조하고, 세라믹 본체의 양 단면에 상기 외부전극 페이스트를 도포한 후 상기 세라믹 본체를 소성하여 상기 외부전극 내 금속을 소결시킨다.
상기 외부전극 페이스트는 주재료로서 구리(Cu)와 같은 도전성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
그러나, 상기 적층 세라믹 전자부품이 소형화 및 대용량화됨에 따라 용량 확보를 위하여 내부전극의 적층수를 증가시키고, 이에 따라 상하 커버층의 두께를 감소시키는 설계가 보편적으로 적용된다.
이로 인하여, 외부전극 형성시 두께가 얇아지는 세라믹 본체의 코너부 부근까지 내부전극이 형성되어 있어 물리적, 화학적 충격에 쉽게 노출되는 문제가 있다.
특히, 상기 적층 세라믹 전자부품의 외부전극이 박층화됨에 따라 세라믹 본체의 코너부 부근의 외부전극의 두께는 더욱 얇아져서 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다.
또한, 고용량 기종에 사용되는 외부전극의 경우 외부전극 소성시 열 충격을 감소시키고자 저온에서 소결이 가능한 재료를 사용하게 된다. 특히, 저온에서 연화가 되는 글라스의 경우 상대적으로 도금시 내산성에 취약한 특성을 가진다. 이러한 특징으로 인하여 외부전극 외부에 도금층을 형성할 경우 도금액 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 주요한 원인이 된다.
일본공개특허 제2004-128328호
본 발명은 외부전극의 코너 커버리지(corner coverage) 성능을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층과 복수의 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 단면에 도전성 금속 및 글라스를 포함하는 제1 도전성 페이스트를 도포하여 제1 및 제2 바탕전극을 형성하는 단계; 일정 간격으로 복수 개의 타공부가 형성된 타공판 정반을 마련하는 단계; 상기 타공판 정반 상부에 도전성 금속 및 글라스를 포함하는 제2 도전성 페이스트를 도포하는 단계; 상기 세라믹 본체를 상기 타공부에 디핑(Dipping)하여 상기 세라믹 본체의 모서리부에 제1 및 제2 도전층을 형성하는 단계; 및 상기 제1 바탕전극과 제1 도전층 상에 제1 단자전극을 형성하고, 상기 제2 바탕전극과 제2 도전층 상에 제2 단자전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 타공부는 사각형 형상일 수 있으며, 또는 원형 형상일 수 있다.
상기 세라믹 본체의 단면측 방향에서 상기 제1 및 제2 도전층이 형성되지 않은 상기 제1 및 제2 바탕전극의 영역은 사각형 형상일 수 있다.
상기 제2 도전성 페이스트의 도전성 금속의 함량은 상기 제1 도전성 페이스트의 도전성 금속의 함량보다 높으며, 상기 제2 도전성 페이스트의 글라스 함량은 상기 제1 도전성 페이스트의 글라스 함량보다 낮을 수 있다.
상기 제1 및 제2 바탕전극은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 글라스를 포함할 수 있다.
상기 제1 및 제2 도전층은 전도성 수지를 포함할 수 있다.
상기 전도성 수지는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 에폭시 수지를 포함할 수 있다.
상기 세라믹 본체는 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함할 수 있다.
상기 제1 및 제2 도전층은 상기 세라믹 본체의 두께 방향으로 상기 액티브층 외측에 위치할 수 있다.
본 발명에 따르면 제1 및 제2 외부전극에 있어서, 세라믹 본체의 모서리부에 도전층을 추가로 형성함으로써, 외부전극의 코너 커버리지(corner coverage) 성능을 향상시켜 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 사용되는 복수 개의 타공부가 형성된 타공판 정반을 개략적으로 나타내는 평면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 개략도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 4는 도 3의 A-A' 단면도이다.
도 5a 내지 도 5f는 도 3의 B 방향에서 본 제1 및 제2 외부전극의 층별 개략도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 사용되는 복수 개의 타공부가 형성된 타공판 정반을 개략적으로 나타내는 평면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 개략도이다.
도 1 및 도 2a 내지 도 2e를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층과 복수의 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 단면에 도전성 금속 및 글라스를 포함하는 제1 도전성 페이스트를 도포하여 제1 및 제2 바탕전극을 형성하는 단계; 일정 간격으로 복수 개의 타공부가 형성된 타공판 정반을 마련하는 단계; 상기 타공판 정반 상부에 도전성 금속 및 글라스를 포함하는 제2 도전성 페이스트를 도포하는 단계; 상기 세라믹 본체를 상기 타공부에 디핑(Dipping)하여 상기 세라믹 본체의 모서리부에 제1 및 제2 도전층을 형성하는 단계; 및 상기 제1 바탕전극과 제1 도전층 상에 제1 단자전극을 형성하고, 상기 제2 바탕전극과 제2 도전층 상에 제2 단자전극을 형성하는 단계;를 포함할 수 있다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체(110)를 마련할 수 있다.
상기 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
다음으로, 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 상기 세라믹 본체(110)의 단부에 형성할 수 있다.
상기 제1 및 제2 외부전극을 형성하는 공정은 우선, 도전성 금속 및 글라스를 포함하는 제1 도전성 페이스트를 세라믹 본체의 양 단부에 도포하여 제1 및 제2 바탕전극(131a, 132a)을 형성할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
다음으로, 도 1을 참조하면, 일정 간격으로 복수 개의 타공부(11)가 형성된 타공판 정반(10)을 마련할 수 있다.
상기 복수 개의 타공부(11)는 특별히 제한되는 것은 아니며, 후술하는 바와 같이 상기 제1 및 제2 바탕전극(131a, 132a) 상부로서 상기 세라믹 본체(110)의 모서리부에 제1 및 제2 도전층을 형성할 수 있는 크기로 제작될 수 있다.
상기 복수 개의 타공부(11)는 그 형상에 제한이 없으며, 예를 들어 도 1과 같이 원형일 수 있고, 사각형 형상일 수도 있다.
상기 타공판 정반(10)은 상기와 같이 복수 개의 타공부(11)가 형성된 평평한 판 형상을 가진 것이라면 특별히 제한되지 않으며, 그 재질은 알루미늄 또는 금속 재질일 수 있다.
다음으로, 상기 타공판 정반(10) 상부에 도전성 금속 및 글라스를 포함하는 제2 도전성 페이스트를 도포할 수 있다.
상기 제2 도전성 페이스트는 상기 제1 도전성 페이스트 대비 더 많은 양의 도전성 금속과 더 적은 양의 글라스를 포함할 수 있다.
상기 제1 및 제2 바탕전극(131a, 132a)을 형성하는 제1 도전성 페이스트와 제1 및 제2 도전층을 형성하는 제2 도전성 페이스트가 포함하는 도전성 금속과 글라스의 함량은 특별히 제한되는 것은 아니며, 제1 도전성 페이스트의 도전성 금속과 글라스 함량비가 6 : 4로 포함할 경우 제2 도전성 페이스트는 도전성 금속과 글라스 함량비가 8 : 2로 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제2 도전성 페이스트는 전도성 수지를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 전도성 수지는 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 에폭시 수지를 포함할 수 있다.
도 2b를 참조하며, 상기 타공판 정반(10) 상부에 제2 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 상기 타공판 정반(10) 상에 제2 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도포할 수 있다.
도 2c 내지 도 2e를 참조하면, 도 2a에 도시된 바와 같이 상기 제1 및 제2 바탕전극(131a, 132a)이 도포된 상기 세라믹 본체(110)를 상기 타공부(11)에 디핑(Dipping)하여 상기 세라믹 본체(110)의 모서리부에 제1 및 제2 도전층(131b, 132b)을 형성할 수 있다.
상술한 바와 같이, 상기 타공부(11)는 상기 제1 및 제2 바탕전극(131a, 132a) 상부로서 상기 세라믹 본체(110)의 모서리부에 제1 및 제2 도전층(131b, 132b)을 형성할 수 있는 크기로서 원형 또는 사각형 형상일 수 있다.
상기 제1 및 제2 바탕전극(131a, 132a)이 도포된 상기 세라믹 본체(110)를 상기 타공부(11)에 디핑(Dipping)의 경우 상기 제2 도전성 페이스트가 도포된 상기 타공부(11)의 경계면과 상기 세라믹 본체(110)의 모서리부가 접촉하면서, 상기 세라믹 본체(110)의 모서리부에만 상기 제2 도전성 페이스트가 도포될 수 있다.
결과적으로, 상기 제1 및 제2 도전층(131b, 132b)은 상기 제1 및 제2 바탕전극(131a, 132a)이 도포된 상기 세라믹 본체(110)의 모서리부에 형성될 수 있다.
다음으로, 상기 제1 바탕전극(131a)과 제1 도전층(131b) 상에 제1 단자전극(131c)을 형성하고, 상기 제2 바탕전극(132a)과 제2 도전층(132b) 상에 제2 단자전극(132c)을 형성할 수 있다.
상기 제1 및 제2 단자전극은 도금층이면 특별히 제한되지 않으며, 예를 들어 니켈/주석층일 수 있다.
끝으로, 상기 세라믹 본체를 소성하여 적층 세라믹 커패시터를 제조할 수 있다.
상기 제조방법 이외에 세부적인 제조방법은 일반적인 적층 세라믹 커패시터의 제조방법과 동일하다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)의 단면측 방향에서 상기 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역은 사각형 형상일 수 있다.
상기 세라믹 본체(110)는 상기 유전체층을 사이에 두고 상기 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함할 수 있다.
상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)의 두께 방향으로 상기 액티브층 외측에 위치할 수 있다.
상기의 특징에 대한 구체적인 설명은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에서 보다 자세히 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 따르면 제1 및 제2 외부전극에 있어서, 세라믹 본체의 모서리부에 도전층을 추가로 형성함으로써, 외부전극의 코너 커버리지(corner coverage) 성능을 향상시켜 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
일반적으로, 적층 세라믹 전자부품이 소형화 및 대용량화됨에 따라 용량 확보를 위하여 내부전극의 적층수를 증가시키고, 이에 따라 상하 커버층의 두께를 감소시키는 설계가 보편적으로 적용된다.
이로 인하여, 외부전극 형성시 두께가 얇아지는 세라믹 본체의 모서리부 부근까지 내부전극이 형성되어 있어 물리적, 화학적 충격에 쉽게 노출되는 문제가 있다.
특히, 상기 적층 세라믹 전자부품의 외부전극이 박층화됨에 따라 세라믹 본체의 모서리부 부근의 외부전극의 두께는 더욱 얇아져서 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다.
또한, 고용량 기종에 사용되는 외부전극의 경우 외부전극 소성시 열 충격을 감소시키고자 저온에서 소결이 가능한 재료를 사용하게 된다. 특히, 저온에서 연화가 되는 글라스의 경우 상대적으로 도금시 내산성에 취약한 특성을 가진다. 이러한 특징으로 인하여 외부전극 외부에 도금층을 형성할 경우 도금액 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 주요한 원인이 되어 왔다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 도전층(131b, 132b)이 상기 세라믹 본체(110)의 모서리부에 형성됨으로써 제1 및 제2 외부전극의 두께 증가 없이 도금액 침투에 따른 내습 신뢰성 저하를 막을 수 있다.
특히, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)의 두께 방향으로 상기 액티브층 외측에 위치하도록 형성함으로써 제1 및 제2 외부전극의 두께 증가 없이 신뢰성을 높이는 효과를 달성할 수 있다.
즉, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체의 모서리부에 형성되되, 일측 단부가 상기 액티브층의 외측에 해당하는 영역 즉, 커버층에 해당하는 영역에 형성되도록 함으로써, 외부전극 전체의 두께는 증가 되지 않을 수 있다.
한편, 상기 제1 및 제2 도전층(131b, 132b)은 상기 제1 및 제2 바탕전극(131a, 132a) 대비 더 많은 양의 도전성 금속과 더 적은 양의 글라스를 포함할 수 있다.
즉, 상기 제1 및 제2 도전층(131b, 132b)은 상기 제1 및 제2 바탕전극(131a, 132a)과 동일하게 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 글라스를 포함할 수 있으나, 그 함량에 있어서는 차이가 있다.
상기 제1 및 제2 도전층(131b, 132b)은 상기 제1 및 제2 바탕전극(131a, 132a) 대비 더 많은 양의 도전성 금속과 더 적은 양의 글라스를 포함하기 때문에, 외부전극의 코너 커버리지(corner coverage) 성능을 향상시켜 도금액 침투에 따른 내습 특성 저하를 막아 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
즉, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)의 코너부에 형성되는 제1 및 제2 바탕전극(131a, 132a)의 두께가 얇아서 도금액이 용이하게 침투하는 문제를 해결하기 위하여 형성하는 것이므로, 도금액 침투 방지 효과를 보다 향상시키기 위해 상기 제1 및 제2 바탕전극(131a, 132a) 대비 더 많은 함량의 도전성 금속을 포함할 수 있다.
마찬가지로, 도금액 침투 방지 효과를 보다 향상시키기 위해 상기 제1 및 제2 도전층(131b, 132b)은 상기 제1 및 제2 바탕전극(131a, 132a) 대비 더 적은 함량의 글라스를 포함할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 4는 도 3의 A-A' 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 유전체층(111)을 사이에 두고 상기 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극(121, 122)을 포함하여 용량이 형성되는 액티브층(A); 상기 액티브층(A)의 상부 및 하부에 형성된 상부 및 하부 커버층(C); 및 상기 세라믹 본체(110)의 양측 단부에 형성된 제1 및 제2 외부전극(131, 132)을 포함하며, 상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에서 상기 제1 외부전극(131)은 제1 바탕전극(131a), 상기 제1 바탕전극(131a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제1 도전층(131b) 및 상기 제1 바탕전극(131a)과 제1 도전층(131b) 상에 형성된 제1 단자전극(131c)을 포함하고, 상기 제2 외부전극(132)은 제2 바탕전극(132a), 상기 제2 바탕전극(132a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제2 도전층(132b) 및 상기 제2 바탕전극(132a)과 제2 도전층(132b) 상에 형성된 제2 단자전극(132c)을 포함하며, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)의 두께 방향으로 상기 액티브층(A) 외측에 위치할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(110)의 상면 및 하면으로 표현될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(A)과, 상하 마진부로서 액티브층(A)의 상하부에 각각 형성된 상부 및 하부 커버층(C)으로 구성될 수 있다.
상기 액티브층(A)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버층(C)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층(C)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(110)의 양측 단부에 형성되며, 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부전극(131, 132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에서 상기 제1 외부전극(131)은 제1 바탕전극(131a), 상기 제1 바탕전극(131a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제1 도전층(131b) 및 상기 제1 바탕전극(131a)과 제1 도전층(131b) 상에 형성된 제1 단자전극(131c)을 포함할 수 있다.
또한, 상기 제2 외부전극(132)은 제2 바탕전극(132a), 상기 제2 바탕전극(132a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제2 도전층(132b) 및 상기 제2 바탕전극(132a)과 제2 도전층(132b) 상에 형성된 제2 단자전극(132c)을 포함할 수 있다.
한편, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)의 두께 방향으로 상기 액티브층(A) 외측에 위치할 수 있다.
이하에서는, 상기 제1 및 제2 외부전극(131, 132)의 구조에 대하여 보다 상세히 설명하도록 한다.
상기 제1 및 제2 바탕전극(131a, 132a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 본체(110)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 및 제2 바탕전극(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 바탕전극(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질을 포함할 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속을 포함할 수 있다.
상기 제1 및 제2 바탕전극(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 바탕전극(131a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제1 도전층(131b)과 상기 제2 바탕전극(132a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성된 제2 도전층(132b)을 포함할 수 있다.
상기 제1 및 제2 도전층(131b, 132b)이 각각 상기 제1 및 제2 바탕전극(131a, 132a) 상에 형성되며, 상기 세라믹 본체(110)의 모서리부에 형성됨으로써 외부로부터 내부전극을 보호할 수 있다.
그러나, 본 발명의 다른 실시형태에 따르면 상기 제1 및 제2 도전층(131b, 132b)이 상기 세라믹 본체의 모서리부에 형성되되, 상기 세라믹 본체(110)의 두께 방향으로 상기 액티브층(A) 외측에 위치하도록 함으로써, 외부전극 전체의 두께는 증가되지 않고 유지할 수 있다.
즉, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체의 모서리부에 형성되되, 일측 단부가 상기 액티브층(A)의 외측에 해당하는 영역 즉, 커버층(C)에 해당하는 영역에 형성되도록 함으로써, 외부전극 전체의 두께는 증가 되지 않을 수 있다.
도 5a 내지 도 5f는 도 3의 B 방향에서 본 제1 및 제2 외부전극의 층별 개략도이다.
도 5a 내지 도 5c를 참조하면, 상기 세라믹 본체(110)의 단면측 방향에서 상기 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역은 사각형 형상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 도전층(131b, 132b)은 상기 세라믹 본체(110)에 형성된 제1 및 제2 바탕전극(131a, 132a) 영역 중 두께가 얇아 도금액에 취약한 영역에 형성되는 것으로서, 상기 세라믹 본체(110)의 단면측 방향에서 가로 및 세로선으로 표시되는 모서리 영역에 형성될 수 있다.
이때, 후술하는 바와 같이 상기 제1 및 제2 도전층(131b, 132b)은 인쇄 방식으로 형성될 수 있어, 상기 액티브 영역(A)을 제외한 상하 커버층과 폭 방향 마진부에 형성됨으로써, 상기 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역은 사각형 형상일 수 있다.
상기와 같이 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역의 형상이 사각형일 경우, 원형의 형상에 비하여 외부전극 코너 커버리지(corner coverage) 면적이 균일하여 도금액 침투 방지 효과가 보다 우수할 수 있다.
한편, 도 5d 내지 도 5f를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 본체(110)의 단면측 방향에서 상기 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역은 그 형상이 원형일 수 있다.
상기 제1 및 제2 도전층(131b, 132b)은 인쇄 방식으로 형성될 수 있어, 상기 액티브 영역(A)을 제외한 상하 커버층과 폭 방향 마진부에 형성됨으로써, 상기 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역은 그 형상이 원형일 수 있다.
상기와 같이 제1 및 제2 도전층(131b, 132b)이 형성되지 않은 상기 제1 및 제2 바탕전극(131a, 132a)의 영역의 형상이 원형일 경우, 도금액 침투 방지 효과가 우수할 수 있다.
결론적으로, 본 발명의 일 실시형태에 따르면, 제1 외부전극이 제1 바탕전극 상에 형성되며, 상기 세라믹 본체의 모서리부에 형성된 제1 도전층을 포함하고, 마찬가지로 제2 외부전극이 제2 바탕전극 상에 형성되며, 상기 세라믹 본체의 모서리부에 형성된 제2 도전층을 포함함으로써, 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
즉, 본 발명에 따르면 칩의 밀폐성을 향상시킴과 동시에 외부전극의 두께를 증가시키지 않아 신뢰성이 우수하며, 고용량 및 소형화된 적층 세라믹 전자부품의 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 ; 타공판 정반 11 ; 타공부
20 ; 제2 도전성 페이스트
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 131a, 132a: 제1, 제2 바탕전극
131b, 132b: 제1, 제2 도전층 131c, 132c: 제1, 제2 단자전극
200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (10)

  1. 유전체층과 복수의 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
    상기 세라믹 본체의 양 단면에 도전성 금속 및 글라스를 포함하는 제1 도전성 페이스트를 도포하여 제1 및 제2 바탕전극을 형성하는 단계;
    일정 간격으로 복수 개의 타공부가 형성된 타공판 정반을 마련하는 단계;
    상기 타공판 정반 상부에 도전성 금속 및 글라스를 포함하는 제2 도전성 페이스트를 도포하는 단계;
    상기 세라믹 본체를 상기 타공부에 디핑(Dipping)하여 상기 세라믹 본체의 모서리부에 제1 및 제2 도전층을 형성하는 단계; 및
    상기 제1 바탕전극과 제1 도전층 상에 제1 단자전극을 형성하고, 상기 제2 바탕전극과 제2 도전층 상에 제2 단자전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법.
  2. 제1항에 있어서,
    상기 타공부는 사각형 형상인 적층 세라믹 전자부품의 제조방법.
  3. 제1항에 있어서,
    상기 타공부는 원형 형상인 적층 세라믹 전자부품의 제조방법.
  4. 제1항에 있어서,
    상기 세라믹 본체의 단면측 방향에서 상기 제1 및 제2 도전층이 형성되지 않은 상기 제1 및 제2 바탕전극의 영역은 사각형 형상인 적층 세라믹 전자부품의 제조방법.
  5. 제1항에 있어서,
    상기 제2 도전성 페이스트의 도전성 금속의 함량은 상기 제1 도전성 페이스트의 도전성 금속의 함량보다 높으며, 상기 제2 도전성 페이스트의 글라스 함량은 상기 제1 도전성 페이스트의 글라스 함량보다 낮은 적층 세라믹 전자부품의 제조방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 바탕전극은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 글라스를 포함하는 적층 세라믹 전자부품의 제조방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전층은 전도성 수지를 포함하는 적층 세라믹 전자부품의 제조방법.
  8. 제7항에 있어서,
    상기 전도성 수지는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 에폭시 수지를 포함하는 적층 세라믹 전자부품의 제조방법.
  9. 제1항에 있어서,
    상기 세라믹 본체는 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함하는 적층 세라믹 전자부품의 제조방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 도전층은 상기 세라믹 본체의 두께 방향으로 상기 액티브층 외측에 위치하는 적층 세라믹 전자부품의 제조방법.
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