KR101891085B1 - 커패시터 및 그의 제조방법 - Google Patents

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KR101891085B1
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Abstract

본 발명은 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디; 제3면에 배치되고, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극; 제4면에 배치되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극; 및 제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 배치되는 도금 방지부;를 포함하는 커패시터를 제공한다.

Description

커패시터 및 그의 제조방법{Capacitor and method of fabricating the same}
본 발명은 커패시터 및 그 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 커패시터들이 제조되고 있다.
이와 동시에, 전자 제품의 소형화 요구에 따라 실장 시 필요한 면적을 감소시킬 수 있는 방안이 필요한 실정이다.
대한민국 공개특허공보 제2007-0077726호 대한민국 공개특허공보 제2005-0040159호 대한민국 공개특허공보 제2014-0136740호 대한민국 등록특허공보 제10-1548793호 대한민국 등록특허공보 제10-1444615호
본 발명의 여러 목적 중 하나는, 기판에 실장시에 바디의 길이 방향의 양 측면에 솔더가 부착되는 것을 방지하여 커패시터의 폭방향의 실장 밀도를 향상시킬 수 있는 커패시터를 제공하고자 한다.
또한, 본 발명의 여러 목적 중 다른 하나는 외부전극을 박막으로 형성하고, 두께가 균일하도록 형성하여 실장에 필요한 길이를 줄여 커패시터의 길이 방향의 실장 밀도를 향상시킬 수 있는 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디; 제3면에 배치되고, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극; 제4면에 배치되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극; 및 제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 배치되는 도금 방지부;를 포함한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 커패시터의 제조방법을 제안하고자 하며, 구체적으로, 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디를 마련하는 단계; 제3면에 형성되며, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극을 형성하는 단계; 제4면에 형성되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극을 형성하는 단계; 및 제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 도금 방지부를 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 커패시터는 바디의 길이 방향의 양측면에 배치된 외부전극의 연장부를 덮는 도금 방지부를 포함하기 때문에, 기판에 커패시터를 실정하는 경우에 솔더가 커패시터의 측면에 형성되는 것을 방지하여 커패시터의 폭방향의 실장 밀도를 증가시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 커패시터는 바디의 두께 방향 중앙부 영역에서의 외부전극의 두께를 T1 및 내부전극 중 최외측 내부전극이 위치하는 지점에서의 외부전극의 두께를 T2 라 할 때, 0.8 ≤ T2/T1 ≤ 1.2 를 만족하기 때문에, 외부전극을 박막으로 형성하고 두께가 균일하도록 형성함으로써 실장에 필요한 커패시터의 길이를 줄여 커패시터의 길이 방향의 실장 밀도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A의 확대 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 다른 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 5 내지 10은 본 발명의 또 다른 실시예에 따른 커패시터의 제조방법을 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
커패시터
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이고, 도 3은 도 2의 A의 확대 단면도를 개략적으로 도시한 것이다.
도 1 내지 도 3을 참조하며, 본 발명의 일 실시예에 따른 커패시터를 살펴보도록 한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는, 바디(110), 제1 및 제2 내부전극(121, 122과 제1 및 제2 외부전극(131, 132)을 포함한다.
바디(110)는 길이 방향(L)의 양 단면, 폭 방향(W)의 양 단면 및 두께 방향(T)의 양 단면을 갖는 육면체로 형성될 수 있다. 즉, 바디(110)는 서로 대향하는 제1 및 제2면(1, 2), 제1 및 제2면(1, 2)과 연결되고 서로 대향하는 제3 및 제4면(3, 4), 제1 및 제2면(1, 2)과 연결되고 제3 및 제4면(3, 4)과 연결되며 서로 대향하는 제5 및 제6면(5, 6)을 포함한다. 여기서, 제1 및 제2면(1, 2)은 바디(110)의 길이 방향(L)의 양 단면을 의미하며, 제3 및 제4면(3, 4)은 바디(110)의 두께 방향(T)의 양 단면을 의미하고, 제5 및 제6면(5, 6)은 폭 방향(W)의 양 단면을 의미한다.
이러한 바디(110)는 복수의 유전층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 바디(110)를 형성하는 복수의 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전층(111)은 그 두께를 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
내부전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 제1 내부전극(121)과 제2 내부전극(122)이 복수 개로 구성될 수 있으며, 바디(110)의 두께 방향(T)으로 적층되는 복수의 유전층(111)을 사이에 두고 소정의 두께로 형성될 수 있다.
제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전층(111)의 적층 방향을 따라 바디(110)의 제3면(3)과 제4면(4)으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 바디(110)의 길이 방향 양 단면으로 번갈아 노출되는 부분을 통해 바디(110)의 제3면(3) 및 제4면(4)에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 커패시터(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 커패시터라도 정전 용량은 극대화될 수 있다.
후술하는 바와 같이, 본 발명의 일 예에 따른 커패시터(100)는 외부전극의 두께가 얇고 균일하기 때문에, 내부전극의 오버랩 면적을 극대화할 수 있어 고용량 커패시터의 구현이 가능하다.
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부전극(131, 132)은 바디(110)의 제3면(3) 및 제4면(4)에 각각 배치된 제1 외부전극(131)과 제2 외부전극(132)을 포함한다.
제1 외부전극(131)은 바디(110)의 제3면(3)에 배치된 제1 연결부(131a)와 제1 연결부(131a)로부터 인접하는 제1, 2, 5 및 6면(1, 2, 5, 6)으로 연장되는 제1 연장부(131b)를 포함한다. 제2 외부전극(132)은 바디(110)의 제4면(4)에 배치된 제2 연결부(132a)와 제2 연결부(132a)로부터 인접하는 제1, 2, 5 및 6면(1, 2, 5, 6)으로 연장되는 제2 연장부(132b)를 포함한다.
제1 및 제2 연결부(131a, 132a)는 제3면(3) 및 제4면(4)으로 각각 노출된 제1 및 제2 내부전극(121, 122)과 접촉하여 외부에 연결된 전원이 제1 및 제2 내부전극(121, 122)과 연결되도록 하는 역할을 수행한다.
제1 및 제2 연장부(131b, 132b)는 제1 및 제2 외부전극(131, 132)의 바디(110)에 대한 접착력을 증가시키는 역할을 수행한다.
도 1을 참조하면, 바디(110)의 제5면(5) 및 제6면(6)에는 도금 방지부(150)가 배치된다.
도금 방지부(150)는 제5면(5) 및 제6면(6)에 배치된 제1 및 제2 연장부(131b, 132b)를 덮도록 배치된다.
도금 방지부(150)는 외부전극(131, 132)에 도금층(141, 142)를 형성할 때, 바디(110)의 제5면(5) 및 제6면(6)에 도금층이 형성되는 것을 방지하는 역할을 수행한다.
도금 방지부(150)는 절연성 물질을 이용하여 형성될 수 있으며, 예를 들어 에폭시를 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
커패시터를 기판에 실장하는 경우, 솔더를 이용히여 기판의 전극 패드와 커패시터를 전기적으로 연결하는 것과 동시에 커패시터를 기판에 부착한다.
일반적으로, 외부전극은 머리면에 배치되는 전극층과 전극층으로부터 인접하는 둘레면으로 연장되는 연장부를 포함하고, 연장부를 포함한 외부전극의 전체에 도금층이 형성된다.
커패시터를 기판에 실장할 때, 머리면을 포함한 밴드부까지 솔더가 부착된다.
즉, 커패시터를 기판에 실장할 때 필요한 면적은 커패시터의 면적 뿐만 아니라 솔더가 형성되는 영역까지 포함하게 된다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 제5면(5) 및 제6면(6)에 배치된 제1 및 제2 연장부(131b, 132b)를 덮도록 배치되는 도금 방지부(150)를 포함하기 때문에, 바디(110)의 제5면(5) 및 제6면(6)에 솔더가 형성되는 것을 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 커패시터(100)는 폭방향으로 커패시터가 기판에 실장되기 위해 필요한 면적을 감소시킬 수 있으며, 동시에 커패시터의 폭방향의 실장 밀도를 향상시킬 수 있다.
종래의 외부전극 형성 방법은 바디(110)를 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.
딥핑(dipping) 방식으로 외부전극을 형성할 경우, 페이스트의 유동성 및 점성으로 인하여 외부전극이 균일하게 도포되지 않아 외부전극의 중앙부와 코너부의 도포 두께에 차이가 발생한다.
이와 같이 외부전극의 두께가 불균일하게 형성될 경우, 두껍게 도포된 중앙부에서는 글라스 비딩(Glass Beading) 혹은 블리스터(Blister)가 발생하여 도금 불량 및 형상 불량을 야기하며, 얇게 도포된 코너부에는 도금액 침투에 취약하여 신뢰성 저하의 문제가 생긴다.
또한, 도금액에 취약한 코너부를 보완하고자 할 경우 결국 중앙부 도포 두께는 증가할 수밖에 없으며, 정전 용량 증가를 위해 세라믹 커패시터의 사이즈를 증가시키는 데 한계가 있다.
이에 본 발명의 일 실시예는 바디(110)의 길이 방향(L)의 양면에 배치된 제1 및 제2 외부전극(131, 132)과 그 상부에 각각 제1 및 제2 도금층(141, 142)이 배치될 수 있다.
제1 및 제2 외부전극(131, 132)은 종래의 딥핑 방식에 의해 형성하지 않기 때문에, 바디(110)의 제3면 및 제4면에 각각 형성되되, 제1, 2, 5 및 6면에는 최소로 형성되므로 외부전극의 두께가 얇고 균일하게 형성할 수 있다.
이로 인하여, 내부전극의 형성 면적을 증가하는 것이 가능해 내부전극의 오버랩 면적을 극대화함으로써 고용량 커패시터를 구현할 수 있다.
또한, 종래의 딥핑(dippimg) 방식으로 형성된 외부전극과 달리 외부전극을 박막으로 형성하고 두께가 균일하도록 형성함으로써 실장에 필요한 커패시터의 길이를 줄여 커패시터의 길이 방향의 실장 밀도를 향상시킬 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 외부전극(131, 132)은 종래의 딥핑 방식과 달리 시트(Sheet) 전사 혹은 패드(Pad) 전사 방식에 의해 형성할 수 있다.
제1 및 제2 외부전극(131, 132)은 제 1 및 제 2 내부전극(121, 122)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.
본 발명의 일 실시예에 따르면, 바디(110)의 두께 방향 중앙부 영역에서의 제1 및 제2 외부전극(131, 132)의 두께를 T1이라 하고, 제1 및 제2 내부전극(121, 122) 중 최외측의 제1 및 제2 내부전극(121, 122)이 위치하는 지점에서의 제1 및 제2 외부전극(131, 132)의 두께를 T2라 할 때, 0.8 ≤ T2/T1 ≤ 1.2 를 만족한다.
바디(110)의 두께 방향 중앙부 영역에서의 제1 및 제2 외부전극(131, 132)의 두께(T1)라 함은 바디(110)의 두께 방향의 중앙부 지점에서 바디(110)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.
마찬가지로, 제1 및 제2 내부전극(121, 122) 중 최외측 제1 및 제2 내부전극(121, 122)이 위치하는 지점에서의 제1 및 제2 외부전극(131, 132)의 두께(T2)라 함은 바디(110)의 두께 방향의 최외측에 배치된 내부전극의 위치에서 바디(110)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.
T2/T1의 비가 0.8 ≤ T2/T1 ≤ 1.2 를 만족함으로써, 바디(110)의 두께 방향 중앙부 영역에서의 제1 및 제2 외부전극(131, 132)의 두께(T1)와 제1 및 제2 내부전극(121, 122) 중 최외측 제1 및 제2 내부전극(121, 122)이 위치하는 지점에서의 제1 및 제2 외부전극(131, 132)의 두께(T2)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.
T2/T1의 비가 0.8 미만 또는 1.2를 초과하는 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.
도 2에 도시된 바와 같이, 외부전극(131, 132)에는 제1 및 제2 외부전극(131, 132) 상에 제1 및 제2 도금층(141, 142)이 배치된다.
도금층(141, 142)는 이에 제한되는 것은 아니나, 니켈 도금층(141a, 142a)과 그 상부에 배치된 주석 도금층(141b, 142b)를 포함할 수 있다.
제1 및 제2 도금층(141, 142)는 제5면(5) 및 제6면(6)에 배치된 제1 및 제2 연장부(131b, 132b)상에 도금 방지부(150)가 배치된 후에 형성되기 때문에, 제5면(5) 및 제6면(6)에 형성되지 않는다.
따라서, 제1 및 제2 도금층(141, 142)은 제1 및 제2 외부전극(131, 132) 중 제3면(3) 및 제4면(4)에 배치되는 제1 및 제2 외부전극(131, 132) 상에 배치되며, 제3면(3) 및 제4면(4)으로부터 제1면(1) 또는 제2면(2)으로 연장되어 형성된다.
바디(110)의 제5면(5) 및 제6면(6)에 제1 및 제2 도금층(141, 142)이 형성되지 않기 때문에, 커패시터(100)를 기판에 실장할 때 폭방향으로 솔더가 부착되는 것을 방지하여 커패시터(100)의 폭방향의 실장에 필요한 면적을 감소시킬 수 있다.
또한, 제1면(1) 또는 제2면(2)이 실장면으로 제공될 때, 제1 및 제2 도금층(141, 142)이 제1면(1) 및 제2면(2)에 연장되어 있기 때문에 커패시터(100)의 실장되는 기판에 대한 고착강도를 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 커패시터(100`)의 사시도를 개략적으로 도시한 것이다.
본 발명의 다른 실시예에 따른 커패시터(100`)를 설명함에 있어서, 전술한 일 실시예에 따른 커패시터(100)와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 커패시터(100`)의 도금 방지층(150`)은 바디(110)의 제5면(5) 및 제6면(6) 전체를 덮도록 배치될 수 있다.
도금 방지층(150`)은 바디(110)의 제5면(5) 및 제6면(6) 전체를 덮도록 배치됨으로써, 제5면(5) 및 제6면(6)에 도금층이 형성되는 것을 방지하는 것과 동시에 전도성 이물질 등이 바디(110) 내측으로 침투하는 것을 방지하여 커패시터(100`)의 신뢰성을 향상시킬 수 있다.
커패시터의 제조방법
본 발명의 또 다른 실시예에 따른 커패시터의 제조방법은 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디를 마련하는 단계; 제3면에 형성되며, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극을 형성하는 단계; 제4면에 형성되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극을 형성하는 단계; 및 제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 도금 방지부를 형성하는 단계;를 포함한다.
이하, 본 발명의 또 다른 실시예에 따른 커패시터의 제조방법을 도 5 내지 10을 참조하여 설명하도록 한다. 다만, 설명의 명확성을 위해 전술한 도 1 내지 4를 보조적으로 참조하도록 한다.
도 5a 내지 도 5c를 참조하면, 바디(110)의 길이 방향의 양 단면에 각각 제1 및 제2 외부전극을 형성하는 단계는, 바디(110)를 마련하는 단계, 정반(1150) 상에 펀칭 탄성재(1160)를 부착한 후 그 상부에 외부전극 형성용 시트(1130)를 부착한 부재를 마련하는 단계 및 상기 바디(110)를 상기 외부전극 형성용 시트(1130)에 가압 밀착시켜 상기 외부전극 형성용 시트(1130)를 상기 바디(110)에 부착시키는 단계를 포함한다.
먼저, 바디(110)를 마련하는 단계는 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 그린시트를 마련하며, 이로써 유전층을 형성할 수 있다.
그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 분말을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속 분말은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
그린시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 바디(110)를 제작할 수 있다.
이와 같이 제조된 바디(110)는 길이 방향(L)의 양 단면, 폭 방향(W)의 양 단면 및 두께 방향(T)의 양 단면을 갖는 육면체로 형성될 수 있다. 즉, 바디(110)는 서로 대향하는 제1 및 제2면(1, 2), 제1 및 제2면(1, 2)과 연결되고 서로 대향하는 제3 및 제4면(3, 4), 제1 및 제2면(1, 2)과 연결되고 제3 및 제4면(3, 4)과 연결되며 서로 대향하는 제5 및 제6면(5, 6)을 포함한다. 여기서, 제1 및 제2면(1, 2)은 바디(110)의 길이 방향(L)의 양 단면을 의미하며, 제3 및 제4면(3, 4)은 바디(110)의 두께 방향(T)의 양 단면을 의미하고, 제5 및 제6면(5, 6)은 폭 방향(W)의 양 단면을 의미한다. 또한, 제1 및 제2 내부전극(121, 122)은 바디(110)의 길이 방향 양 단면으로 번갈아 노출되는 부분을 통해 바디(110)의 제3면(3) 및 제4면(4)에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
다음으로, 바디(110)의 길이 방향의 양 단면에 각각 제1 및 제2 외부전극을 형성하는 단계가 수행된다.
우선, 바디(110)의 외측에 외부전극을 형성하기 위하여 정반(1150) 상에 펀칭 탄성재(1160)를 부착한 후 그 상부에 외부전극 형성용 시트(1130)를 부착한 부재를 마련한다.
상기 펀칭 탄성재(1160) 상부에 릴리스(Release) 필름(1170)을 부착하고, 릴리스(Release) 필름(1170) 상에 외부전극 형성용 시트(1130)를 부착하는 단계를 더 포함할 수 있다.
상기 정반(1150)은 바디(110)의 외측에 외부전극을 형성하기 위하여 사용되는 부재의 받침대 역할을 수행하는 재료로서 열 변형이 적은 재질이면 제한 없이 사용 가능하며, 예를 들어 돌을 원재료로 한 석정반이 사용될 수 있다.
상기 펀칭 탄성재(1160)는 바디(110)의 외측에 부착된 외부전극 형성용 시트(1130)를 절단하는 역할을 하며, 이로써 상기 바디(110)의 길이 방향 양 단면에 외부전극이 형성될 수 있다.
상기 펀칭 탄성재(1160)는 탄성을 갖는 재료이면 제한 없이 사용 가능하며, 예를 들어 펀칭 러버(Rubber)일 수 있다.
상기 릴리스(Release) 필름(1170)도 바디(110)의 외측에 부착된 외부전극 형성용 시트(1130)를 절단하는 역할을 하며, 그 재료에 제한은 없으나 예를 들어, PET 필름일 수 있다.
상기 외부전극 형성용 시트(1130)는 외부전극 형성용 페이스트를 얇게 도포한 후 건조 단계까지 완결된 상태이다.
구체적으로, 외부전극 형성용 페이스트는 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구성된 도전성 금속과 바인더, 가소제 및 분산제 등을 혼합하여 마련될 수 있다.
다음으로, 상기 외부전극 형성용 페이스트를 닥터 블레이드 캐스팅 장비 등을 이용하여 외부전극의 필요한 두께에 따라 도포한 후 건조 과정을 거치면 상기 외부전극 형성용 시트(1130)를 마련할 수 있다.
일반적으로, 바디의 외측에 외부전극을 형성하는 방법은 외부전극용 페이스트에 바디를 딥핑(dipping)하여 수행하여 왔다.
그러나, 기존의 딥핑(dipping) 방식 등으로 외부전극을 형성할 경우, 바디의 산포 발생과 페이스트의 유동성 및 점성으로 인해 균일 도포가 어려워 페이스트의 도포 두께 차이가 발생하였다.
또한, 페이스트가 얇게 도포된 부분은 치밀도 저하로 도금액이 침투하여 신뢰성 저하가 발생하고, 페이스트가 두껍게 도포된 부분은 글라스가 표면에 노출되는 글라스 비딩(Glass Beading) 혹은 블리스터(Blister)가 발생하여 도금 불량 및 형상 불량 문제로 인해 도금층 두께를 증가시켜야 하는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면, 바디의 외측에 외부전극을 형성하는 과정에서 종래의 딥핑(dipping) 방식이 아닌 시트(Sheet) 전사 혹은 패드(Pad) 전사 방식에 의해 형성함으로써 외부전극의 도포 두께가 얇고 균일하게 될 수 있다.
이로 인하여, 내부전극의 형성 면적을 증가하는 것이 가능해 기존 동일 사이즈의 커패시터 대비 용량 극대화가 가능하다.
도 5b를 참조하면, 상기 바디(110)의 제3면을 상기 외부전극 형성용 시트(1130)에 가압 밀착시켜 상기 외부전극 형성용 시트(1130)를 상기 바디(110)에 부착시킨다.
도 5c를 참조하면, 상기 펀칭 탄성재(1160)에 의해 상기 외부전극 형성용 시트(1130)가 절단됨으로써, 상기 바디(110)의 길이 방향의 일 단면에 외부전극(131)이 형성된다.
또한, 상기 펀칭 탄성재(1160) 상부에 릴리스(Release) 필름(1170)이 부착될 경우에는 릴리스(Release) 필름(1170)에 의해 상기 외부전극 형성용 시트(1130)가 절단됨으로써, 상기 바디(110)의 길이 방향 양 단면에 외부전극(131)이 형성될 수 있다.
상기 릴리스(Release) 필름(1170)에 의해 상기 외부전극 형성용 시트(1130)가 바디(110)의 모서리 부분에서 커팅될 수 있다.
상기 외부전극(131)을 상기 바디(110)의 길이 방향의 양 단면에 형성하는 방법은 종래의 딥핑 방식과 달리 시트(Sheet) 전사 혹은 패드(Pad) 전사 방식에 의해 형성할 수 있다.
도 5c에서는 하나의 외부전극(131)만 형성하는 단계를 도시하고 있으나, 바디(110)의 길이 방향의 타 단면에 다른 외부전극을 형성하는 단계가 추가된다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시형태에 따른 커패시터의 외부전극 형성 공정도이다.
도 6a 내지 도 6c를 참조하면, 바디(110)의 길이 방향 양 단면에 외부전극(131)을 형성하는 단계는 정반(1150) 상에 압착 탄성재(1140)를 부착한 부재를 마련하는 단계 및 상기 정반(1150)을 가열하여 상기 바디(110)를 상기 압착 탄성재(1140)에 가압 밀착시켜 상기 외부전극(131)이 상기 바디(110)의 제1, 2, 5 및 6면으로 연장되도록 하여 연장부를 형성하는 단계를 포함한다.
도 5c에서 길이 방향 양 단면에 외부전극이 형성된 바디(110)를 정반(1150) 상에 압착 탄성재(1140)를 부착한 부재 상에 가압함으로써, 상기 외부전극(131)이 상기 바디(110)의 제1, 2, 5 및 제6면까지 연장되게 형성한다.
이 때, 상기 정반(1150)을 가열함으로써 바디(110)의 길이 방향의 양 단면에 형성된 외부전극의 연성이 증가할 수 있어, 외부전극은 상기 바디(110)의 밴드부까지 연장되어 형성될 수 있다.
또한, 상기 정반(1150)을 가열함으로써 외부전극(131)이 제3면으로부터 제1, 2, 5 및 제6면까지 연장되게 형성함과 동시에 바디(110)와 외부전극(131) 사이의 접착력도 증가시킬 수 있다.
상기 압착 탄성재(1140)는 탄성을 갖는 재료이면 제한 없이 사용 가능하며, 예를 들어 압착 러버(Rubber)일 수 있다.
상기 압착 러버(Rubber)는 펀칭 탄성재(1160)인 펀칭 러버(Rubber)에 비해 탄성이 더 작을 수 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(110)의 두께 방향 중앙부 영역에서의 상기 외부전극(131)의 두께를 T1 및 상기 내부전극 중 최외측 내부전극이 위치하는 지점에서의 상기 외부전극(131)의 두께를 T2라 할 때, 0.8 ≤ T2/T1 ≤ 1.2 를 만족한다.
상기 바디(110)의 두께 방향 중앙부 영역에서의 상기 외부전극(131)의 두께(T1)라 함은 상기 바디(110)의 두께 방향의 중앙부 지점에서 상기 바디(110)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.
마찬가지로, 상기 내부전극 중 최외측 내부전극이 위치하는 지점에서의 상기 외부전극(131)의 두께(T2)라 함은 상기 바디(110)의 두께 방향의 최외측에 배치된 내부전극의 위치에서 상기 바디(110)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.
상기 T2/T1의 비가 0.8 ≤ T2/T1 ≤ 1.2 를 만족함으로써, 상기 바디(110)의 두께 방향 중앙부 영역에서의 상기 외부전극(131)의 두께(T1)와 상기 내부전극 중 최외측 내부전극이 위치하는 지점에서의 상기 외부전극(131)의 두께(T2)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.
상기 T2/T1의 비가 0.8 미만 또는 1.2를 초과하는 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(110)의 코너부에서의 상기 외부전극(131)의 두께를 T3라 할 때, 0.4 ≤ T3/T1 ≤ 1.0 를 만족할 수 있다.
상기 바디(110)의 코너부에서의 상기 외부전극(131)의 두께(T3)라 함은 상기 바디(110)의 코너부 영역에 형성되어 있는 상기 외부전극(131)의 두께를 의미할 수 있다.
상기 T3/T1의 비가 0.4 ≤ T3/T1 ≤ 1.0 를 만족함으로써, 상기 바디(110)의 두께 방향 중앙부 영역에서의 상기 외부전극(131)의 두께(T1)와 상기 바디(110)의 코너부에서의 상기 외부전극(131)의 두께(T3)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.
상기 T3/T1의 비가 0.4 미만 또는 1.0을 초과하는 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시형태에 따른 커패시터의 외부전극 형성 공정도이다.
도 7a 내지 도 7f를 참조하면, 본 발명의 다른 실시형태에 따른 커패시터의 제조방법은 바디(110)를 마련하는 단계, 정반(1150) 상에 압착 탄성재(1140)를 부착한 후 그 상부에 외부전극 형성용 시트(1130)를 부착한 부재를 마련하는 단계, 상기 바디(110)를 상기 외부전극 형성용 시트(1130)에 가압 밀착시켜 상기 외부전극 형성용 시트(1130)를 상기 바디(110)에 부착시키는 단계, 상기 정반(1150)을 가열하여 상기 외부전극 형성용 시트(1130)가 상기 바디(110)의 밴드부까지 연장되게 형성하는 단계, 정반(1150) 상에 펀칭 탄성재(1160)가 부착된 부재를 마련하는 단계 및 상기 외부전극 형성용 시트(1130)가 부착된 바디(110)를 상기 펀칭 탄성재(1160) 상에 가압 밀착시켜 외부전극 형성용 시트(1130)를 절단함으로써, 바디(110)의 외측에 외부전극(131)을 형성하는 단계를 포함한다.
도 7a를 참조하면, 우선 정반(1150) 상에 압착 탄성재(1140)를 부착한 후 그 상부에 외부전극 형성용 시트(1130)를 부착한 부재를 마련한다.
상기 정반(1150), 압착 탄성재(1140) 및 외부전극 형성용 시트(1130)에 대한 설명은 상술하였으므로, 여기서는 생략하도록 하며, 본 발명의 일 실시형태에 따른 커패시터의 제조방법에서 설명한 내용과 중복되는 내용은 이하에서 생략하도록 한다.
도 7b를 참조하면, 상기 바디(110)의 제3면을 상기 외부전극 형성용 시트(1130)에 가압 밀착시켜 상기 외부전극 형성용 시트(1130)를 상기 바디(110)에 부착시킨다.
이 과정에서, 상기 정반(1150)을 가열하여 상기 외부전극 형성용 시트(1130)가 상기 바디(110)의 제1, 2, 5 및 제6면까지 연장되게 형성되도록 한다.
그리고, 바디(110)를 다시 정반을 포함하는 부재에서 떼어낼 경우 도 7c에 도시된 바와 같이 압착 탄성재(1140)는 제 위치로 복원하고, 바디(110)의 길이 방향 일 단면에는 외부전극 형성용 시트(1130)가 바디(110)의 제1, 2, 5 및 제6면까지 연장되어 배치된다.
도 7d를 참조하면, 정반(1150) 상에 펀칭 탄성재(1160)가 부착된 부재를 마련하고, 도 7e에 도시된 바와 같이 상기 외부전극 형성용 시트(1130)가 부착된 바디(110)를 상기 펀칭 탄성재(1160) 상에 가압 밀착시켜 외부전극 형성용 시트(1130)를 절단하는 공정이 수행된다.
다음으로, 바디(110)를 다시 정반을 포함하는 부재에서 떼어낼 경우 도 7f에 도시된 바와 같이 펀칭 탄성재(1160)는 제 위치로 복원하고, 바디(110)의 길이 방향 일 단면에는 외부전극 형성용 시트(1130)가 바디(110)의 제1, 2, 5 및 제6면까지 연장되어 도 8과 같이 외부전극(131)이 형성된다.
상술한 바와 같이 외부전극(131, 132)을 바디(110)의 제3면 및 제4면에 각각 형성한 후에 도금 방지부(150)를 형성하는 단계가 수행된다.
도 9를 참조하면, 도금 방지부(150)는 바디(110)의 길이 방향의 양 측면, 즉 제5면 및 제6면에 형성된다.
도금 방지부(150)는 에폭시 등의 절연성 물질을 제5면 및 제6면에 배치된 외부전극(131, 132)의 연장부를 덮도록 형성될 수 있다.
즉, 도금 방지부(150)는 제5면 및 제6면의 적어도 일부에 형성될 수 있으나, 이에 제한 되는 것은 아니며 제5면 및 제6면 전체를 덮도록 형성될 수 있다.
마지막으로, 도 10을 참조하면, 제3면에 형성된 제1 외부전극(131) 상에 제1 도금층(141)을 형성하고, 제4면에 형성된 제2 외부전극(132) 상에 제2 도금층(142)을 형성하는 단계를 수행한다.
이때, 제5면 및 제6면에는 도금 방지부(150)가 형성되어 있기 때문에, 제5면 및 제6면에 배치된 외부전극의 연장부 상에는 도금층이 형성되지 않는다.
따라서, 제1 도금층(141)은 바디(110)의 제3면과 제3면으로부터 연장되어 제1면 및 제2면에 형성되고, 제2 도금층(142)은 바디(110)의 제4면과 제4면으로부터 연장되어 제1면 및 제2면에 형성된다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
121, 122: 내부전극
131, 132: 외부전극
141, 142: 도금층
150: 도금 방지부

Claims (10)

  1. 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디;
    제3면에 배치되고, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극;
    제4면에 배치되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극; 및
    제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 배치되는 도금 방지부;를 포함하고,
    상기 도금 방지부는 제3면 및 제4면에 형성된 외부전극 상에는 배치되지 않는 커패시터.
  2. 제1항에 있어서,
    상기 바디의 두께 방향 중앙부 영역에서의 상기 제1 외부전극의 두께를 T1 및 상기 제1 내부전극 중 최외측 제1 내부전극이 위치하는 지점에서의 상기 제1 외부전극의 두께를 T2 라 할 때, 0.8 ≤ T2/T1 ≤ 1.2 를 만족하는 커패시터.
  3. 제1항에 있어서,
    상기 도금 방지부는 제5면 및 제6면의 전체를 덮도록 배치되는 커패시터.
  4. 제1항에 있어서,
    상기 제3면에 배치된 상기 제1 외부전극 상에 배치되는 제1 도금층; 및
    상기 제4면에 배치된 상기 제2 외부전극 상에 배치되는 제2 도금층;을 포함하는 커패시터.
  5. 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디를 마련하는 단계;
    제3면에 형성되며, 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제1 연장부를 포함하는 제1 외부전극을 형성하는 단계;
    제4면에 형성되고, 제4면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되는 제2 연장부를 포함하는 제2 외부전극을 형성하는 단계; 및
    제5면 및 제6면에 배치된 상기 제1 및 제2 연장부를 덮도록 도금 방지부를 형성하는 단계;를 포함하고,
    상기 도금 방지부는 제3면 및 제4면에 형성된 외부전극 상에는 배치되지 않는 커패시터의 제조방법.
  6. 제5항에 있어서,
    상기 제1 외부전극을 형성하는 단계는,
    펀칭 탄성재와 그 상부에 외부전극 형성용 시트가 부착된 부재를 마련하는 단계; 및
    상기 바디의 제3면을 상기 외부전극 형성용 시트에 가압 밀착시켜 상기 외부전극 형성용 시트를 상기 바디에 부착시키는 단계;를 포함하며,
    상기 펀칭 탄성재에 의해 상기 외부전극 형성용 시트가 절단됨으로써, 제3면에 제1 외부전극이 형성되는 커패시터의 제조방법.
  7. 제5항에 있어서,
    상기 제1 외부전극을 형성하는 단계는,
    정반 상에 압착 탄성재를 부착한 부재를 마련하는 단계; 및
    상기 정반을 가열하여 상기 바디의 제3면을 상기 압착 탄성재에 가압 밀착시켜 상기 제1 외부전극이 제3면으로부터 인접하는 제1, 2, 5 및 6면으로 연장되도록 하여 상기 제1 연장부를 형성하는 단계;인 커패시터의 제조방법.
  8. 제5항에 있어서,
    상기 제1 외부전극을 형성하는 단계에 있어서, 상기 제1 외부전극은 상기 바디의 두께 방향 중앙부 영역에서의 상기 제1 외부전극의 두께를 T1 및 상기 제1 내부전극 중 최외측 제1 내부전극이 위치하는 지점에서의 상기 제1 외부전극의 두께를 T2 라 할 때, 0.8 ≤ T2/T1 ≤ 1.2 를 만족하도록 형성되는 커패시터의 제조방법.
  9. 제5항에 있어서,
    상기 도금 방지부는 제5면 및 제6면의 전체를 덮도록 형성되는 커패시터의 제조방법.
  10. 제5항에 있어서,
    상기 도금 방지부를 형성하는 단계 이후에,
    상기 제3면에 형성된 상기 제1 외부전극 상에 제1 도금층을 형성하고, 상기 제4면에 형성된 상기 제2 외부전극 상에 제2 도금층을 형성하는 단계;를 더 포함하는 커패시터의 제조방법.
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