KR20050071733A

KR20050071733A - 개선된 구조의 적층 세라믹 커패시터

Info

Publication number: KR20050071733A
Application number: KR1020040000017A
Authority: KR
Inventors: 신동숙; 박기태; 김영웅
Original assignee: 삼성전기주식회사
Priority date: 2004-01-02
Filing date: 2004-01-02
Publication date: 2005-07-08

Abstract

본 발명은 개선된 구조의 적층 세라믹 커패시터에 관한 것이다. 상기 적층 세라믹 커패시터는 복수의 유전체 세라믹층이 적층되어 형성된 세라믹 적층체; 각각 상기 세라믹 적층체의 단부로부터 상기 세라믹층들 사이의 계면을 따라 연장되어 해당 유전체 세라믹층을 개재하여 대향 배치된 복수의 내부 전극; 최외곽 내부 전극 외측에 그 전극과 동일한 방향으로 각각 배치된 한 쌍의 더미 전극; 상기 내부 전극 및 더미 전극과 연결되도록 상기 세라믹 적층체의 양단에 배치된 외부 전극; 및 상기 세라믹 적층체 및 외부전극의 외표면에 도금되어 형성된 금속층을 포함한다. 최외곽 내부 전극 외측에 형성된 더미 전극에 의해 외부 전극과 세라믹 적층체 사이의 틈새로 침투하는 도금액을 효과적으로 처리할 수 있다.

Description

개선된 구조의 적층 세라믹 커패시터{MULTI-LAYER CERAMIC CAPACITOR OF IMPROVED STRUCTURE}

본 발명은 적층 세라믹 커패시터에 관한 것이며, 더 구체적으로는 최외곽 내부 전극 외측에 형성된 더미 전극에 의해 외부 전극과 세라믹 적층체 사이의 틈새로 침투하는 도금액을 효과적으로 처리할 수 있는 개선된 구조의 적층 세라믹 커패시터에 관한 것이다.

휴대용 전자기기 등의 각종 전자기기(electronic devices)가 소형화 및 고용량화됨에 따라, 보다 작고 얇은 두께의 시트를 보다 많이 적층하는 기술을 요구하는 칩 부품이 개발되고 채택되고 있다. 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC)의 경우 이러한 동향에 부응하여 800층 이상의 초고용량을 갖는 0603 사이즈(0.6 x 0.3mm)와 같은 초소형 적층 세라믹 커패시터가 개발 및 양산되고 있다.

도 1은 종래기술에 따른 적층 세라믹 커패시터의 구조를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 적층 세라믹 커패시터(10)는 적층된 복수의 유전체 세라믹층(14)과 이들 유전체 세라믹층(14) 사이의 특정의 계면을 따라 연장되는 복수의 내부 전극(16, 18)으로 구성되는 세라믹 적층체(12)를 포함하고 있다. 내부 전극(16, 18)은 유전체 세라믹층(14)을 개재하여 서로 대향하는 것 사이에 원하는 정전용량을 형성하도록 배치되어 있다.

상기 세라믹 적층체(12)의 양단에는 단자 전극이 되는 외부 전극(20, 22)이 형성된다. 외부 전극(20, 22)은 특정의 내부 전극(16, 18)과 전기적으로 접속되며, 한쪽의 외부 전극(20)에 전기적으로 접속되는 내부 전극(16)과 다른 쪽의 외부 전극(22)에 전기적으로 접속되는 내부 전극(18)은 서로 번갈아 배치되어 있다. 한편, 외부 전극(20, 22)은 도금에 의해 표면 처리하여 금속층(24)이 코팅되어 있다.

이러한 적층 세라믹 커패시터는 몇 가지 문제점이 나타나고 있는데, 그 가운데 가장 큰 문제가 외부 전극의 표면 처리시 도금액 침투에 의한 신뢰성의 저하에 있다. 통상 도금액의 침투는 (a) 취약한 단자 전극 고착상태, (b) 심한 돌출로 인한 외부전극의 국부적 약화, (c) 다공성 외부전극, (d) 다공성 내부 전극 및 (e) 다공성 세라믹층 등에 의해 발생한다. 이들 중에서 (a) 취약한 단자 전극 고착 상태에 의한 도금액 침투가 가장 많이 발생한다.

즉, 도 1에 도시된 바와 같이, 도금 작업 중에 도금액(PS)이 외부 전극(20 또는 20)과 세라믹 적층체(12) 사이의 계면을 따라 적층 세라믹 커패시터(10) 내부로 침투하여 주로 최외측 내부 전극(16 또는 18)을 타고 침투하게 된다. 이와 같이 도금액(PS)이 최외측 내부 전극(16 또는 18)을 따라 침투한 상태에서, 최외측 내부전극(16 또는 18)에 높은 전압이 걸리게 되면, 도금액(PS)은 반대쪽 내부 단자(18 또는 16)로 전이되어, 절연저항(IR: Insulation Resistance)이 낮아지는 현상이 발생할 수 있다.

이 경우 시트 즉 각각의 세라믹층의 두께가 1㎛ 이상으로 충분히 두꺼울 때는 도금액 침투가 적층 세라믹 커패시터의 신뢰성에 영향을 미치지 않는다. 하지만, 초소형 적층 세라믹 커패시터와 같이 시트 두께가 얇아지고 적층수가 많아지면, 시트의 단위 두께당 걸리는 전압이 커지면서 침투된 도금 이온의 전이현상으로 인하여 절연저항의 수준이 저하되며, 이로 인하여 신뢰성이 저하되는 결과가 나타나고 있다.

따라서 본 발명은 전술한 종래 기술의 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 최외곽 내부 전극 외측에 형성된 더미 전극에 의해 외부 전극과 세라믹 적층체 사이의 틈새로 침투하는 도금액을 효과적으로 처리할 수 있는 개선된 구조의 적층 세라믹 커패시터를 제공하는 것이다.

본 발명의 다른 목적은 도금액을 효과적으로 처리함으로써 종래기술에서 관찰되는 절연저항 저하 및 그에 따른 신뢰성 저하의 문제점을 극복하는 것이다.

전술한 본 발명의 목적을 달성하기 위한 본 발명의 특징에 따른 개선된 구조의 적층 세라믹 커패시터는 복수의 유전체 세라믹층이 적층되어 형성된 세라믹 적층체; 각각 상기 세라믹 적층체의 단부로부터 상기 세라믹층들 사이의 계면을 따라 연장되어 해당 유전체 세라믹층을 개재하여 대향 배치된 복수의 내부 전극; 최외곽 내부 전극 외측에 그 전극과 동일한 방향으로 각각 배치된 한 쌍 이상의 더미 전극; 상기 내부 전극 및 더미 전극과 연결되도록 상기 세라믹 적층체의 양단에 배치된 외부 전극; 및 상기 세라믹 적층체 및 외부전극의 외표면에 도금되어 형성된 금속층을 포함한다.

상기 적층 세라믹 커패시터에서, 상기 더미 전극은 인접한 내부 전극과 동일한 길이로 평행하게 연장됨이 바람직하다.

상기 적층 세라믹 커패시터는 각각 해당 더미 전극 반대편의 외부 전극으로부터 상기 더미 전극 쪽으로 미리 정해진 간격을 두고 동일한 계면에 연장된 한 쌍 이상의 제2 더미 전극을 더 포함한다.

상기 적층 세라믹 커패시터는 각각의 제1 및 제2 더미 전극 외측에 이들과 평행하게 형성된 한 쌍 이상의 제2 더미 전극 세트를 더 포함한다.

상기 적층 세라믹 커패시터는 상기 외부 전극 사이의 유전체 세라믹층의 계면에 상기 외부 전극에 미리 정해진 간격을 두고 형성된 복수의 플로팅 전극을 더 포함하며, 각각의 상기 내부 전극은 양쪽 외부 단자로부터 서로를 향해 미리 정해진 간격을 두고 동일한 계면에 연장된 제1 단자 섹션 및 제2 단자 섹션으로 이루어지고 각각의 상기 플로팅 전극은 상기 내부 전극들 사이에 배치됨이 바람직하다.

본 발명의 여러 가지 특징 및 장점을 첨부도면과 연계하여 하기와 같이 상세히 설명한다.

도 2는 본 발명의 제1 실시예에 따른 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타내는 단면도이다.

도 2를 참조하면, 적층 세라믹 커패시터(100)는 적층된 복수의 유전체 세라믹층(104)과 이들 유전체 세라믹층(104) 사이의 특정의 계면을 따라 연장되는 복수의 내부 전극(106, 108)으로 구성되는 세라믹 적층체(102)를 포함하고 있다. 내부 전극(106, 108)은 유전체 세라믹층(104)을 개재하여 서로 대향하는 것 사이에 원하는 정전용량을 형성하도록 배치되어 있다.

이들 내부 전극(106, 108)들 중에서 최외곽의 내부 전극 즉 상단 및 하단의 내부 전극(106, 108)의 외측에는 각각 더미 전극(110, 112)이 형성되어 있다. 하나의 더미 전극(110)은 최상단 내부 전극(106)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성되어 있다. 다른 더미 전극(112)은 최하단 내부 전극(108)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성되어 있다.

한편 상기 세라믹 적층체(102)의 양단에는 단자 전극이 되는 외부 전극(114, 116)이 형성되어 있다. 외부 전극(114, 116)은 특정의 내부 전극(106, 108)과 전기적으로 접속되며, 한쪽의 외부 전극(114)에 전기적으로 접속되는 내부 전극(106)과 다른 쪽의 외부 전극(116)에 전기적으로 접속되는 내부 전극(108)은 서로 번갈아 배치되어 있다. 한편, 외부 전극(114, 116)은 도금에 의해 표면 처리하여 금속층(118)이 코팅되어 있다.

도 3은 도 2의 적층 세라믹 커패시터에서 더미 전극의 기능을 설명하는 단면도이다. 도 3을 도 2와 함께 참조하면, 도 2와 같이 적층 세라믹 커패시터(100)를 구성하면, 외부 전극(112, 114)을 도금으로 표면 처리할 때 도금액(118)이 외부 전극(112 또는 114)과 세라믹 적층체(102) 사이의 틈새를 따라 침투하게 되더라도, 도금액(118)은 최외곽 내부 전극(106 또는 108)의 외측에 형성된 더미 전극(110 또는 112)을 따라 침투하게 된다. 즉 이들 더미 전극(110, 112)은 침투하는 도금액을 내부 전극(112, 114)으로 향하지 않도록 유도하는 싱크 패턴으로 작용한다. 이때, 상기 더미 전극(110, 112)은 인접한 최외곽 내부 전극(106, 108)과 동일한 외부 전극(114, 116)과 연결되기 때문에 커패시터의 기능을 수행하지는 않으면서 외부로부터 도금액(PS) 등이 침투할 때 이를 유도하는 역할을 한다. 그 결과, 더미 전극(110, 112)을 따라 침투한 도금액(PS)은 높은 전압이 걸리더라도 인접한 최외곽 내부 전극(106, 108) 쪽으로 전이되지 않게 되므로, 본 발명의 적층 세라믹 커패시터(100)의 더미 전극(110, 112)은 종래기술의 적층 세라믹 커패시터에서 나타나는 절연저항의 저하를 방지할 수 있다.

도 4는 본 발명의 제2 실시예에 따른 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타내는 단면도이다.

도 4를 도 2 및 3과 함께 참조하면, 도 4의 적층 세라믹 커패시터(100′)는 한쪽 더미 전극(110)이 연결된 외부 단자(114)에 대향된 외부 단자(116)로부터 더미 전극(110) 쪽으로 미리 정해진 간격을 두고 동평면 즉 동일 계면에 연장된 제2 더미 전극(120)과 다른 한쪽 더미 전극(112)이 연결된 외부 단자(116)에 대향된 외부 단자(114)로부터 더미 전극(112) 쪽으로 미리 정해진 간격을 두고 동평면 즉 동일 게면에 연장된 제2 더미 전극(122)을 더 구비한다.

도 4에서와 같이 한 쌍의 제2 더미 전극(120, 122)을 설치하면, 도 2 및 3에 도시된 제1 실시예의 적층 세라믹 커패시터(100)의 경우에, 적층체(102)의 네 개의 귀퉁이(102a, 102b, 102c, 102d) 중에서 더미 전극(110, 112)이 설치된 두 개의 귀퉁이(102a, 102c) 쪽으로 침투하는 도금액(PS)은 효과적으로 처리할 수 있지만, 다른 두 개의 귀퉁이(102b, 102d) 쪽으로 침투하는 도금액은 처리하기 어려울 수 있다는 한계를 극복할 수 있다.

도 5는 본 발명의 제3 실시예에 따른 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타내는 단면도이다.

도 5를 참조하면, 적층 세라믹 커패시터(200)는 적층된 복수의 유전체 세라믹층(204)과 이들 유전체 세라믹층(204) 사이의 특정의 계면을 따라 연장되는 복수의 내부 전극(206, 208)으로 구성되는 세라믹 적층체(202)를 포함하고 있다. 내부 전극(206, 208)은 유전체 세라믹층(204)을 개재하여 서로 대향하는 것 사이에 원하는 정전용량을 형성하도록 배치되어 있다. 또한 상기 세라믹 적층체(202)의 양단에는 단자 전극이 되는 외부 전극(214, 216)이 형성되어 있다.

이때, 내부 전극(206)과 내부 전극(208)은 서로 번갈아 배치되어 있다. 한편, 각각의 내부 전극(206)은 한쪽의 외부 전극(214)과 전기적으로 연결된 제1 전극 섹션(206a)과 다른 쪽의 외부 전극(216)과 전기적으로 연결된 보다 짧은 길이의 제2 전극 섹션(206b)으로 이루어지며, 이들 제1 및 제2 전극 섹션(206a, 206b)은 동일 평면 즉 동일 계면에 서로를 향해 미리 정해진 간격을 두고 형성된다. 또한, 각각의 내부 전극(208)은 한쪽의 외부 전극(216)과 전기적으로 연결된 제1 전극 섹션(208a)과 다른 쪽의 외부 전극(214)과 전기적으로 연결된 보다 짧은 길이의 제2 전극 섹션(208b)으로 이루어지며, 이들 제1 및 제2 전극 섹션(208a, 208b)은 동일 평면 즉 동일 계면에 서로를 향해 미리 정해진 간격을 두고 형성된다.

이들 내부 전극(206, 208)들 중에서 최외곽의 내부 전극 즉 상단 및 하단의 내부 전극(206, 208)의 외측에는 각각 더미 전극(210, 212)이 형성되어 있다. 하나의 더미 전극(210)은 최상단 내부 전극(206)의 제1 전극 섹션(206a)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성된 제1 더미 전극 섹션(210a)과 내부 전극의 제2 전극 섹션(206b)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성된 제2 더미 전극 섹션(210b)으로 이루어진다. 한편, 다른 더미 전극(212)은 최하단 내부 전극(208)의 제1 전극 섹션(208a)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성된 제1 더미 전극 섹션(212a)과 내부 전극의 제2 전극 섹션(208b)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성된 제2 더미 전극 섹션(212b)으로 이루어진다.

한편, 외부 전극(214, 216)은 도금에 의해 표면 처리하여 금속층(218)이 코팅되어 있다.

이렇게 구성하면, 적층체(202)의 네 귀퉁이(202a, 202b, 202c, 202d)에서 침투하는 도금액을 모두 효과적으로 처리할 수 있다.

도 6은 본 발명의 제4 실시예에 따른 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타내는 단면도이다.

도 6을 도 5와 함께 참조하면, 도 6의 적층 세라믹 커패시터(200′)는 제1 더미 전극 그룹(210, 212)의 외측에 동일한 구성의 제2 더미 전극 그룹(220, 222)을 형성한 것이 도 5의 적층 세라믹 커패시터(200)의 구성과 구별된다. 이때, 제2 더미 전극 그룹(220, 222)과 제1 더미 전극 그룹(210, 212) 사이의 간격은 제1 더미 전극 그룹(210, 212)과 최외곽 내부 전극(206, 208) 사이의 간격보다 작음이 바람직하다.

이렇게 구성하면, 적층체(202)의 네 귀퉁이(202a, 202b, 202c, 202d)에서 침투하는 도금액을 더욱 효과적으로 처리할 수 있다.

아울러, 필요에 따라 제2 더미 전극 그룹(214, 216)의 외측에 제3 또는 제4 더미 전극 그룹을 추가로 배치할 수도 있다.

도 7은 본 발명의 제5 실시예에 따른 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타내는 단면도이다.

도 7을 참조하면, 적층 세라믹 커패시터(300)는 적층된 복수의 유전체 세라믹층(304), 이들 유전체 세라믹층(304) 사이의 특정의 계면을 따라 연장되는 복수의 내부 전극(306, 308) 및 각각의 내부 전극들 사이에 배치된 복수의 플로팅 전극(310)으로 구성되는 세라믹 적층체(302)를 포함하고 있다. 내부 전극(306, 308)과 플로팅 전극(310)은 유전체 세라믹층(304)을 개재하여 서로 대향하는 것 사이에 원하는 정전용량을 형성하도록 배치되어 있다. 이때, 플로팅 전극(310)은 내부 전극(306, 308)을 서로 직렬 연결하는 기능을 수행한다. 또한 상기 세라믹 적층체(302)의 양단에는 단자 전극이 되는 외부 전극(320, 322)이 형성되어 있다.

이때, 한쪽의 외부 전극(320)과 전기적으로 연결된 각각의 내부 전극(306)은 다른 쪽의 외부 전극(322)과 전기적으로 연결된 내부 전극(308) 동일 평면 즉 동일 계면에 서로를 향해 미리 정해진 간격을 두고 형성된다.

이들 내부 전극(306, 308)들 중에서 최외곽의 내부 전극 즉 상단 및 하단의 내부 전극(306, 308)의 외측에는 각각 더미 전극(312, 314, 316, 318)이 형성되어 있다. 제1 더미 전극(312)은 최상단 내부 전극(306)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성되고, 제2 더미 전극(314)은 최상단 내부 전극(308)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성되고, 제3 더미 전극(316)은 최하단 내부 전극(306)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성되며, 제4 더미 전극(318)은 최하단 내부 전극(308)과 미리 정해진 간격을 두고 평행하게 동일한 길이로 형성된다.

한편, 외부 전극(314, 316)은 도금에 의해 표면 처리하여 금속층(318)이 코팅되어 있다.

이렇게 구성하면, 적층체(302)의 네 귀퉁이(302a, 302b, 302c, 302d)에서 침투하는 도금액을 더욱 효과적으로 처리할 수 있다.

전술한 바와 같은 본 발명에 따른 개선된 구조의 적층 세라믹 커패시터는 최외곽 내부 전극 외측에 형성된 더미 전극에 의해 외부 전극과 세라믹 적층체 사이의 틈새로 침투하는 도금액을 효과적으로 처리할 수 있다. 따라서, 종래기술에서 관찰되는 절연저항 저하 및 그에 따른 신뢰성 저하의 문제점이 본 발명의 적층 세라믹 커패시터에서는 나타나지 않는다.

또한, 이러한 본 발명의 구성은 적층 세라믹 커패시터뿐만 아니라 박막 또는 후막 시트의 적층으로 이루어지는 모든 전자부품에 응용할 수 있다.

아울러, 시트의 두께 및 칩의 크기에 따라 동방향 적층 패턴의 수 및 길이를 조절할 수 있으므로, 도금액 침투 위치에 따라 내부 전극과 싱크 패턴으로 작용하는 더미 전극과의 간격을 조절할 수 있으므로 완성칩의 두께에 관한 설계 자유도를 확보할 수 있다.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래기술에 따른 적층 세라믹 커패시터의 구조를 개략적으로 나타내는 단면도이다.

도 3은 도 2의 적층 세라믹 커패시터에서 더미 전극의 기능을 설명하는 단면도이다.

<도면의 주요 부분의 부호의 설명>

102, 202, 302: 적층체

104, 204, 304: 세라믹층

106, 108, 206, 208, 306, 308: 내부 전극

114, 118, 214, 218, 314, 318: 외부 전극

110, 112, 210, 212, 220, 222, 312, 314, 316, 318: 더미 전극

Claims

복수의 유전체 세라믹층이 적층되어 형성된 세라믹 적층체;

각각 상기 세라믹 적층체의 단부로부터 상기 세라믹층들 사이의 계면을 따라 연장되어 해당 유전체 세라믹층을 개재하여 대향 배치된 복수의 내부 전극;

최외곽 내부 전극 외측에 그 전극과 동일한 방향으로 각각 배치된 한 쌍 이상의 더미 전극;

상기 내부 전극 및 더미 전극과 연결되도록 상기 세라믹 적층체의 양단에 배치된 외부 전극; 및

상기 세라믹 적층체 및 외부전극의 외표면에 도금되어 형성된 금속층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서, 상기 더미 전극은 인접한 내부 전극과 동일한 길이로 평행하게 연장되는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서, 각각 해당 더미 전극 반대편의 외부 전극으로부터 상기 더미 전극 쪽으로 미리 정해진 간격을 두고 동일한 계면에 연장된 한 쌍 이상의 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
제3항에 있어서, 각각의 제1 및 제2 더미 전극 외측에 이들과 평행하게 형성된 한 쌍 이상의 제2 더미 전극 세트를 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항 내지 제4항 중의 어느 한 항에 있어서,

상기 외부 전극 사이의 유전체 세라믹층의 계면에 상기 외부 전극에 미리 정해진 간격을 두고 형성된 복수의 플로팅 전극을 더 포함하며,

각각의 상기 내부 전극은 양쪽 외부 단자로부터 서로를 향해 미리 정해진 간격을 두고 동일한 계면에 연장된 제1 단자 섹션 및 제2 단자 섹션으로 이루어지며, 각각의 상기 플로팅 전극은 상기 내부 전극들 사이에 배치되는 것을 특징으로 하는 적층 세라믹 커패시터.