KR101843184B1 - 적층형 칩 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 도전성 물질로 형성된 내부전극을 갖는 시트가 복수로 적층되어 구성되는 적층체와, 상기 적층체의 양측에 구비되는 외부전극과, 상기 내부전극으로부터 연장되어 상기 내부전극을 상기 외부전극과 전기적으로 연결시키는 접속전극을 포함하는 적층형 칩 소자로서, 상기 접속전극은, 상기 내부전극으로부터 연장되되, 상기 내부전극보다 작은 두께로 연장되는 도금액 침투 방지부; 그리고 상기 도금액 침투 방지부로부터 연장되되, 상기 외부전극을 향하여 두께가 점차적으로 확대되는 형태로 연장되는 접촉 보강부;를 포함하는 적층형 칩 소자 및 그 제조방법을 개시한다.
본 발명에 따르면, 외부로부터 내부전극으로의 도금액 침투를 방지할 수 있고 열충격에 내한 내구성을 향상시킬 수 있으며 내부전극과 외부전극 사이의 접촉성을 높일 수 있다.

Description

적층형 칩 소자 및 그 제조방법{STACKUP TYPE COMPONENTS AND MANUFACTURING METHOD THEREOF}
본 발명은 적층형 칩 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 제조공정 중 외부로부터 내부전극으로의 도금액 침투를 방지할 수 있고 열충격에 내한 내구성을 향상시킬 수 있으며 내부전극과 외부전극 사이의 접촉성을 높일 수 있는 적층형 칩 소자 및 그 제조방법에 관한 것이다.
휴대전화 등의 전자장치의 소형화와 함께 주요 부품인 반도체 소자의 고속 및 고주파화 추세에 따라 초고용량 적층 세라믹 커패시터가 요구되고 있다. 이를 위해서는 크기 대비 정전용량을 증가시킬 필요가 있으며, 따라서, 유전체층 및 내부전극층은 점점 더 두께가 얇아질 필요가 있다.
이하, 종래 적층 세라믹 커패시터와 같은 적층형 칩 소자를 설명하면 다음과 같다.
도 1은 종래 적층형 칩 소자의 일부를 개략적으로 나타낸 단면도이다.
도 1은 종래 적층형 칩 소자 중 하나의 시트 즉, 그린시트와 같은 유전체 시트의 한 층에 대한 구조를 개략적으로 나타낸 것으로서, 도 1을 참조하면 종래 적층형 칩 소자(1)는 도전성 물질로 형성된 내부전극(11)을 갖는 유전체 시트(20)가 복수로 적층된 적층체의 형태로 구성될 수 있으며, 상기 적층체의 양측에는 상기 내부전극(11)과 전기적으로 연결되는 외부전극(30)이 구비되어 적층형 칩 소자를 실장하기 위한 외부단자 역할을 수행할 수 있다.
여기서, 상기 내부전극(11)은 접속전극(12)을 통하여 상기 외부전극(30)과 전기적으로 연결된다. 즉, 상기 접속전극(12)은 상기 내부전극(11)으로부터 외측으로 연장되어 상기 외부전극(30)과 접촉됨으로써 상기 내부전극(11)과 상기 외부전극(30)을 전기적으로 연결시킬 수 있다.
이때, 상기 접속전극(12)은 상기 내부전극(11)의 두께보다 작은 두께(b)로 연장되는데, 이는 상기 적층체의 양측에 딥핑(dipping)과 같은 도금 방식으로 상기 외부전극(30)을 형성할 경우, 도금액이 상기 내부전극(11)으로 침투하는 것을 방지하기 위한 것이다.
즉, 상기 접속전극(12)을 상기 내부전극(11)의 두께와 동일한 두께로 연장시켜 상기 외부전극(30)과 전기적으로 연결할 경우, 상기 접속전극(12)과 상기 외부전극(30) 사이의 접촉성은 좋으나, 상기 외부전극(30)의 형성공정시 도금액이 상기 접속전극(12)을 통해 상기 내부전극(11)으로 침투될 수 있다.
특히, 상기 접속전극(12)은 상기 유전체 시트(20)의 라운드진 모서리 중심으로부터 수직거리가 일정간격(a)을 유지하도록 상기 내부전극(11)의 두께보다 작은 두께(b)로 형성되며, 이에 따라 상기 도금액이 상기 접속전극(12)으로 침투되는 것을 방지할 수 있다.
그러나, 이와 같은 경우 상기 접속전극(12)의 두께가 상기 내부전극(11)의 두께보다 작게 형성되기 때문에, 상기 외부전극(30)과 접촉되는 상기 접속전극(12)의 접촉면적이 줄어들어 상기 내부전극(11)과 상기 외부전극(30) 사이의 접촉성 저하로 적층형 칩 소자의 전기적인 용량이 떨어지는 현상이 발생하였으며 상기 용량 저하 현상이 다른 문제점과 연계될 경우 용량 제로 현상까지 일어나는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 창안된 본 발명은, 제조공정 중 외부로부터 내부전극으로의 도금액 침투를 방지할 수 있고 열충격에 대한 내구성을 향상시킬 수 있는 적층형 칩 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 적층형 칩 소자의 내부전극과 외부전극의 연결성을 향상시킬 수 있는 적층형 칩 소자 및 그 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위하여, 본 발명은: 도전성 물질로 형성된 내부전극을 갖는 시트가 복수로 적층되어 구성되는 적층체와, 상기 적층체의 양측에 구비되는 외부전극과, 상기 내부전극으로부터 연장되어 상기 내부전극을 상기 외부전극과 전기적으로 연결시키는 접속전극을 포함하는 적층형 칩 소자로서, 상기 접속전극은, 상기 내부전극으로부터 연장되되, 상기 내부전극보다 작은 두께로 연장되는 도금액 침투 방지부; 그리고 상기 도금액 침투 방지부로부터 연장되되, 상기 외부전극을 향하여 두께가 점차적으로 확대되는 형태로 연장되는 접촉 보강부;를 포함하는 적층형 칩 소자를 제공한다.
상기 시트는 모서리가 라운드지게 형성된 그린시트로 형성될 수 있으며, 상기 접촉 보강부는 상기 접속전극 중 실질적으로 상기 시트의 모서리 중심으로부터 최단거리에 있는 지점부터 연장 형성될 수 있다.
상기 도금액 침투 방지부는 동일한 두께로 연장될 수 있다.
상기 도금액 침투 방지부의 두께는 실질적으로 상기 내부전극의 두께 대비 20~60%의 두께로 형성될 수 있으며, 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 실질적으로 상기 내부전극의 두께 대비 60~85%의 두께로 형성될 수 있다.
상기 내부전극의 두께가 250~340㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 110~250㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 210~290㎛로 형성될 수 있고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 200~270㎛로 형성될 수도 있다.
상기 내부전극의 두께가 250~840㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 120~480㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 210~710㎛로 형성될 수 있고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 200~670㎛로 형성될 수도 있다.
상기 내부전극의 두께가 285~799㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 180~1030㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 240~680㎛로 형성될 수 있고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 230~640㎛로 형성될 수도 있다.
상기 내부전극의 두께가 800~1740㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 180~1030㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 680~1480㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 600~1300㎛로 형성될 수도 있다.
상기 내부전극의 두께가 1119~1740㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 210~1220㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 950~1480㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1300㎛로 형성될 수도 있다.
상기 내부전극의 두께가 1200~1980㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 210~1220㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 900~1480㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1380㎛로 형성될 수도 있다.
상기 내부전극의 두께가 1200~1599㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 140~1080㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 900~1200㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1120㎛로 형성될 수도 있다.
상기 내부전극의 두께가 1600~1730㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 140~1080㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1120~1200㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1040~1120㎛로 형성될 수도 있다.
상기 내부전극의 두께가 2150~2499㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 290~550㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1500~1750㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1400~1620㎛로 형성될 수도 있다.
상기 내부전극의 두께가 2501~2750㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 290~550㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1750~1920㎛로 형성될 수 있고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1500~1650㎛로 형성될 수도 있다.
상기 적층형 칩 소자는 상기 접속전극에 형성되는 에멀젼 블록을 더 포함할 수 있다.
상기 에멀젼 블록은, 상기 접속전극의 형성시 접속전극 형성용 마스크에 상기 에멀젼 블록과 대응되는 형태로 형성된 개구홀에 의해 상기 시트에 도전성 물질이 미도포되어 형성될 수 있다.
상기 적층형 칩 소자는 적층형 세라믹 커패시터(MLCC)를 포함할 수 있다.
상기한 목적을 달성하기 위한 다른 형태로서, 본 발명은: 시트에 내부전극을 형성하는 단계; 상기 내부전극으로부터 연장되며, 도금액 침투 방지부와 접촉 보강부로 이루어진 접속전극을 형성하는 단계; 상기 내부전극 및 상기 접속전극이 형성된 시트를 복수로 적층하여 적층체를 형성하는 단계; 그리고 상기 적층체의 양측에 외부전극을 형성하는 단계;를 포함하는 적층형 칩 소자의 제조방법을 제공한다.
상기 도금액 침투 방지부는 상기 내부전극보다 작은 두께로 연장 형성될 수 있으며, 상기 접촉 보강부는 상기 도금액 침투 방지부로부터 연장되되 상기 외부전극을 향하여 두께가 점차적으로 확대되는 형태로 연장 형성될 수 있다.
상기 시트는 모서리가 라운드지게 형성될 수 있으며, 상기 접촉 보강부는 상기 접속전극 중 실질적으로 상기 시트의 라운드진 모서리 중심으로부터 최단거리에 있는 지점부터 연장 형성될 수 있다.
상기 도금액 침투 방지부는 동일한 두께로 연장될 수 있다.
상기 도금액 침투 방지부의 두께는 실질적으로 상기 내부전극의 두께 대비 20~60%의 두께로 형성될 수 있으며, 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 실질적으로 상기 내부전극의 두께 대비 60~85%의 두께로 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 적층형 칩 소자 및 그 제조방법에 의하면, 외부로부터 내부전극으로의 도금액 침투를 방지할 수 있는 이점이 있다.
그리고, 본 발명에 따른 적층형 칩 소자 및 그 제조방법에 의하면, 제조 또는 실장 공정 등에서 열충격에 의해 발생되는 크랙 불량을 최소화할 수 있는 이점이 있다.
또한, 본 발명에 따른 적층형 칩 소자 및 그 제조방법에 의하면, 내부전극과 외부전극의 연결성을 향상시켜 용량이 저하되는 것을 방지함으로써 제품 성능 및 신뢰성을 향상할 수 있는 이점이 있다.
도 1은 종래 적층형 칩 소자의 일부를 개략적으로 나타낸 단면도.
도 2는 본 발명에 따른 적층형 칩 소자의 일 실시예의 일부를 개략적으로 나타낸 단면도.
도 3은 도 3의 A부를 개략적으로 나타낸 확대도.
도 4는 본 발명에 따른 적층형 칩 소장의 다른 실시예의 일부를 개략적으로 나타낸 단면도.
이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 설명된다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 하기에서 생략된다.
첨부된 도 1 내지 도 3을 참조하여 본 발명에 따른 적층형 칩 소자 및 그 제조방법에 대하여 보다 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 적층형 칩 소자의 일 실시예의 일부를 개략적으로 나타낸 단면도이고, 도 3은 도 3의 A부를 개략적으로 나타낸 확대도이며, 도 4는 본 발명에 따른 적층형 칩 소장의 다른 실시예의 일부를 개략적으로 나타낸 단면도이다.
먼저, 도 2 및 도 3을 참조하면, 본 발명에 따른 적층형 칩 소자의 일 실시예(100)는, 도전성 물질로 형성된 내부전극(111)을 갖는 시트(120)가 복수로 적층되어 구성되는 적층체와, 상기 적층체의 양측에 구비되는 외부전극(130)과, 상기 내부전극(111)으로부터 연장되어 상기 내부전극(111)을 상기 외부전극(130)과 전기적으로 연결시키는 접속전극(112)을 포함하여 구성될 수 있다.
여기서, 본 실시예에 따른 적층형 칩 소자(100)에서 상기 접속전극(112)은 도금액 침투 방지부(112a)와, 접촉 보강부(112b)를 포함하여 구성될 수 있다.
이때, 상기 도금액 침투 방지부(112a)는, 상기 내부전극(111)으로부터 연장 형성되되, 상기 내부전극(111)의 두께(f)보다 작은 두께(b)로 연장되어 형성될 수 있으며, 동일한 두께를 가지도록 연장될 수 있다.
그리고, 상기 접촉 보강부(112b)는, 상기 도금액 침투 방지부(112a)로부터 연장 형성되되, 상기 외부전극(130)을 향하여 두께가 점차적으로 확대되는 형태로 연장되어 형성될 수 있다.
한편, 상기 시트(120)는 모서리가 라운드지게 형성된 유전체의 그린시트로 형성될 수 있으며, 이에 따라 상기 접촉 보강부(112b)는 상기 접속전극(112) 중 실질적으로 상기 시트(120)의 모서리 중심으로부터 최단거리(a)에 있는 지점부터 연장 형성될 수 있다.
이는, 상기 적층체의 양측에 외부전극(130)을 딥핑(dipping) 방식으로 도금하여 형성하는 공정 중에 도금액이 상기 적층체 즉, 시트(120)의 모서리 중심으로부터 주로 침투되기 때문에, 상기 도금액 침투 방지부(112a)는 최소한 상기 시트(120)의 모서리 중심으로부터 최단거리(a)에 있는 지점까지 연장 형성될 수 있으며, 이에 따라 상기 접촉 보강부(112b)는 상기 지점부터 상기 외부전극(130)을 향하여 두께가 점차적으로 확대되는 형태로 연장되어 형성될 수 있다.
이때, 상기 접촉 보강부(112b)는 상기 외부전극(130)을 향하여 두께가 점차적으로 확대되는 형태를 가지되, 너무 급격하게 확대되어 상기 접촉 보강부(112b) 중 상기 외부전극(130)과 접촉하는 부위의 두께(g)와 상기 도금액 침투 방지부(112a)의 두께(b)의 차이의 대략 절반(c)의 크기가 지나치게 커지면 상기 시트(120)의 모서리 중심과의 거리(b1)가 짧아져 도금액 침투 가능성이 높아지므로 이를 고려하여 설계하는 것이 바람직하다.
바람직하게, 상기 도금액 침투 방지부(112a)의 두께(b)는 실질적으로 상기 내부전극(111)의 두께(f) 대비 20~60%의 두께로 형성될 수 있으며, 상기 접촉 보강부(112b) 중 상기 외부전극(130)과 접촉하는 부분의 두께(g)는 실질적으로 상기 내부전극의 두께(f) 대비 60~85%의 두께로 형성될 수 있다.
그리고, 상기 접속전극(112)의 전체 연장 길이(i)별 상기 도금액 침투 방지부(112a)의 연장 길이(h) 즉, 상대적으로 상기 접촉 보강부(112b)의 시작 시점은 아래 표 1과 같은 경우 최적 비율을 가질 수 있다.
접속전극(112)의 전체 연장 길이(i) 도금액 침투 방지부(112a)의 연장 길이(h)
120~260㎛ 110~250㎛
130~500㎛ 120~480㎛
190~1178㎛ 180~1030㎛
220~1490㎛ 210~1220㎛
150~1600㎛ 140~1080㎛
330~700㎛ 290~550㎛
또한, 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)과, 상기 내부전극(111)의 두께(f) 대비 상기 도금액 침투 방지부(112a)의 연장 길이(h)의 최적 비율(h/f), 그리고 이때의 용량 백분율 및 접촉성 발생빈도를 실험한 결과 아래 표 2와 같다.
f h/f 시트층수 g/f 용량 백분율 접촉성 발생빈도
500㎛ 24%이상 200 74% 99.3% 514 PPM
80% 99.5% 31 PPM
85% 99.8% 15 PPM
90% 99.9% 12 PPM
800㎛ 20%이상 250 70% 99.5% 217 PPM
85% 101.3% 8 PPM
1200㎛ 13%이상 300 63% 99.6% 81 PPM
85% 99.4% 6 PPM
1600㎛ 10%이상 350 60% 99.8% 52 PPM
85% 99.9% 5 PPM
진행된 실험의 결과, 내부전극(111)의 두께(f)가 작은 경우 접촉 보강부(112b)의 접촉부위의 두께(g)가 커지면서 용량 백분율도 소폭 상승하는 것을 볼 수 있었으며, 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)이 85%에서 접촉성 발생빈도가 급격히 줄어드는 것을 볼 수 있었다.
또한, 상기 내부전극(111)의 두께(f)가 다른 경우에서도 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)이 85%인 경우를 비교한 결과 동일한 결과를 나타내는 것을 확인하였으며, 결론적으로 상기 내부전극(111)의 두께(f)에 상관없이 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)이 85%에 수렴하면 접촉성 불량을 개선할 수 있다는 것을 확인하였다. 다만, 도금액 침투에 따른 내부전극의 크랙 발생은 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)이 보다 낮을수록 좋을 것이다.
추가적으로, 시트(120)의 적층수가 낮아지게 되면 외부전극(130)과 상기 접속전극(112)과의 접촉면적이 줄어들어 적층수별로 상기 내부전극(111)의 두께(f) 대비 상기 접촉 보강부(112b)의 접촉부위의 두께(g)의 최적 비율(g/f)이 달라질 수 있으므로, 적층수를 다르게 하여 접촉성 발생빈도가 어떻게 변화하는지도 확인하였다.
이때, 적층 세라믹 커패시터의 사이즈 즉, 내부전극(111)의 두께(f)별로 동일한 재료와 동일한 공정에서 실험을 진행하였으며, 소성 후 본 연마를 미적용 하였을 경우 표면산화층의 노이즈로 접촉성 영향이 커지므로, 본 연마를 실시하고 SPL(Scanning Probe Lithography)를 진행하여 각각의 차이를 확인하였다. 이후, 전극 도포와 외부전극을 형성하기 위한 도금을 실시하고, 각 조건별 측정 선별기로 선별 후, 용량 제로 불량을 별도로 실측하여, 접촉으로 인한 불량의 발생빈도를 확인하였다. 단, 내부전극의 두께별로 절대적 접촉 면적이 다르므로, 이에 맞는 소결온도를 가진 외부전극 페이스트를 사용하였다.
상기와 같이 진행된 실험의 결과, 내부전극(111)의 두께(f)에 따른 층수별 상기 접촉 보강부(112b)의 접촉부위의 두께(g)에 대한 최적의 스펙 및 상기 내부전극(111)의 두께(f) 대비 상기 접촉부위의 두께(g)의 최적 비율은 아래 표 3과 같다.
도금액 침투방지부의 연장길이(h) 내부전극 두께(f) 시트 층수 g/f g
110~250㎛ 250~340㎛ 40 이하 85% 210~290㎛
40 이상 80% 200`270㎛
120~480㎛ 250~840㎛ 40 이하 85% 210~710㎛
40 이상 80% 200~670㎛
180~1030㎛ 285~799㎛ 40 이하 85% 240~680㎛
40 이상 80% 230~640㎛
800~1740㎛ 50 이하 85% 680~1480㎛
50 이상 75% 600~1300㎛
210~1220㎛ 1119~1740㎛ 50 이하 85% 950~1480㎛
50 이상 75% 840~1300㎛
1200~1980㎛ 50 이하 75% 900~1480㎛
50 이상 70% 840~1380㎛
140~1080㎛ 1200~1599㎛ 50 이하 75% 900~1200㎛
50 이상 70% 840~1120㎛
1600~1730㎛ 50 이하 70% 1120~1200㎛
50 이상 65% 1040~1120㎛
290~550㎛ 2150~2499㎛ 50 이하 70% 15200~1750㎛
50 이상 65% 1400~1620㎛
2501~2750㎛ 50 이하 70% 1750~1920㎛
50 이상 60% 1500~1650㎛
상기와 같은 최적 비율에 의한 접촉 보강부(112b)의 접촉부위의 두께(g)를 설계하면, 도금액 침투 방지를 위한 접촉 부위의 마진을 유지하면서 외부전극과의 접촉성을 개선하여, 생산 수율과 신뢰성이 우수한 적층 세라믹 커패시터의 제조가 가능할 수 있다.
한편, 도 4에 도시된 바와 같이, 본 발명에 따른 적층형 칩 소자는 접속전극(212)에 에멀젼 블록(213)을 더 포함하여 구성될 수도 있다.
여기서, 상기 에멀젼 블록(213)은, 상기 접속전극(212)의 형성시 접속전극 형성용 마스크에 상기 에멀젼 블록과 대응되는 형태로 형성된 개구홀에 의해 유전체의 시트(220)에 도전성 물질로 이루어진 페이스트가 미도포됨으로써 형성될 수 있다.
본 실시예에 따른 적층형 칩 소자는 상기 접속전극(212) 즉, 접촉 보강부(212b)에 에멀젼 블록을 형성함으로써, 상기 접속전극(212)을 형성하기 위하여 상기 마스크를 이용하여 도전성 페이스트를 인쇄방식으로 도포한 후 상기 마스크를 제거할 경우, 상기 에멀젼 블록(213)과 대응되는 개구홀이 상기 도전성 페이스트를 자동적으로 올려주어 상기 접촉 보강부(212b)의 높이를 높일 수 있으며, 이에 따라 소결 공정 후 전극의 연결성이 끊어지는 새들(saddle) 현상을 방지하여 전기적 연결성을 향상시킬 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100: 적층형 칩 소자 111: 내부전극
112: 접속전극 112a: 도금액 침투 방지부
112b: 접촉 보강부 120: 시트
130: 외부전극

Claims (22)

  1. 도전성 물질로 형성된 내부전극을 갖는 시트가 복수로 적층되어 구성되는 적층체와, 상기 적층체의 양측에 구비되는 외부전극과, 상기 내부전극으로부터 연장되어 상기 내부전극을 상기 외부전극과 전기적으로 연결시키는 접속전극을 포함하는 적층형 칩 소자로서,
    상기 접속전극은,
    상기 내부전극으로부터 연장되되, 상기 내부전극보다 적층방향으로 작은 두께로 연장되는 도금액 침투 방지부; 그리고
    상기 도금액 침투 방지부로부터 연장되되, 상기 외부전극을 향하여 적층방향으로의 두께가 점차적으로 확대되는 형태로 연장되는 접촉 보강부;를 포함하며
    상기 도금액 침투 방지부의 두께는 실질적으로 상기 내부전극의 두께 대비 20~60%의 두께로 형성되며, 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 실질적으로 상기 내부전극의 두께 대비 60~85%의 두께로 형성되는 적층형 칩 소자.
  2. 제1항에 있어서,
    상기 시트는 모서리가 라운드지게 형성된 그린시트로 형성되며,
    상기 접촉 보강부는 상기 접속전극 중 실질적으로 상기 시트의 모서리 중심으로부터 최단거리에 있는 지점부터 연장 형성되는 적층형 칩 소자.
  3. 제1항에 있어서,
    상기 도금액 침투 방지부는 동일한 두께로 연장되는 적층형 칩 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 내부전극의 두께가 250~340㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 110~250㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 210~290㎛로 형성되고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 200~270㎛로 형성되는 적층형 칩 소자.
  6. 제1항에 있어서,
    상기 내부전극의 두께가 250~840㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 120~480㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 210~710㎛로 형성되고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 200~670㎛로 형성되는 적층형 칩 소자.
  7. 제1항에 있어서,
    상기 내부전극의 두께가 285~799㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 180~1030㎛로 형성되는 경우, 상기 시트가 40층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 240~680㎛로 형성되고 상기 시트가 40층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 230~640㎛로 형성되는 적층형 칩 소자.
  8. 제1항에 있어서,
    상기 내부전극의 두께가 800~1740㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 180~1030㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 680~1480㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 600~1300㎛로 형성되는 적층형 칩 소자.
  9. 제1항에 있어서,
    상기 내부전극의 두께가 1119~1740㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 210~1220㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 950~1480㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1300㎛로 형성되는 적층형 칩 소자.
  10. 제1항에 있어서,
    상기 내부전극의 두께가 1200~1980㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 210~1220㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 900~1480㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1380㎛로 형성되는 적층형 칩 소자.
  11. 제1항에 있어서,
    상기 내부전극의 두께가 1200~1599㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 140~1080㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 900~1200㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 840~1120㎛로 형성되는 적층형 칩 소자.
  12. 제1항에 있어서,
    상기 내부전극의 두께가 1600~1730㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 140~1080㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1120~1200㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1040~1120㎛로 형성되는 적층형 칩 소자.
  13. 제1항에 있어서,
    상기 내부전극의 두께가 2150~2499㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 290~550㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1500~1750㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1400~1620㎛로 형성되는 적층형 칩 소자.
  14. 제1항에 있어서,
    상기 내부전극의 두께가 2501~2750㎛로 형성되고 상기 도금액 침투 방지부의 연장 길이가 290~550㎛로 형성되는 경우, 상기 시트가 50층 미만으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1750~1920㎛로 형성되고 상기 시트가 50층 이상으로 적층시 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 1500~1650㎛로 형성되는 적층형 칩 소자.
  15. 제1항에 있어서,
    상기 접속전극에 형성되는 에멀젼 블록을 더 포함하는 적층형 칩 소자.
  16. 제 15 항에 있어서,
    상기 에멀젼 블록은, 상기 접속전극의 형성시 접속전극 형성용 마스크에 상기 에멀젼 블록과 대응되는 형태로 형성된 개구홀에 의해 상기 시트에 도전성 물질이 미도포되어 형성되는 적층형 칩 소자.
  17. 제1항에 있어서,
    상기 적층형 칩 소자는 적층형 세라믹 커패시터(MLCC)를 포함하는 적층형 칩 소자.
  18. 시트에 내부전극을 형성하는 단계;
    상기 내부전극으로부터 연장되며, 도금액 침투 방지부와 접촉 보강부로 이루어진 접속전극을 형성하는 단계;
    상기 내부전극 및 상기 접속전극이 형성된 시트를 복수로 적층하여 적층체를 형성하는 단계; 그리고
    상기 적층체의 양측에 외부전극을 형성하는 단계;를 포함하며
    상기 도금액 침투 방지부의 두께는 실질적으로 상기 내부전극의 두께 대비 20~60%의 두께로 형성되며, 상기 접촉 보강부 중 상기 외부전극과 접촉하는 부분의 두께는 실질적으로 상기 내부전극의 두께 대비 60~85%의 두께로 형성되는 적층형 칩 소자의 제조방법.
  19. 제18항에 있어서,
    상기 도금액 침투 방지부는 상기 내부전극보다 작은 두께로 연장 형성되며, 상기 접촉 보강부는 상기 도금액 침투 방지부로부터 연장되되 상기 외부전극을 향하여 두께가 점차적으로 확대되는 형태로 연장 형성되는 적층형 칩 소자의 제조방법.
  20. 제18항에 있어서,
    상기 시트는 모서리가 라운드지게 형성되며,
    상기 접촉 보강부는 상기 접속전극 중 실질적으로 상기 시트의 라운드진 모서리 중심으로부터 최단거리에 있는 지점부터 연장 형성되는 적층형 칩 소자의 제조방법.
  21. 제18항에 있어서,
    상기 도금액 침투 방지부는 동일한 두께로 연장되는 적층형 칩 소자의 제조방법.
  22. 삭제
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