KR102078011B1 - 적층 세라믹 전자 부품 - Google Patents

Abstract

본 발명은 적층 세라믹 전자 부품에 관한 것이다. 본 발명에 따른 적층 세라믹 전자 부품은, 두께 방향으로 적층되는 복수의 유전체층을 포함하며, 길이 방향의 제1, 제2 측면 및 폭 방향의 제3, 제4 측면을 구비하는 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면으로 교대로 노출되는 제1 내지 제3 내부 전극을 포함하고, 상기 제1 내부 전극은 상기 세라믹 본체의 폭 방향의 중심부에 형성되며, 상기 제2 내부 전극은 상기 제1 내부 전극으로부터 상기 제3 측면 방향으로 사전에 설정된 제1 거리만큼 이격되어 형성되며, 상기 제3 내부 전극은 상기 제1 내부 전극으로부터 상기 제4 측면 방향으로 사전에 설정된 제2 거리만큼 이격되어 형성되고, 상기 제1 내부 전극은 상기 제2 내부 전극과 상기 제3 내부 전극 사이에 복수 개 적층될 수 있다.

Description

적층 세라믹 전자 부품{MULTILAYERED CERAMIC ELECTRONIC COMPONENT}

본 발명은 적층 세라믹 전자 부품에 관한 것이다.

세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 및 서미스터 등이 있다.

상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 세라믹 재료로 이루어진 세라믹 소체, 상기 세라믹 소체의 내부에 형성된 내부 전극 및 상기 내부 전극과 전기적으로 접속되도록 상기 세라믹 소체의 표면에 설치된 외부 전극을 포함하며, 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.

이러한 장점으로 인해, 상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA) 및 휴대폰 등의 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로 사용되며, 사용되는 용도 및 용량 등에 따라 다양한 크기와 적층 형태를 가질 수 있다.

휴대전화 등 전자 장치가 소형화 고성능화됨에 따라 고용량 적층 세라믹 커패시터가 요구된다. 이러한 요구에 부응하기 위하여는 크기는 작고 정전용량은 큰 적층 세라믹 커패시터가 필요하다. 적층 세라믹 커패시터의 크기를 작게 하고자 두께를 더 얇게 하고 있다.

이때, 적층 세라믹 커패시터에서는 유전체층의 박층화 및 다층화로 인해 유전체층 상에 형성된 내부 전극의 두께가 두꺼워짐에 따라 내부 전극의 두께에 의한 단차가 누적되어 소성 때의 딜라미네이션(delamination)이나 크랙(crack)이 발생할 수 있다.

하기의 선행기술문헌인 특허문헌 1은 내부 전극층의 폭을 조절하여 소성 후의 딜라미네이션을 방지할 수 있는 적층 세라믹 콘덴서에 관해 개시하고 있다. 다만, 상기 특허문헌 1은 본 발명과는 달리, 일부 내부 전극층을 사전에 설정된 주기 간격에 따라 일정 거리를 쉬프트(shift)시켜 단차의 크기를 완화하여 딜라미네이션 발생 빈도를 감소시킬 수 있는 내용에 대해서는 개시하고 있지 않다.

일본 공개특허공보 제2004-179436호

본 발명은 전술한 종래 기술의 문제점을 해결하기 위해, 일부 내부 전극층을 사전에 설정된 주기 간격에 따라 일정 거리를 쉬프트(shift)시켜 단차의 크기를 완화할 수 있는 적층 세라믹 전자 부품을 제안한다.

본 발명의 제1 기술적인 측면에 따른 적층 세라믹 전자 부품은, 복수의 유전체층이 적층되어 형성되며, 길이 방향의 제1, 제2 측면 및 폭 방향의 제3, 제4 측면을 구비하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면으로 교대로 노출되는 제1 내지 제3 내부 전극; 을 포함하고, 상기 제1 내부 전극은 상기 세라믹 본체의 폭 방향의 중심부에 형성되며, 상기 제2 내부 전극은 상기 제1 내부 전극으로부터 상기 제3 측면 방향으로 사전에 설정된 제1 거리만큼 이격되어 형성되며, 상기 제3 내부 전극은 상기 제1 내부 전극으로부터 상기 제4 측면 방향으로 사전에 설정된 제2 거리만큼 이격되어 형성되고, 상기 제1 내부 전극은 상기 제2 내부 전극과 상기 제3 내부 전극 사이에 복수개 적층될 수 있다.

또한, 상기 제2 내부 전극과 상기 제3 내부 전극 사이에 위치하는 상기 제1 내부 전극의 적층 수는 5 내지 20일 수 있다.

또한, 상기 사전에 설정된 제1 및 제2 거리는, 10㎛인 것을 특징으로 할 수 있다.

또한, 상기 제2 및 제3 내부 전극은, 상기 제1 내부 전극을 사이에 두고 서로 교대로 형성될 수 있다.

또한, 상기 세라믹 본체의 양 단면에 형성되며, 상기 복수의 제1 내지 제3 내부 전극과 각각 전기적으로 연결되는 외부 전극; 을 더 포함할 수 있다.

또한, 상기 복수의 유전체층의 적층수는 10 내지 1000인 것을 특징으로 할 수 있다.

본 발명의 제2 기술적인 측면에 따른 적층 세라믹 전자 부품은, 복수의 유전체층이 적층되어 형성되며, 길이 방향의 제1, 제2 측면 및 폭 방향의 제3, 제4 측면을 구비하는 세라믹 본체; 상기 유전체층의 상부에 형성되며, 상기 세라믹 본체의 폭 방향의 중심부에 형성되는 제1 내부 전극; 상기 유전체층의 상부에 형성되며, 상기 제1 내부 전극으로부터 상기 제3 및 제4 측면 중 하나의 방향으로 사전에 설정된 거리만큼 이격되어 형성되는 제2 내부 전극; 을 포함하고, 상기 제2 내부 전극이 형성되어 있는 두 개의 유전체층 사이에는 상기 제1 내부 전극이 형성되어 있는 복수의 유전체층이 적층될 수 있다.

또한, 상기 제2 내부 전극이 형성되어 있는 두 개의 유전체층 사이에 위치하며, 상기 제1 내부 전극이 형성되어 있는 유전체층의 적층 수는 5 내지 20일 수 있다.

또한, 상기 사전에 설정된 거리는, 10㎛인 것을 특징으로 할 수 있다.

또한, 상기 제2 내부 전극은, 상기 제1 내부 전극이 형성되어 있는 복수의 유전체층을 사이에 두고 상기 제3 측면 방향으로 사전에 설정된 거리만큼 이격되어 형성되는 제2 내부 전극과 상기 제4 측면 방향으로 사전에 설정된 거리만큼 이격되어 형성되는 제2 내부 전극이 교대로 형성될 수 있다.

또한, 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 외부 전극; 을 더 포함할 수 있다.

본 발명에 따른 적층 세라믹 전자 부품은, 유전체층의 적층 수 누적에 따른 단차의 크기를 완화시켜 딜라미네이션의 발생 빈도를 감소시킬 수 있으며, 고온 가속 수명 고장률도 감소할 수 있다. 또한 이에 따라, 신뢰성이 높은 적층 세라믹 전자 부품을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품을 나타낸 사시도이다.
도 2는 도 1에 도시한 적층 세라믹 전자 부품에서 A-A'의 단면도이다.
도 3은 도 1에 도시한 적층 세라믹 전자 부품에서 B-B'의 단면도이다.
도 4는 도 1에 도시한 적층 세라믹 전자 부품의 구성 중 제1 내부 전극의 적층 형태를 나타낸 도면이다.
도 5는 도 1에 도시한 적층 세라믹 전자 부품의 구성 중 제2 내부 전극의 형태를 나타낸 도면이다.
도 6은 도 1에 도시한 적층 세라믹 전자 부품의 구성 중 제3 내부 전극의 형태를 나타낸 도면이다.
도 7은 도 4 내지 도 6에서 도시한 제1 내지 제3 내부 전극의 적층 형태의 일 실시예를 도시한 도면이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층형 커패시터(capacitor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품(100)을 나타낸 사시도이다.

도 2는 도 1에 도시한 적층 세라믹 전자 부품에서 A-A'의 단면도이다.

도 1 및 도 2를 참조하면, 본 발명에 따른 적층 세라믹 전자 부품(100)은 세라믹 본체(110), 내부 전극(130)을 포함할 수 있으며, 보다 상세하게는, 상기 내부 전극(130)은 제1 내지 제3 내부 전극(130a, 130b, 130c)으로 구분될 수 있다. 또한, 본 발명에 따른 적층 세라믹 전자 부품은 외부 전극(140a, 140b)을 더 포함할 수 있다.

상기 세라믹 본체(110)는 복수의 유전체층(120)을 적층하여 형성될 수 있으며, 길이 방향의 제1, 제2 측면 및 폭 방향의 제3, 제4 측면을 구비할 수 있다.

상기 유전체층(120)은 세라믹 유전체 분말을 용매, 바인더 등과 혼합하여 제조된 슬러리를 닥터 블레이드(doctor blade) 등의 방법을 통하여 제조될 수 있다. 이를 소결되기 전의 그린 시트(green sheet)라고도 한다. 이때, 유전체층(120)은 전기절연체로서의 기능도 한다.

소결 후에는 상기 유전체층(120)는 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

한편, 상기 유전체층(120)의 적층 수는 10 내지 1000일 수 있다.

세라믹 본체(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.

내부 전극(130)은 세라믹 유전체층(120) 상에 형성될 수 있다. 즉 니켈, 구리 등의 전기전도성의 금속 분말을 용매, 바인더 등과 혼합하여 페이스트를 제조하고, 상기 페이스트를 실크 스크린 방법 등을 통하여 상기 세라믹층(120) 상에 형성될 수 있다.

내부 전극(130)에는 제1 및 제2 외부 전극(140a, 140b)을 매개로 하여 극성이 다른 전압이 인가되며 용량을 형성하는 활성층을 구성한다.

즉, 내부 전극(130)이 유전체층(120) 상에서 교대로 적층되어 있기 때문에 상기 제1 외부 전극(140a) 또는 상기 제2 외부 전극(140b)과 전기적으로 연결될 수 있다.

상기 세라믹 본체(110)의 상, 하부에는 내부 전극(130)이 형성되지 않은 커버층(도면 미도시)이 형성될 수 있다.

상기 커버층은 상기 세라믹 본체(110)의 상, 하부에 형성되어 이물질이 상기 세라믹 본체(110)의 내부로 유입되는 것을 방지하는 역할을 수행할 수 있다.

도 3은 도 1에 도시한 적층 세라믹 전자 부품에서 B-B'의 단면도이다.

도 3을 참조하면, 제1 내부 전극(130a)은 세라믹 본체(110)의 폭 방향의 중심부에 형성될 수 있다. 이때, 제2 내부 전극(130b)은 제1 내부 전극(130a)으로부터 사전에 설정된 제1 거리(a)만큼 이격되어 형성될 수 있으며, 제3 내부 전극(130c)는 제1 내부 전극으로부터 사전에 설정된 제2 거리(b)만큼 이격되어 형성될 수 있다.

나아가, 제1 내부 전극(130a)은 상기 제2 내부 전극(130b)과 제3 내부 전극(130c) 사이에서 복수 개가 적층될 수 있다.

즉, 종래 기술에 따른 세라믹 적층 부품의 경우, 내부 전극을 동일한 위치에 반복적으로 적층시키기 때문에, 적층 수가 올라갈수록 단차(내부 전극과 세라믹의 높이 차)로 인한 공간이 발생하게 된다. 이때, 단차 공간은 세라믹 유동이 적은 경우 구멍(pore) 형태로 남게되고, 이 부분에서 크랙(crack)이 발생하거나 수분이 침투하여 절연 저항을 떨어뜨릴 수 있다. 결국, 상기 단차 공간으로 인해 신뢰성이 좋지 못한 세라믹 적층 부품이 만들어질 수 있다.

하지만, 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품(100)은 일정 간격을 주기로 내부 전극을 일정 거리만큼 이격시켜 딜라미네이션을 최소화할 수 있으며, 강한 신뢰성을 확보할 수 있다.

도 3 내지 도 7을 참조하여 보다 구체적으로 설명하기로 한다.

도 4는 도 1에 도시한 적층 세라믹 전자 부품(100)의 구성 중 제1 내부 전극(130a)의 적층 형태를 나타낸 도면이다.

도 5는 도 1에 도시한 적층 세라믹 전자 부품(100)의 구성 중 제2 내부 전극(130b)의 형태를 나타낸 도면이다.

도 6은 도 1에 도시한 적층 세라믹 전자 부품(100)의 구성 중 제3 내부 전극(130c)의 형태를 나타낸 도면이다.

도 7은 도 4 내지 도 6에서 도시한 제1 내지 제3 내부 전극(130a, 130b, 130c)의 적층 형태의 일 실시예를 도시한 도면이다.

도 3 및 도 4를 참조하면, 세라믹 본체(110)의 폭 방향의 중심부에 임의의 점선을 그었을 때, 제1 내부 전극(130a)는 상기 점선 상에 위치할 수 있다.

이때, 앞서 설명한 바와 같이 제1 내부 전극(130a)은 유전체층(120) 상에서 교대로 적층되어 있기 때문에 상기 제1 외부 전극(140a) 또는 상기 제2 외부 전극(140b)과 전기적으로 연결될 수 있다.

한편, 상기 제2 내부 전극(130b)와 제3 내부 전극(130c) 사이에 적층되는 제1 내부 전극(130a)의 적층 수는 5 내지 20일 수 있다.

도 3 및 도 5를 참조하면, 제2 내부 전극(130b)은 상술한 점선을 기준으로 세라믹 본체(110)의 제3 측면(S3) 방향으로 사전에 설정된 제1 거리(a)만큼 이격되어 형성될 수 있다.

또한, 도 3 및 도 6을 참조하면, 제3 내부 전극(130c)은 상술한 점선을 기준으로 세라믹 본체(110)의 제4 측면(S4) 방향으로 사전에 설정된 제2 거리(b)만큼 이격되어 형성될 수 있다.

이때, 상기 사전에 설정된 제1 및 제2 거리(a, b)의 일 실시예는 10㎛일 수 있다.

도 3 및 도 7을 참조하면, 제2 내부 전극(120b)이 형성되어 있는 유전체층과 제3 내부 전극(120c)이 형성되어 있는 유전체층 사이에 복수 개의 제1 내부 전극(120a)이 형성되어 있는 유전체층이 적층되어 있다. 이때, 적층 수(C)는 상술한 바와 같이 5 내지 20일 수 있으며, 도 7에서는 5인 것을 예로 들어 설명하기로 한다.

한편, 제2 내부 전극(120b)은 세라믹 본체(110)의 폭 방향의 중심부를 이은 가상의 점선으로부터 사전에 설정된 제1 거리(a)만큼 이격될 수 있으며, 제3 내부 전극(120c)은 세라믹 본체(110)의 폭 방향의 중심부를 이은 가상의 점선으로부터 사전에 설정된 제2 거리(b)만큼 이격될 수 있다.

도 3을 참조할 때, 이러한 구조를 갖는 유전체층(120)의 적층 수는 10 내지 1000일 수 있다.

즉, 본 발명에 따른 적층 세라믹 전자 부품(100)은 유전체층(120)을 박층화해 적층 수를 증가시킨 경우에도, 소성 후의 딜라미네이션을 방지할 수 있으며, 이를 통해 신뢰성을 향상시킬 수 있다.

다만, 도 3 및 도 7은 복수 개 적층되어 있는 제1 내부 전극(130a)을 기준으로 세라믹 본체(110)의 하면 방향에 제2 내부 전극(130b)이, 세라믹 본체(110)의 상면 방향에 제3 내부 전극(130c)이 형성되는 것을 예로 들고 있으나, 반드시 이에 한정되는 것은 아니다.

또한, 도 3 및 도 7은 복수 개 적층되어 있는 제1 내부 전극(130a)을 기준으로 제2 내부 전극(130b)과 제3 내부 전극(130c)이 교대로 형성되는 것을 예로 들고 있으나, 반드시 교대로 형성되는 것에 제한되지 않는다.

하기의 표 1은 상기 제2 내부 전극(130b)와 제3 내부 전극(130c) 사이에 적층되는 제1 내부 전극(130a)의 적층 수에 따른 단차 딜렘 발생률, 고온 가속 수명 고장률 및 용량 백분율을 나타내고 있다.

구 분	종래	(1)	(2)	(3)	(4)	(5)	(6)
적층 수	-	5	10	15	20	25	30
단차 딜렘 발생률(pm)	48	3	2	4	3	11	34
고온 가속 수명 고장률(Fit)	16	6	5	6	4	8	15
용량 백분율(%)	103	102	103	102	104	103	102

상기 표 1을 참조할 때, 상기 제2 내부 전극(130b)와 제3 내부 전극(130c) 사이에 적층되는 제1 내부 전극(130a)의 적층 수가 5 내지 20일 경우에 종래 기술에 비해 단차 딜렘 발생 빈도가 감소한 것을 알 수 있다. 다만, 적층 수가 20 초과일 경우에는 다시 단차 딜렘 발생 빈도가 높아지는 것을 알 수 있다.

한편, 상기 제2 내부 전극(130b)와 제3 내부 전극(130c) 사이에 적층되는 제1 내부 전극(130a)의 적층 수가 5 내지 20일 경우에는 단차 딜렘 발생 빈도 외에도, 고속 가속 수명 고장률이 감소하는 효과를 얻을 수 있으며, 이러한 적층의 경우에도 적층 세라믹 전자 부품(100)의 용량 저하는 없는 것을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

110: 세라믹 본체
120: 유전체층
130: 내부 전극
140a, 104b: 외부 전극

Claims (11)

1. 복수의 유전체층이 적층되어 형성되며, 길이 방향의 제1, 제2 측면 및 폭 방향의 제3, 제4 측면을 구비하는 세라믹 본체; 및
   상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면으로 교대로 노출되는 제1 내지 제3 내부 전극; 을 포함하고,
   상기 제1 내부 전극은 상기 세라믹 본체의 폭 방향의 중심부에 형성되며, 상기 제2 내부 전극은 상기 제1 내부 전극으로부터 상기 제3 측면 방향으로 사전에 설정된 제1 거리만큼 이격되어 형성되며, 상기 제3 내부 전극은 상기 제1 내부 전극으로부터 상기 제4 측면 방향으로 사전에 설정된 제2 거리만큼 이격되어 형성되고,
   상기 제1 내부 전극은 상기 제2 내부 전극과 상기 제3 내부 전극 사이에 복수개 적층되며,
   상기 제2 및 제3 내부 전극과 이들 사이에 배치된 상기 복수의 제1 내부 전극을 하나의 그룹이라 할 때 상기 그룹은 복수 개 구비되어 적층된 형태인 적층 세라믹 전자 부품.
   
2. 제1항에 있어서,
   상기 제2 내부 전극과 상기 제3 내부 전극 사이에 위치하는 상기 제1 내부 전극의 적층 수는 5 내지 20인 적층 세라믹 전자 부품.
   
3. 제1항에 있어서, 상기 사전에 설정된 제1 및 제2 거리는,
   10㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
   
4. 제1항에 있어서, 상기 제2 및 제3 내부 전극은,
   상기 제1 내부 전극을 사이에 두고 서로 교대로 형성되는 적층 세라믹 전자 부품.
   
5. 제1항에 있어서,
   상기 세라믹 본체의 양 단면에 형성되며, 상기 복수의 제1 내지 제3 내부 전극과 각각 전기적으로 연결되는 외부 전극; 을 더 포함하는 적층 세라믹 전자 부품.
   
6. 제1항에 있어서,
   상기 복수의 유전체층의 적층수는 10 내지 1000인 것을 특징으로 하는 적층 세라믹 전자 부품.
   
7. 삭제
8. 삭제
9. 삭제
10. 삭제
11. 삭제

Images