JP4977101B2 - 積層型半導体装置 - Google Patents

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Description

本発明は、インダクティブチップリンク技術に関する。
ＬＳＩの小型化及び高速化を実現する一つの手法としてＣｏＣ（Chip on chip）技術が知られている。ＣｏＣ技術は、異なる機能を有する複数のチップを積み重ね、これらを一つのパッケージ内に収める技術である。
この技術では、複数のチップ相互間の電気的接続は、バンプ又はボンディングワイヤにより行われる。この技術の問題点は、一つのパッケージ内に収められるチップ数が三つ以上になると、バンプのみでの電気的接続が不可能になり、チップ数が多くなるに従い、性能の低下及び製造コストの増加が発生する、ということにある。
この問題を解決すべく、ＣｏＣ技術の改良版として、積み重ねられる複数のチップ相互間の信号伝送を電波により行う技術が開発されている（例えば、特許文献１を参照）。
この明細書では、この技術のことを「インダクティブチップリンク（ICL: Inductive Chip Link）」と称し、この技術に用いられるチップのことを「インダクティブチップ」と称することにする。
インダクティブチップリンクによれば、例えば、一つのパッケージ内の複数のチップ相互間の信号伝送は、電磁誘導により行われるため、一つのパッケージ内に収められるチップ数が三つ以上になっても、これら複数のチップの電気的接続のためにボンディングワイヤを用いる必要がない。このため、一つのパッケージ内に収められるチップの数が多くなっても、性能の低下及び製造コストの増加が発生することがない。
このようなことから、インダクティブチップリンクは、これからの電子機器の多機能化に対応できる技術として非常に有望な技術である。
しかし、この技術を実際の製品に適用する場合には、電波の強度（信号伝送距離）、信号伝送経路、送信／受信アンテナのレイアウトなどについて、その製品に適した仕様を検討しなければならない。
特開２００５−２２８９８１号公報
本発明は、インダクティブチップリンクの汎用性と製造コストの低減とを図るために必要な構成について提案する。
本発明の例に係る積層型半導体装置は、第一の機能を有する第一のインダクティブチッ
プと、前記第一のインダクティブチップ上に積み重ねられ、前記第一の機能とは異なる第
二の機能を有する第二のインダクティブチップと、前記第二のインダクティブチップ上に
積み重ねられ、前記第二の機能を有する第三のインダクティブチップとを備え、前記第一
、第二及び第三のインダクティブチップは、それぞれ、複数の送信インダクタ及び複数の
受信インダクタを有し、前記複数の送信インダクタ及び前記複数の受信インダクタは、対
称軸に対して線対称に配置され、前記第一、第二及び第三のインダクティブチップの前記
対称軸は、一致し、前記第一のインダクティブチップは、前記第二及び第三のインダクテ
ィブチップを制御する制御チップであり、前記第二及び第三のインダクティブチップは、
メモリチップであり、前記第一のインダクティブチップは、第１の領域に前記複数の送信
インダクタを設け、前記第一の領域と異なる第二の領域に同数の前記複数の送信インダク
タ及び前記複数の受信インダクタを混載して設け、前記第二及び第三のインダクティブチ
ップは、第三の領域に前記複数の受信インダクタを設け、前記第三の領域と異なる第四の
領域に同数の前記複数の送信インダクタ及び前記複数の受信インダクタを混載して設け、
前記第一の領域の前記複数の送信インダクタと前記第三の領域の前記複数の受信インダク
タのレイアウトは一致し、前記第二の領域と前記第四の領域の前記複数の送信インダクタ
及び前記複数の受信インダクタはそれぞれ同一のレイアウトに配置され、前記第二及び第
三のインダクティブチップは、前記第一のインダクティブチップに対して、表裏逆向き、
又は、上下逆向きに配置される。
本発明の例に係る積層型半導体装置は、第一の機能を有する第一のインダクティブチ
ップと、前記第一のインダクティブチップ上に積み重ねられ、前記第一の機能とは異なる
第二の機能を有する第二のインダクティブチップと、前記第二のインダクティブチップ上
に積み重ねられ、前記第二の機能を有する第三のインダクティブチップとを備え、前記第
一、第二及び第三のインダクティブチップは、それぞれ、複数の送信インダクタ及び複数
の受信インダクタを有し、前記複数の送信インダクタ及び前記複数の受信インダクタは、
対称軸に対して線対称に配置され、前記第一、第二及び第三のインダクティブチップの前
記対称軸は、一致し、前記第一のインダクティブチップは、前記第二及び第三のインダク
ティブチップを制御する制御チップであり、前記第二及び第三のインダクティブチップは
、メモリチップであり、前記第一のインダクティブチップは、第１の領域に前記複数の送
信インダクタを設け、前記第一の領域と異なる第二の領域に同数の前記複数の送信インダ
クタ及び前記複数の受信インダクタを混載して設け、前記第二及び第三のインダクティブ
チップは、第三の領域に前記複数の受信インダクタを設け、前記第三の領域と異なる第四
の領域に同数の前記複数の送信インダクタ及び前記複数の受信インダクタを混載して設け
、前記第一の領域の前記複数の送信インダクタと前記第三の領域の前記複数の受信インダ
クタのレイアウトは一致し、前記第二の領域と前記第四の領域の前記複数の送信インダク
タ及び前記複数の受信インダクタはそれぞれ同一のレイアウトに配置され、前記第二のイ
ンダクティブチップは、前記第一及び第三のインダクティブチップに対して、表裏逆向き
、又は、上下逆向きに配置される。
本発明によれば、インダクティブチップリンクの汎用性と製造コストの低減とを図ることが可能になる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
インダクティブチップリンクを実用化するにあたっては、汎用制御チップ（汎用ロジックチップ）及び汎用メモリチップの構成を大きく変更しない、ということが低コスト化のために必要である。そのためには、これらチップに搭載する複数の送信／受信インダクタを同一にレイアウトすることが有効になる。
しかし、インダクティブチップリンクは、ＣｏＣ技術、即ち、複数のチップを積み重ねて、これらを一つのパッケージ内に収めることを前提とする。このため、複数のチップの複数の送信／受信インダクタを同一にレイアウトすると、送信インダクタ同士が重なり合い、かつ、受信インダクタ同士が重なり合って、複数のチップ相互間の信号伝送が不可能になる。
そこで、本発明の例では、一つのチップ内の複数の送信／受信インダクタを対称軸に対して線対称にレイアウトする。
このような構成を採用すれば、例えば、第一のインダクティブチップ上に第二のインダクティブチップを積み重ねる場合、両者の対称軸を一致させ、かつ、第二のインダクティブチップを、第一のインダクティブチップに対して、表裏逆向き、又は、上下逆向きに配置させれば、送信インダクタと受信インダクタとが互いに向かい合い、インダクティブチップリンクを実現できる。
ここで、表裏逆向きとは、同じ向きの二つのインダクティブチップのうちの一つを対称軸に垂直な軸（チップ面に水平な軸）で、これら二つのインダクティブチップが積み重ねられる方向（以下、垂直方向）に１８０°回転させて裏返し、表面同士又は裏面同士が向かい合う形にすることである。また、上下逆向きとは、同じ向きの二つのインダクティブチップのうちの一つを対称軸に垂直な軸（チップ面に垂直な軸）で、チップ面に水平に１８０°回転させることである。
また、第一及び第二のインダクティブチップ上にさらに第三のインダクティブチップを積み重ねる場合、これらの対称軸を一致させ、かつ、第三のインダクティブチップを第二のインダクティブチップと同様に回転させれば、第一のインダクティブチップから第二又は第三のインダクティブチップに一気に信号を伝送し、かつ、第二又は第三のインダクティブチップから第一のインダクティブチップに一気に信号を伝送するスルー方式を実現できる。
スルー方式は、電波の強度を強くできるとき、即ち、電波による信号伝送距離が長いときに有効である。
これに対し、第三のインダクティブチップを回転させずに、第一及び第三のインダクティブチップの向きを同じにすれば、第一のインダクティブチップから第二のインダクティブチップに信号を伝送した後に第二のインダクティブチップから第三のインダクティブチップに信号を伝送し、第三のインダクティブチップから第二のインダクティブチップに信号を伝送した後に第二のインダクティブチップから第一のインダクティブチップに信号を伝送するバケツリレー方式を実現できる。
バケツリレー方式は、電波の強度を強くできないとき、即ち、電波による信号伝送距離が短いときに有効である。
このように、本発明の例によれば、インダクティブチップリンクを実際の製品に適用するときに問題となる電波の強度（信号伝送距離）、信号伝送経路、送信／受信インダクタのレイアウトなどの問題を解決するため、インダクティブチップリンクの実用化が可能になる。
２． インダクティブチップリンク
まず、本発明の前提となるインダクティブチップリンクについて説明する。
図１は、インダクティブチップリンクの概要を示している。
パッケージ１１内には、異なる機能を有する二つのチップ１２，１３が搭載される。パッケージ１１は、例えば、ＢＧＡ(Ball Grid Array)パッケージである。
二つのチップ１２，１３は、積み重ねられ、両者の間の信号伝送は、電波により行われる。例えば、チップ１２内には、送信アンテナとしての送信インダクタＴＸが配置され、チップ１３内には、受信アンテナとしての受信インダクタＲＸが配置される。
送信インダクタＴＸに時間的に変動する電流を流すと、電磁誘導により受信インダクタＲＸにも電流が流れる。従って、送信インダクタＴＸから受信インダクタＲＸに信号が伝送される。
尚、電源電圧は、バンプ又はボンディングワイヤにより、チップ１２，１３に与えるのが好ましい。
このようなインダクティブチップリンクによれば、バンプ及びボンディングワイヤにより信号伝送を行う場合に比べて、以下の利点を有する。
まず、アセンブリ(assembly)が容易化されるため、製造コストが低減される。また、送信インダクタＴＸ及び受信インダクタＲＸを半導体基板上の絶縁層上に形成すれば、エリアペナルティが軽減される。また、ＥＳＤ(Electrostatic discharge protection)保護回路が不要である。さらに、低電力駆動及び高速駆動が可能である。
３． 実施形態
(1) 第一の実施形態
図２は、第一の実施形態に係わるインダクティブチップリンクを示している。
まず、積み重ねられるチップ数は、三つ以上とする。本例では、五つのチップを積み重ねた場合を示す。
最も下のチップは、第一の機能を有するインダクティブチップＬ１である。インダクティブチップＬ１は、例えば、制御チップ（ロジックチップ）である。インダクティブチップＬ１上に積み重ねられる残りの四つのチップは、全て、第一の機能とは異なる第二の機能を有するインダクティブチップＭ１〜Ｍ４である。インダクティブチップＭ１〜Ｍ４は、例えば、ＤＲＡＭなどの揮発性メモリやフラッシュメモリなどの揮発性メモリなどからなるメモリチップである。
これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４の間には、スペーサ（例えば、絶縁体）Ｓが配置される。
ここで、本実施形態では、信号伝送経路として、インダクティブチップＬ１からインダクティブチップＭ１〜Ｍ４に一気に信号を伝送し、かつ、インダクティブチップＭ１〜Ｍ４からインダクティブチップＬ１に一気に信号を伝送するスルー方式を採用する。
この場合、インダクティブチップＬ１の送信インダクタＴＸとインダクティブチップＭ１〜Ｍ４の受信インダクタＲＸとは、インダクティブチップＬ１，Ｍ１〜Ｍ４が積み重ねられる方向（以下、垂直方向）に一直線に並んで配置される。また、インダクティブチップＬ１の受信インダクタＲＸとインダクティブチップＭ１〜Ｍ４の送信インダクタＴＸとは、垂直方向に一直線に並んで配置される。
但し、これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４に配置される送信インダクタＴＸ及び受信インダクタＲＸのレイアウトは、同一である。
以下、その意味について説明する。
図３は、図２のインダクティブチップＬ１の送信／受信インダクタのレイアウトの一例を示している。
送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＬ１の対称軸（例えば、中心線）Ｉに対して線対称にレイアウトされる。
ここで、送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＬ１の中央部に配置されているが、これに限られることはない。また、対称軸Ｉは、チップ上のどの位置にあってもよい。重要な点は、送信インダクタＴＸ及び受信インダクタＲＸがインダクティブチップＬ１の対称軸Ｉに対して線対称にレイアウトされることにある。
図４は、図２のインダクティブチップＭ１〜Ｍ４の送信／受信インダクタのレイアウトの一例を示している。
送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＭ１〜Ｍ４の対称軸（例えば、中心線）Ｉに対して線対称にレイアウトされる。
ここで、送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＭ１〜Ｍ４の中央部に配置されているが、これに限られることはない。また、対称軸Ｉは、チップ上のどの位置にあってもよい。重要な点は、送信インダクタＴＸ及び受信インダクタＲＸがインダクティブチップＭ１〜Ｍ４の対称軸Ｉに対して線対称にレイアウトされることにある。
ここで、図３のインダクティブチップＬ１の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトと、図４のインダクティブチップＭ１〜Ｍ４の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトとは、完全に同じである。
これらインダクティブチップＬ１，Ｍ１〜Ｍ４の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトが同じであることにより、汎用チップの活用が可能になり、製造コストが低減される。
しかし、このままでは、インダクティブチップリンクは成り立たない。
そこで、例えば、図５に示すように、アセンブリ時に、これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４を、その対称軸Ｉを一致させて積み重ねる。
また、インダクティブチップＭ１〜Ｍ４を、インダクティブチップＬ１に対して、表裏逆向き又は上下逆向きに配置する。
ＩＤ００，ＩＤ０１，ＩＤ１０，ＩＤ１１は、チップＩＤを表している。
尚、図５に示す例は、インダクティブチップＭ１〜Ｍ４を、インダクティブチップＬ１に対して、上下逆向きに配置した場合である。
ところで、これは、インダクティブチップＬ１を基準にした場合であり、当然に、インダクティブチップＬ１を、インダクティブチップＭ１〜Ｍ４に対して、表裏逆向き又は上下逆向きに配置してもよい。
このような操作を行うことにより、上述の構造、即ち、インダクティブチップＬ１の送信インダクタＴＸとインダクティブチップＭ１〜Ｍ４の受信インダクタＲＸとが垂直方向に一直線に並び、インダクティブチップＬ１の受信インダクタＲＸとインダクティブチップＭ１〜Ｍ４の送信インダクタＴＸとが垂直方向に一直線に並ぶ構造を実現できる。
また、インダクティブチップＭ１〜Ｍ４が実際にデータを受信するか否かは、チップＩＤにより決定することができる。
尚、第一の実施形態に関しては、インダクティブチップＬ１，Ｍ１〜Ｍ４の対称軸をチップの中心線とし、インダクティブチップＬ１，Ｍ１〜Ｍ４の中心点を一致させれば、アセンブリが容易化されるため、さらに好ましい。
また、インダクティブチップＬ１上に搭載されるインダクティブチップＭ１〜Ｍ４の数は、２ｎ（ｎは自然数）であるのが好ましい。
以上、第一の実施形態によれば、三つ以上のチップを積み重ねたインダクティブチップリンクを実現できる。
(2) 第二の実施形態
図６乃至図８は、第二の実施形態に係わるインダクティブチップリンクを示している。
第二の実施形態は、第一の実施形態の変形例に関する。
第二の実施形態では、インダクティブチップＬ１を制御チップ（ロジックチップ）とし、インダクティブチップＭ１〜Ｍ４をメモリチップとする。
制御チップとしてのインダクティブチップＬ１からメモリチップとしてのインダクティブチップＭ１〜Ｍ４には、制御信号、アドレス信号及びデータが伝送される。制御信号及びアドレス信号については、インダクティブチップＬ１からインダクティブチップＭ１〜Ｍ４への一方通行となり、データについては、インダクティブチップＬ１とインダクティブチップＭ１〜Ｍ４との間での双方向通行となる。
このため、インダクティブチップＬ１については、図６に示すように、制御信号及びアドレス信号を送信するための送信インダクタ（領域Ａ）ＴＸが設けられるため、送信インダクタが受信インダクタよりも多くなる。
これに対し、インダクティブチップＭ１〜Ｍ４については、図７に示すように、制御信号及びアドレス信号を受信するための受信インダクタ（領域Ａ）ＲＸが設けられるため、受信インダクタが送信インダクタよりも多くなる。
尚、データに関しては、双方向通行のため、インダクティブチップＬ１内の送信／受信インダクタ（領域Ｄ）ＴＸ，ＲＸの数と、インダクティブチップＭ１〜Ｍ４内の送信／受信インダクタ（領域Ｄ）ＴＸ，ＲＸの数とは、等しい。
また、五つのインダクティブチップＬ１，Ｍ１〜Ｍ４の位置関係については、図８に示すようになる。
その他の点については、第一の実施形態と同じであるため、ここでは、その詳細な説明については省略する。
第二の実施形態においても、三つ以上のチップを積み重ねたインダクティブチップリンクを実現できる。
(3) 第三の実施形態
図９は、第三の実施形態に係わるインダクティブチップリンクを示している。
まず、積み重ねられるチップ数は、三つ以上とする。本例では、五つのチップを積み重ねた場合を示す。
最も下のチップは、第一の機能を有するインダクティブチップＬ１である。インダクティブチップＬ１は、例えば、制御チップ（ロジックチップ）である。インダクティブチップＬ１上に積み重ねられる残りの四つのチップは、全て、第一の機能とは異なる第二の機能を有するインダクティブチップＭ１〜Ｍ４である。インダクティブチップＭ１〜Ｍ４は、例えば、ＤＲＡＭなどの揮発性メモリやフラッシュメモリなどの揮発性メモリなどからなるメモリチップである。
これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４の間には、スペーサ（例えば、絶縁体）Ｓが配置される。
ここで、本実施形態では、信号伝送経路として、インダクティブチップＬ１からインダクティブチップＭ１に信号を伝送し、インダクティブチップＭ１からインダクティブチップＭ２に信号を伝送し、さらに、インダクティブチップＭ２からインダクティブチップＭ３に信号を伝送する、というバケツリレー方式を採用する。
この場合、インダクティブチップＬ１，Ｍ１〜Ｍ４が積み重ねられる方向（以下、垂直方向）に一直線に並んで配置される複数のインダクタは、送信インダクタＴＸと受信インダクタＲＸが交互に配置されるレイアウトを有する。
例えば、インダクティブチップＬ１の送信インダクタＴＸ上には、インダクティブチップＭ１の受信インダクタＲＸが配置され、インダクティブチップＭ１の受信インダクタＲＸ上には、インダクティブチップＭ２の送信インダクタＴＸが配置され、インダクティブチップＭ２の送信インダクタＴＸ上には、インダクティブチップＭ３の受信インダクタＲＸが配置され、インダクティブチップＭ３の受信インダクタＲＸ上には、インダクティブチップＭ４の送信インダクタＴＸが配置される。
但し、これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４に配置される送信インダクタＴＸ及び受信インダクタＲＸのレイアウトは、同一である。
以下、その意味について説明する。
図１０は、図９のインダクティブチップＬ１の送信／受信インダクタのレイアウトの一例を示している。
送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＬ１の対称軸（例えば、中心線）Ｉに対して線対称にレイアウトされる。
ここで、送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＬ１の中央部に配置されているが、これに限られることはない。また、対称軸Ｉは、チップ上のどの位置にあってもよい。重要な点は、送信インダクタＴＸ及び受信インダクタＲＸがインダクティブチップＬ１の対称軸Ｉに対して線対称にレイアウトされることにある。
図１１は、図９のインダクティブチップＭ１〜Ｍ４の送信／受信インダクタのレイアウトの一例を示している。
送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＭ１〜Ｍ４の対称軸（例えば、中心線）Ｉに対して線対称にレイアウトされる。
ここで、送信インダクタＴＸ及び受信インダクタＲＸは、インダクティブチップＭ１〜Ｍ４の中央部に配置されているが、これに限られることはない。また、対称軸Ｉは、チップ上のどの位置にあってもよい。重要な点は、送信インダクタＴＸ及び受信インダクタＲＸがインダクティブチップＭ１〜Ｍ４の対称軸Ｉに対して線対称にレイアウトされることにある。
ここで、図１０のインダクティブチップＬ１の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトと、図１１のインダクティブチップＭ１〜Ｍ４の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトとは、完全に同じである。
これらインダクティブチップＬ１，Ｍ１〜Ｍ４の送信インダクタＴＸ及び受信インダクタＲＸのレイアウトが同じであることにより、汎用チップの活用が可能になり、製造コストが低減される。
しかし、このままでは、インダクティブチップリンクは成り立たない。
そこで、例えば、図１２に示すように、アセンブリ時に、これら五つのインダクティブチップＬ１，Ｍ１〜Ｍ４を、その対称軸Ｉを一致させて積み重ねる。
また、インダクティブチップＭ１，Ｍ３を、インダクティブチップＬ１，Ｍ２，Ｍ４に対して、表裏逆向き又は上下逆向きに配置する。
ＩＤ００，ＩＤ０１，ＩＤ１０，ＩＤ１１は、チップＩＤを表している。
尚、図１２に示す例は、インダクティブチップＭ１，Ｍ３を、インダクティブチップＬ１，Ｍ２，Ｍ４に対して、上下逆向きに配置した場合である。
ところで、これは、インダクティブチップＬ１，Ｍ２，Ｍ４を基準にした場合であり、当然に、インダクティブチップＬ１，Ｍ２，Ｍ４を、インダクティブチップＭ１，Ｍ３に対して、表裏逆向き又は上下逆向きに配置してもよい。
このような操作を行うことにより、上述の構造、即ち、インダクティブチップＬ１，Ｍ１〜Ｍ４の垂直方向に一直線に並んで配置される複数のインダクタに関し、送信インダクタＴＸと受信インダクタＲＸが交互に配置される構造を実現できる。
また、インダクティブチップＭ１〜Ｍ４が実際にデータを受信するか否かは、チップＩＤにより決定することができる。
尚、第三の実施形態に関しては、インダクティブチップＬ１，Ｍ１〜Ｍ４の対称軸をチップの中心線とし、インダクティブチップＬ１，Ｍ１〜Ｍ４の中心点を一致させれば、アセンブリが容易化されるため、さらに好ましい。
また、インダクティブチップＬ１上に搭載されるインダクティブチップＭ１〜Ｍ４の数は、２ｎ（ｎは自然数）であるのが好ましい。
以上、第三の実施形態によれば、三つ以上のチップを積み重ねたインダクティブチップリンクを実現できる。
(4) 第四の実施形態
図１３乃至図１５は、第四の実施形態に係わるインダクティブチップリンクを示している。
第四の実施形態は、第三の実施形態の変形例に関する。
第四の実施形態では、インダクティブチップＬ１を制御チップ（ロジックチップ）とし、インダクティブチップＭ１〜Ｍ４をメモリチップとする。
制御チップとしてのインダクティブチップＬ１からメモリチップとしてのインダクティブチップＭ１〜Ｍ４には、制御信号、アドレス信号及びデータが伝送される。制御信号及びアドレス信号については、インダクティブチップＬ１からインダクティブチップＭ１〜Ｍ４への一方通行となり、データについては、インダクティブチップＬ１とインダクティブチップＭ１〜Ｍ４との間での双方向通行となる。
このため、インダクティブチップＬ１については、図１３に示すように、制御信号及びアドレス信号を送信するための送信インダクタ（領域Ａ）ＴＸが設けられるため、送信インダクタが受信インダクタよりも多くなる。
これに対し、インダクティブチップＭ１〜Ｍ４については、図１４に示すように、制御信号及びアドレス信号を受信するための受信インダクタ（領域Ａ）ＲＸが設けられるため、受信インダクタが送信インダクタよりも多くなる。
尚、データに関しては、双方向通行のため、インダクティブチップＬ１内の送信／受信インダクタ（領域Ｄ）ＴＸ，ＲＸの数と、インダクティブチップＭ１〜Ｍ４内の送信／受信インダクタ（領域Ｄ）ＴＸ，ＲＸの数とは、等しい。
また、五つのインダクティブチップＬ１，Ｍ１〜Ｍ４の位置関係については、図１５に示すようになる。
その他の点については、第一の実施形態と同じであるため、ここでは、その詳細な説明については省略する。
第四の実施形態においても、三つ以上のチップを積み重ねたインダクティブチップリンクを実現できる。
(5) 第五の実施形態
第五の実施形態は、上述の第一乃至第四の実施形態における送信／受信インダクタの対称軸の位置に関する。
図１６の例は、インダクティブチップＬ１に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＬがインダクティブチップＬ１の中心線Ｙに一致し、かつ、インダクティブチップＭ１〜Ｍ４に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＭがインダクティブチップＭ１〜Ｍ４の中心線Ｙに一致する場合である。
また、この例では、全てのインダクティブチップＬ１，Ｍ１〜Ｍ４の中心点Ｘ及び中心線Ｙは、一致する。
図１７の例は、インダクティブチップＬ１に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＬがインダクティブチップＬ１の中心線Ｙに一致し、かつ、インダクティブチップＭ１〜Ｍ４に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＭがインダクティブチップＭ１〜Ｍ４の中心線Ｙに一致する場合である。
また、この例では、インダクティブチップＭ１〜Ｍ４の中心点ＸＭは、一致し、インダクティブチップＬ１の中心点ＸＬは、インダクティブチップＭ１〜Ｍ４の中心点ＸＭとずれている。全てのインダクティブチップＬ１，Ｍ１〜Ｍ４の中心線Ｙは、一致する。
図１８の例は、インダクティブチップＬ１に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＬがインダクティブチップＬ１の中心線Ｙとずれ、かつ、インダクティブチップＭ１〜Ｍ４に搭載される送信／受信インダクタ（○で示す）の対称軸ＩＭがインダクティブチップＭ１〜Ｍ４の中心線Ｚに一致する場合である。
また、この例では、インダクティブチップＭ１〜Ｍ４の中心点ＸＭは、一致し、インダクティブチップＬ１の中心点ＸＬは、インダクティブチップＭ１〜Ｍ４の中心点ＸＭとずれている。インダクティブチップＬ１の中心線Ｙは、インダクティブチップＭ１〜Ｍ４の中心線Ｚとずれている。
以上の三つの例においても、全てのインダクティブチップＬ１，Ｍ１〜Ｍ４の送信／受信インダクタのレイアウトを同じにし、かつ、上述の第一乃至第四の実施の形態に従い、インダクティブチップＬ１，Ｍ１〜Ｍ４のいくつかを回転させることで、インダクティブチップリンクを実現できる。
(6) 第六の実施形態
第六の実施形態は、上述の第一乃至第四の実施形態のインダクティブチップリンクにおいて、チップイネーブル信号を送受信するための技術を提案する。
図１９は、第六の実施形態に係わるインダクティブチップリンクを示している。
インダクティブチップＬ１からインダクティブチップＭ１，Ｍ２にそれぞれチップイネーブル信号を送信し、インダクティブチップＭ１，Ｍ２の一つをアクティブにする場合について検討する。
また、インダクティブチップＭ１は、インダクティブチップＬ１と同じ向きとし、インダクティブチップＭ２は、インダクティブチップＬ１と上下逆向きとする。
インダクティブチップＬ１に設けられる送信インダクタＴＸのうち、点対称に配置される第一の送信インダクタＴＸ（♯１）及び第二の送信インダクタＴＸ（♯２）をチップイネーブル信号の送信のために使用する。
また、インダクティブチップＭ１，Ｍ２については、同じ位置に、チップイネーブル信号を受信するための受信インダクタＲＸ（♯１），ＲＸ（♯２）を設ける。但し、インダクティブチップＭ１，Ｍ２は、互いに上下逆向きを有している。
従って、インダクティブチップＭ１は、第一の送信インダクタＴＸ（♯１）から送信される第一のチップイネーブル信号を、第一のチップイネーブル信号を受信するための受信インダクタＲＸ（♯１）で受信することができる。
また、インダクティブチップＭ２は、第二の送信インダクタＴＸ（♯２）から送信される第二のチップイネーブル信号を、第二のチップイネーブル信号を受信するための受信インダクタＲＸ（♯２）で受信することができる。
このように、インダクティブチップＭ１，Ｍ２における送信／受信インダクタのレイアウトを変更することなく、チップイネーブル信号によりインダクティブチップＭ１，Ｍ２の選択を行うことが可能になる。
(7) その他
上述の第一乃至第六の実施形態の共通の特徴は、インダクティブチップを回転させてその向きを表裏逆向き又は上下逆向きとしていることにある。この場合、インダクティブチップごとにアドレスマップを変更する。この変更は、本発明に係わる送信／受信インダクタを利用した制御信号の送受信とチップＩＤとに基づいて行われる。
４． 適用例
本発明は、三つ以上のチップからなるインダクティブチップリンクに有効である。
例えば、グラフィックチップ、ＤＲＡＭチップ及びＶＲＭチップをインダクティブチップリンクにより積層してもよい。また、モバイルチップ、ＤＲＡＭチップ及びＶＲＭチップをインダクティブチップリンクにより積層してもよい。
これらのインダクティブチップリンクによれば、ＭＣＭ(Multi-chip module)に比べて、パッケージサイズの縮小、低消費電力化及びハイパフォーマンスを実現できる。
６． むすび
本発明によれば、インダクティブチップリンクの汎用性と製造コストの低減とを図ることが可能になる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
インダクティブチップリンクを示す図。 第一の実施形態の概要を示す図。 第一の実施形態のインダクティブチップを示す図。 第一の実施形態のインダクティブチップを示す図。 第一の実施形態のインダクティブチップリンクを示す図。 第二の実施形態のインダクティブチップを示す図。 第二の実施形態のインダクティブチップを示す図。 第二の実施形態のインダクティブチップリンクを示す図。 第三の実施形態の概要を示す図。 第三の実施形態のインダクティブチップを示す図。 第三の実施形態のインダクティブチップを示す図。 第三の実施形態のインダクティブチップリンクを示す図。 第四の実施形態のインダクティブチップを示す図。 第四の実施形態のインダクティブチップを示す図。 第四の実施形態のインダクティブチップリンクを示す図。 第五の実施形態のインダクティブチップリンクを示す図。 第五の実施形態のインダクティブチップリンクを示す図。 第五の実施形態のインダクティブチップリンクを示す図。 第六の実施形態のインダクティブチップリンクを示す図。
符号の説明
１１： パッケージ、 １２，１３： チップ、 Ｌ１，Ｍ１〜Ｍ４： インダクティブチップ、 ＴＸ： 送信インダクタ、 ＲＸ： 受信インダクタ、 Ｓ： スペーサ。

Claims (4)

  1. 第一の機能を有する第一のインダクティブチップと、前記第一のインダクティブチップ上
    に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のインダクティブチ
    ップと、前記第二のインダクティブチップ上に積み重ねられ、前記第二の機能を有する第
    三のインダクティブチップとを具備し、
    前記第一、第二及び第三のインダクティブチップは、それぞれ、複数の送信インダクタ
    及び複数の受信インダクタを有し、前記複数の送信インダクタ及び前記複数の受信インダ
    クタは、対称軸に対して線対称に配置され、
    前記第一、第二及び第三のインダクティブチップの前記対称軸は、一致し、
    前記第一のインダクティブチップは、前記第二及び第三のインダクティブチップを制御
    する制御チップであり、前記第二及び第三のインダクティブチップは、メモリチップであ
    り、
    前記第一のインダクティブチップは、第１の領域に前記複数の送信インダクタを設け、
    前記第一の領域と異なる第二の領域に同数の前記複数の送信インダクタ及び前記複数の受
    信インダクタを混載して設け、
    前記第二及び第三のインダクティブチップは、第三の領域に前記複数の受信インダクタ
    を設け、前記第三の領域と異なる第四の領域に同数の前記複数の送信インダクタ及び前記
    複数の受信インダクタを混載して設け、
    前記第一の領域の前記複数の送信インダクタと前記第三の領域の前記複数の受信インダ
    クタのレイアウトは一致し、前記第二の領域と前記第四の領域の前記複数の送信インダク
    タ及び前記複数の受信インダクタはそれぞれ同一のレイアウトに配置され、
    前記第二及び第三のインダクティブチップは、前記第一のインダクティブチップに対し
    て、表裏逆向き、又は、上下逆向きに配置されることを特徴とする積層型半導体装置。
  2. 第一の機能を有する第一のインダクティブチップと、前記第一のインダクティブチップ上
    に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のインダクティブチ
    ップと、前記第二のインダクティブチップ上に積み重ねられ、前記第二の機能を有する第
    三のインダクティブチップとを具備し、
    前記第一、第二及び第三のインダクティブチップは、それぞれ、複数の送信インダクタ
    及び複数の受信インダクタを有し、前記複数の送信インダクタ及び前記複数の受信インダ
    クタは、対称軸に対して線対称に配置され、
    前記第一、第二及び第三のインダクティブチップの前記対称軸は、一致し、
    前記第一のインダクティブチップは、前記第二及び第三のインダクティブチップを制御
    する制御チップであり、前記第二及び第三のインダクティブチップは、メモリチップであ
    り、
    前記第一のインダクティブチップは、第１の領域に前記複数の送信インダクタを設け、
    前記第一の領域と異なる第二の領域に同数の前記複数の送信インダクタ及び前記複数の受
    信インダクタを混載して設け、
    前記第二及び第三のインダクティブチップは、第三の領域に前記複数の受信インダクタ
    を設け、前記第三の領域と異なる第四の領域に同数の前記複数の送信インダクタ及び前記
    複数の受信インダクタを混載して設け、
    前記第一の領域の前記複数の送信インダクタと前記第三の領域の前記複数の受信インダ
    クタのレイアウトは一致し、前記第二の領域と前記第四の領域の前記複数の送信インダク
    タ及び前記複数の受信インダクタはそれぞれ同一のレイアウトに配置され、
    前記第二のインダクティブチップは、前記第一及び第三のインダクティブチップに対し
    て、表裏逆向き、又は、上下逆向きに配置されることを特徴とする積層型半導体装置。
  3. 第一の機能を有する第一のインダクティブチップと、前記第一のインダクティブチップ上
    に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のインダクティブチ
    ップと、前記第二のインダクティブチップ上に積み重ねられ、前記第二の機能を有する第
    三のインダクティブチップとを具備し、
    前記第一、第二及び第三のインダクティブチップは、それぞれ、同一にレイアウトされ
    た複数の送信インダクタ及び複数の受信インダクタを有し、前記複数の送信インダクタ及
    び前記複数の受信インダクタは、対称軸に対して線対称に配置され、
    前記第一、第二及び第三のインダクティブチップの前記対称軸は、一致し、
    前記第二のインダクティブチップは、前記第一及び第三のインダクティブチップに対し
    て、表裏逆向き、又は、上下逆向きに配置され、
    前記第一のインダクティブチップは、点対称に配置される第一及び第二の送信インダク
    タを有し、前記第二のインダクティブチップは、前記第一の送信インダクタから送信され
    る第一のチップイネーブル信号を受信するための受信インダクタを有し、前記第三のイン
    ダクティブチップは、前記第二の送信インダクタから送信される第二のチップイネーブル
    信号を受信するための受信インダクタを有することを特徴とする積層型半導体装置。
  4. 前記第一のインダクティブチップは、前記第二及び第三のインダクティブチップを制御す
    る制御チップであり、前記第二及び第三のインダクティブチップは、メモリチップである
    ことを特徴とする請求項３に記載の積層型半導体装置。
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