JP5160396B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にＬＳＩ（Large Scale Integration）が積層実装された半導体装置の通信方式に関する。
ＬＳＩは、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような１チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数のＬＳＩを積層することによる３次元方向の集積が有望な技術となる。
積層型ＬＳＩにより所望の性能を得るためには、積層されるＬＳＩ間の通信機能が重要となる。積層型ＬＳＩのための通信方式としてのひとつの有力な解が、シリコン貫通電極による多ピン３Ｄ通信である。このように、シリコン貫通電極による積層型ＬＳＩ間の接続を行う方式として、特許文献１においては、ある貫通電極に対して複数のＬＳＩ上の回路がこの貫通電極に対して出力する権限を有するバス接続方式が用いられている。
特開２００７−１５８２３７号公報
例えば、特許文献１に示されるようなバス接続方式を用いると、貫通電極を多くのＬＳＩで共有できる利点である。一方で、この方式は同時に複数のＬＳＩからの信号が出力されると正しい通信ができないため、このような場合には同時に行われる出力が１つとなるような貫通電極使用権の調停が必要となる。特許文献１はメモリの積層であり、積層されたメモリはすべて外部からのメモリアクセス要求に対して動作する（アクセス元がひとつ）ため、調停制御が必要なく、特許文献１内の方式が適する。
しかしながら、それぞれが独立に動作するプロセッサなどを搭載したロジックＬＳＩを積層する場合、上記の一つの貫通電極に対して複数のＬＳＩが出力権限を有する方式が最適でない場合が多い。これは、それぞれのＬＳＩが任意のタイミングで貫通電極を用いたアクセスを行うため、貫通電極への出力を行う前に貫通電極の使用権を獲得するための調停が必須となり、この調停のためのオーバーヘッド時間が大きくなり、通信にかかるレイテンシの増加や通信スループットの低下が発生するためである。また、通常、これらのＬＳＩのそれぞれが、同期のとれていないクロックで動作していることも、このオーバーヘッドが大きくなる一因である。
一つの共通の配線に対して複数のＬＳＩが出力する方式の例として、インターネットなどで用いられるイーサネット（登録商標）が挙げられる。この時に用いられる手法としては、あるＬＳＩが共通の配線に出力しようとする際に共通の配線の情報をセンスし、使用中であれば、ランダムな時間待ってから再度出力を試みるという方式がある。この方法は、共通の配線の使用率がそれほど高くなく、通信周波数もそれほど高くなく（例えば１ＧＨｚ以下）、転送レイテンシが大きくなることを許容する場合、配線の数を少なくでき有効である。しかし、貫通電極によるＬＳＩ間の通信を行う場合、使用率は高く、通信周波数もＧＨｚを超える場合も多く、非常に低い転送レイテンシも求められ、不向きである。さらに、貫通電極の場合は配線数を多くとれるという特徴があり、配線数に対する制約が弱く、利点を享受しにくい。
上記のようにそれぞれが独立に動作するプロセッサなどを搭載したロジックＬＳＩを含む積層型ＬＳＩにおいては、高い通信周波数による高スループットと低い転送レイテンシを実現するＬＳＩ間の通信方式が求められる。本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。すなわち、一つの貫通電極に対して、一つの送信を行う回路と複数の受信を行う回路を接続する接続トポロジをとることで、転送レイテンシを最小にしつつ、高スループット転送を可能にする。特に、同一ＬＳＩを複数積層する場合にもこの接続トポロジを可能とするために、積層されるＬＳＩに、各貫通電極ポートを送信用とするか受信用とするかの指定と、各貫通電極ポートへのアドレス・ルーティング指定のための書き換え可能な記憶素子を搭載する。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、積層型ＬＳＩにおける各ＬＳＩ間で低レイテンシかつ高スループットの通信が可能となる。
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その構成の一例を示す概略図である。図１の半導体装置は、４枚のロジックＬＳＩ（ＬＳＩＬ＿０，ＬＳＩＬ＿０，ＬＳＩＬ＿２，ＬＳＩＬ＿３）と、２枚のメモリＬＳＩ（ＬＳＩＭ＿０，ＬＳＩＭ＿１）を積層し、その間を貫通電極で接続した積層型ＬＳＩの形態となっている。４枚のロジックＬＳＩは例えば同一のＬＳＩであり、ＣＰＵ（Central Processing Unit）などの演算器を搭載する。２枚のメモリＬＳＩも例えば同一のＬＳＩであり、ＤＲＡＭなどのメモリアレイを搭載する。ＴＳＶＧＬ＿０，ＴＳＶＧＬ＿１，ＴＳＶＧＬ＿２，ＴＳＶＧＬ＿３は、ロジックＬＳＩ間の通信を行うための貫通電極群であり、ＴＳＶＧＭ＿０，ＴＳＶＧＭ＿１は、ロジックＬＳＩとメモリＬＳＩ間の通信を行うための貫通電極群である。
ロジックＬＳＩにおいて、ＴＲ＿００Ｔ，ＴＲ＿０１Ｒ，ＴＲ＿０２Ｒ，ＴＲ＿０３Ｒ，ＴＲ＿１０Ｒ，ＴＲ＿１１Ｔ，ＴＲ＿１２Ｒ，ＴＲ＿１３Ｒ，ＴＲ＿２０Ｒ，ＴＲ＿２１Ｒ，ＴＲ＿２２Ｔ，ＴＲ＿２３Ｒ，ＴＲ＿３０Ｒ，ＴＲ＿３１Ｒ，ＴＲ＿３２Ｒ，ＴＲ＿３３Ｔは、ロジックＬＳＩ間を結ぶ貫通電極群に接続される貫通電極送受信回路（ＴＲ）である。これらの貫通電極送受信回路は、電気信号により送信回路として用いるか受信回路として用いるかを指定することができる。図１においては、ＴＲ＿００Ｔ，ＴＲ＿１１Ｔ，ＴＲ＿２２Ｔ，ＴＲ＿３３Ｔが送信回路に指定されており、その他は受信回路に指定されている。このように、送受信をＬＳＩ製造後に指定できる構造とすることにより、これらのＬＳＩを同一のものとできる。
また、ロジックＬＳＩにおいて、Ｔ＿０４Ｔ，Ｔ＿０６Ｆ，Ｔ＿１４Ｆ，Ｔ＿１６Ｔ，Ｔ＿２４Ｆ，Ｔ＿２６Ｆ，Ｔ＿３４Ｆ，Ｔ＿３６Ｆは、ロジックＬＳＩとメモリＬＳＩを結ぶ貫通電極群にメモリアクセス要求を発行するための貫通電極送信回路であり、これらの貫通電極送信回路は、電気信号により送信を行うか行わないかを電気信号により指定できる。図１においては、Ｔ＿０４Ｔ，Ｔ＿１６Ｔが信号送信を行う設定となっており、Ｔ＿０６Ｆ，Ｔ＿１４Ｆ，Ｔ＿２４Ｆ，Ｔ＿２６Ｆ，Ｔ＿３４Ｆ，Ｔ＿３６Ｆは、送受信を行わない設定となっている。また、Ｒ＿０５Ｒ，Ｒ＿０７Ｆ，Ｒ＿１５Ｆ，Ｒ＿１７Ｒ，Ｒ＿２５Ｆ，Ｒ＿２７Ｆ，Ｒ＿３５Ｆ，Ｒ＿３７Ｆは、ロジックＬＳＩとメモリＬＳＩを結ぶ貫通電極群からのメモリアクセス結果を受信するための貫通電極受信回路であり、これらの貫通電極送信回路は電気信号により受信を行うか行わないかを電気信号により指定することができる。図１においては、Ｒ＿０５Ｒ，Ｒ＿１７Ｒが信号受信を行う設定となっており、その他は受信を行わない設定となっている。
一方、メモリＬＳＩにおいて、Ｒ＿４４Ｒ，Ｒ＿４６Ｒ，Ｒ＿５４Ｒ，Ｒ＿５６Ｒは、ロジックＬＳＩとメモリＬＳＩを結ぶ貫通電極群からのメモリアクセス要求を受信するための貫通電極受信回路である。また、Ｔ＿４５Ｔ，Ｔ＿４７Ｔ，Ｔ＿５５Ｔ，Ｔ＿５７Ｔは、ロジックＬＳＩとメモリＬＳＩを結ぶ貫通電極群へメモリアクセス結果を送信するための貫通電極送信回路である。なお、ロジックＬＳＩ中のＦＵＮＣ＿０，ＦＵＮＣ＿１，ＦＵＮＣ＿２，ＦＵＮＣ＿３は、ＣＰＵなど演算器などを含むロジック回路であり、メモリＬＳＩ中のＭＥＭ＿４０，ＭＥＭ＿４１，ＭＥＭ＿５０，ＭＥＭ＿５１は、メモリアレイを含むメモリブロックである。
図１における積層されたＬＳＩ間の通信は、上述の貫通電極群を介して行われる。図２は、図１における回路がＬＳＩ間の通信を行う際の経路を示す。図２においては、一例として、ＦＵＮＣ＿０およびＦＵＮＣ＿３からの貫通電極群を介した通信経路が記載されている。例えば、ＬＳＩＬ＿０のＦＵＮＣ＿０中の回路がＬＳＩＬ＿１のＦＵＮＣ＿１中の回路への読み出し要求を行う場合、ＦＵＮＣ＿０が読み出し要求を発し、ＴＲ＿００Ｔが貫通電極群ＴＳＶＧＬ＿０への読み出し要求送信を行い、ＴＲ＿１０Ｒがこの要求を受信しＦＵＮＣ＿１にこの要求を送信し、ＦＵＮＣ＿１がこの要求を処理し、ＴＲ＿１１Ｔが貫通電極群ＴＳＶＧＬ＿１へこの返信を送信し、ＴＲ＿０１Ｒがこの返信を受信してＦＵＮＣ＿０に送信し、ＦＵＮＣ＿０がこの要求を受け取り読み出し処理が完了する（図２中の行番号「１」）。
別の例として、ＬＳＩＬ＿０のＦＵＮＣ＿０中の回路がＬＳＩＭ＿０のＭＥＭ＿４０への読み出し要求を行う場合、ＦＵＮＣ０が読み出し要求を発し、Ｔ＿０４Ｔが貫通電極群ＴＳＶＧＭ＿０への読み出し要求送信を行い、Ｒ＿４４Ｒがこの要求を受信しＭＥＭ＿４０にこの要求を送信し、ＭＥＭ＿４０がこの要求を処理し、Ｔ＿４５Ｔが貫通電極群ＴＳＶＧＭ＿１へこの返信を送信し、Ｒ＿０５Ｒがこの返信を受信してＦＵＮＣ＿０に送信し、ＦＵＮＣ＿０がこの要求を受け取り読み出し処理が完了する（図２中の行番号「４」）。
さらに別の例として、ＬＳＩＬ＿３のＦＵＮＣ＿３中の回路がＬＳＩＭ＿１のＭＥＭ＿５１への読み出し要求を行う場合、ＦＵＮＣ＿３が読み出し要求を発し、ＴＲ＿３３Ｔが貫通電極群ＴＳＶＧＬ＿３へこの要求を送信し、この要求をＴＲ＿１３Ｒが受信し、ＦＵＮＣ＿１を介しＴ＿１６Ｔが貫通電極群ＴＳＶＧＭ＿２へ読み出し要求送信を行い、Ｒ＿５６Ｒがこの要求を受信しＭＥＭ＿５１にこの要求を送信し、ＭＥＭ＿５１がこの要求を処理し、Ｔ＿５７Ｔが貫通電極群ＴＳＶＧＭ＿３へこの返信を送信し、この返信をＲ＿１７Ｒが受信し、ＦＵＮＣ＿１を介しＴＲ＿１１Ｔが貫通電極群ＴＳＶＧＬ＿１へこの返信を送信し、ＴＲ＿３１Ｒがこの返信を受信し、ＦＵＮＣ＿３がこの要求を受け取り読み出し処理が完了する（図２中の行番号「１４」）。
この行番号「１４」のように、迂回経路を設定できるようにすることで、一つのメモリＬＳＩ内に複数のメモリブロック（ＭＥＭ）が含まれている場合においても、より少ない貫通電極群の数でロジックＬＳＩとメモリＬＳＩ間の通信を行うことが可能になる。すなわち、各メモリＬＳＩ内の一つのメモリブロックに対して、一つの貫通電極群を介して一つのロジックＬＳＩのみが通信できれば、このロジックＬＳＩを介することで、直接接続されていないロジックＬＳＩも当該メモリブロックと通信可能になる。仮に当該貫通電極群を介して二つ以上のロジックＬＳＩが通信できるようにすると、前述したように調停が必要となるため、結果的に別の貫通電極群を追加する必要性が生じ、貫通電極群の数が増大してしまう。
図１に示す形態において、ロジックＬＳＩ間の通信を行うある一つの貫通電極群には、一つの送信を行う回路と複数の受信を行う回路が接続される構成となっている。例えば、貫通電極群ＴＳＶＧＬ＿０に対してはＴＲ＿００Ｔのみが送信を行い、ＴＲ＿１０Ｒ，ＴＲ＿２０Ｒ，ＴＲ＿３０Ｒは送信を行わず受信のみを行う設定がなされている。この設定はＬＳＩ内の記憶素子（図４のＴＳＶＲＥＧ）の値により行われる。ロジックＬＳＩは、ＣＰＵなど能動的に動作する回路を含んでおり、一つの貫通電極群を複数の送信を行う回路で共有する構成をとると、前記の発明の解決する課題の項でものべたように、貫通電極群を使用する前に貫通電極群の使用権の調停が必要となり転送パケット間のオーバーヘッド時間が発生する。通常、積層されたＬＳＩ間でのクロック同期はとれず、このオーバーヘッド時間は大きく無視できない。したがって、一つの貫通電極群に、一つの送信を行う回路と複数の受信を行う回路が接続される構成を用いると、使用権の調停が必要ないため、このオーバーヘッド時間を抑制でき、通信制御も簡単になるという利点がある。
また、一つの貫通電極群に接続される受信回路を一つにするピア・ツウ・ピア接続も考えられるが、同一チップを積層する場合、ピア・ツウ・ピア構造としても、物理的には使用しない受信回路の寄生負荷を削除することはできず高速化の効果は得られない。そのため、図１の形態では、一つの送信に対して多数の受信という１対多構造となっている。これにより貫通電極資源を有効に利用する低レイテンシかつ高スループットの転送が可能になる。
一方、メモリＬＳＩからロジックＬＳＩへの返信を行うための貫通電極群に関しても、勿論、前述したように一つの貫通電極群に一つの貫通電極送信回路のみが接続される構成とすることが可能である。ただし、ここでは、メモリＬＳＩが受動動作であることを利用して、一つの貫通電極群が複数のメモリＬＳＩ内の貫通電極送信回路により共有される構成としている。ＴＳＶＧＭ＿１に対してはＴ＿５５ＴとＴ＿４５Ｔが送信を行い、ＴＳＶＧＭ＿３に対してはＴ＿４７ＴとＴ＿５７Ｔが送信を行う。メモリＬＳＩにおいて複数の貫通電極送信回路で貫通電極群の共有を行うのは、ロジックＬＳＩからの要求を受けて反応する受動動作を行うため、複数ＬＳＩによる貫通電極群への送信タイミングを制御することが容易であり、上記のオーバーヘッドがないためである。このように一つの貫通電極に対して複数のメモリＬＳＩを接続できる構成をとることで、メモリの積層枚数を変えることにより搭載するメモリ容量を容易に変えることができるという利点がある。メモリは汎用部品であり、且つ、アプリケーションに応じて必要な容量は様々であるため、製品に応じてメモリの容量を変えられることは、性能とコストを最適化するために重要である。
図３は、図１における貫通電極送受信回路（ＴＲ）の構成例を示すものである。図３において、ＴＣＶＲは貫通電極群への送信を行うトランシーバ回路であり、ＲＣＶＲは貫通電極群からの受信を行うレシーバ回路であり、ＲＦＩＦＯはＲＣＶＲから得られた受信情報を格納するためのバッファ回路であり、ＴＳＶＣ，ＴＳＶＱ，ＴＳＶＤ，ＴＳＶＡは、前述した貫通電極群（ＴＳＶＧ）に接続される貫通電極ポートである。前述した貫通電極群（ＴＳＶＧ）のそれぞれは、これらの貫通電極ポートにそれぞれ接続される複数の貫通電極によって構成される。また、ＴＸＣ，ＴＸＯＵＴ，ＴＸＱＣ，ＴＸＤＣ，ＲＸＤＣ，ＧＮＴＯＣ，ＧＮＴＯＵＴ，ＧＮＴＩＣはＬＳＩ内部からの信号線である。
ＴＳＶＤは、情報送受信用の貫通電極ポート（信号）であり、ＴＸＯＵＴ信号により送信状態が指定される（‘１’は送信、‘０’は受信）。ＴＳＶＤは、図３では１本としているが通常は複数本である。ＴＸＯＵＴによりＴＲが送信設定されている場合、信号線ＴＣＤＣから入力されたコマンド、アドレス、データなどの情報を、信号線ＴＸＣから入力されたクロックなどのトリガ信号が指示するタイミングで送信する。ＴＸＯＵＴによりＴＲが受信設定されている場合、ＴＳＶＤからの情報を、ＴＳＶＣから受信した信号が指示するタイミングでＲＦＩＦＯに取り込む。ＲＦＩＦＯは、ＴＳＶＣが指示するタイミングにあわせてＴＳＶＤからの情報を取り込み、ＴＸＣが指示するタイミングに合せてＲＸＤＣに情報を出力するための回路であり、複数段の記憶回路から構成される。このＲＦＩＦＯにより異なるクロックドメイン間の通信をデータ抜けなく実行できる。
ＴＳＶＣは、ＴＳＶＤを介して送信された情報を受信側で取り込むタイミングを指示するための貫通電極ポート（信号）であり、ＴＳＶＤと同様にＴＸＯＵＴ信号により送信状態を指定可能となっている。ＴＸＯＵＴによりＴＲが送信設定されている場合、信号線ＴＸＣから入力された信号を元に生成された信号がＴＳＶＣから出力される。ＴＸＯＵＴによりＴＲが送信設定されていない場合、ＴＳＶＣから受信した信号をＲＦＩＦＯに出力する。ＴＳＶＣを用いて送信される信号の例としては送信クロックなどがある。
ＴＳＶＱは、ＴＳＶＤを介して送信された情報を取り込む受信回路を選択するための貫通電極ポート（信号）である。図３ではＴＳＶＱは簡単のため１本とした記載となっているが、（図１で対象とする貫通電極群に接続された受信回路数−１）本のＴＳＶＱが用意される。この信号は、送信設定された回路が出力し、受信設定された回路に入力される信号である。受信設定された回路は、ＴＳＶＱがアサートされている場合、ＴＳＶＣで指示されたタイミングでＴＳＶＤを介して得られた情報をＲＦＩＦＯに取り込む。逆にこの信号がアサートされていない場合は、ＴＳＶＤ上の情報を取り込まない。本実施の形態の構成においては、図１に示したように、一つの貫通電極群に複数の受信回路が接続されるため、受信回路を指定するこの信号が有益となる。ＴＳＶＱがない場合、すべての受信回路がＴＳＶＤ上の情報をいったん取り込み、その情報をデコードし、その情報が必要か不必要か判断する必要があり、受信回路の回路規模の増加と通信の消費電力の増加につながる。
ＴＳＶＡは、受信側のＬＳＩがＴＳＶＤを介して送信される情報を受信可能かどうか示す貫通電極ポート（信号）である。この信号は、受信設定された回路が出力し、送信設定された回路に入力される信号である。図３ではＴＳＶＡは簡単のため１本とした記載となっているが、図１で対象とする貫通電極群に接続された受信回路以上の数のＴＳＶＡが用意され、受信設定されている貫通電極送受信回路のそれぞれがＴＳＶＡを占有する。ＧＮＴＯＵＴは、ＴＳＶＡへの送受信を指示するための信号である。ＧＮＴＯＵＴによりＴＳＶＡが送信設定されている場合、ＧＮＴＯＣから入力された受信状態を示す情報をＴＳＶＡに送信する。ＴＳＶＡが受信設定されている場合、ＴＳＶＡから受信した受信状態を示す信号をＧＮＴＩＣに出力する。
本実施の形態においては、積層されたＬＳＩ間はクロック同期されていない。積層されたＬＳＩ間をクロック同期させることも原理的には可能であるが、クロック周波数の向上が困難となる。そのため、貫通電極群へ情報を送信する回路は、ＴＳＶＤを介して送信する情報と平行して、ＴＳＶＣに受信回路でのＴＳＶＤ上の情報取り込みタイミング信号を出力することで、クロック同期がとれていないＬＳＩ間の通信を行う。
図１０は、図１における貫通電極送信回路（Ｔ）の構成例を示す図である。図１０は、図３の貫通電極送受信回路（ＴＲ）の受信部分を除去した構成となっている。ＴＳＶＤは信号線ＴＸＤＣから入力されたコマンド、アドレス、データなどを出力するための貫通電極ポートであり、信号線ＴＸＣから入力されたクロックなどのトリガ信号が指示するタイミングでＴＳＶＤに出力される。ＴＳＶＣは、受信回路で情報を取り込むタイミングを送信するための貫通電極ポートであり、信号線ＴＸＣから入力された信号を元に生成された信号がＴＳＶＣから出力される。ＴＳＶＱは、ＴＳＶＤを介して送信された情報を取り込む受信回路を選択するための貫通電極ポートであり、信号線ＴＸＱＣから入力された信号がクロックなどのトリガ信号が指示するタイミングで出力される。ＴＳＶＡは受信側のＬＳＩがＴＳＶＤを介して送信される情報を受信可能かどうか示す信号である。図１０の回路は送信回路であるため、この回路はＴＳＶＡから信号を受信する。なお、ＴＳＶＡは必ずしも必要ではない。図１０の送信回路が送信を行う際には、送信タイミングのみでＴＸＯＵＴをアサート（‘１’に）する。また、送信を行わない設定の場合（すなわち図１のＴ０６Ｆ等の場合）は常時ＴＸＯＵＴを０に固定する。
図１１は、図１における貫通電極受信回路の構成例を示すものである。図１１は、図３の貫通電極送受信回路（ＴＲ）の送信部分を除去した構成となっている。ＴＳＶＤは、貫通電極送信回路が出力したコマンド、アドレス、データなどの情報を受信するための貫通電極ポートであり、この情報は、貫通電極ポート（信号）ＴＳＶＱがアサートされている場合に貫通電極ポートＴＳＶＣから入力されたクロックなどのトリガ信号が指示するタイミングでＲＦＩＦＯに取り込まれる。ＴＳＶＡは、受信側のＬＳＩがＴＳＶＤを介して送信される情報を受信可能かどうか示す信号である。図１１の受信回路では、ＧＮＴＯＵＴが‘１’の場合にＴＳＶＡから信号を出力する。なお、図１１の受信回路が受信を行わない設定の場合（すなわち図１のＲ＿０７Ｆ等の場合）は、ＴＸＯＵＴ信号を‘１’に固定する。これによりＴＳＶＤからの情報をＲＦＩＦＯに取り込まず余分な動作を抑止できる。
図４は、図１におけるロジックＬＳＩ（ＬＳＩＬ＿０）の構成例を示すものである。図４中のＴＲ＿００Ｔ，ＴＲ＿０１Ｒ，ＴＲ＿０２Ｒ，ＴＲ＿０３Ｒ，Ｔ＿０４Ｔ，Ｒ＿０５Ｒ，Ｔ＿０６Ｆ，Ｒ＿０７Ｆおよび貫通電極ポート以外の部分は、図１中のＦＵＮＣ＿０に含まれる。ＰＵ＿０とＰＵ＿１は、ＣＰＵなどのプロセッサ回路であり、プロセッサ回路内のＩＮＩは読み出し要求など他の回路へのアクセス要求を発行しその返信を受け取るリクエスト系処理ブロックであり、ＴＧＴは逆に他からのアクセス要求を受け取り返信するレスポンス系処理ブロックである。
ＴＲＣＡは貫通電極送受信回路（ＴＲ）を制御するための回路であり、ＴＲＣＢは貫通電極送信回路（Ｔ）を制御するための回路であり、ＴＲＣＣは貫通電極受信回路（Ｒ）を制御するための回路である。ＡＲＢＱ，ＡＲＢＳはこれらの回路間での通信を行うためのルーティング用のスイッチ回路である。ＡＲＢＱ，ＡＲＢＳは回路間での通信情報に含まれる宛先情報を元に宛先回路を判断し、その通信情報を、対象となる回路に送信する役割を持つ（ルーティング機能）。ＡＲＢＱは読み出し要求などある回路から別の回路への要求のルーティングを行い、ＡＲＢＳは要求に対する返信（例えば読み出しデータ）のルーティングを行う。ＴＳＶＲＥＧはルーティングに用いる情報等を含む各種設定情報を保持した書き換え可能な記憶回路（各種設定用レジスタ）である。その他、ＣＬＫＧは搭載する回路にクロックを供給するクロック供給回路であり、ＩＤＧＥＮは同一ＬＳＩを積層する際にＬＳＩを判別するための識別子を生成する識別子生成回路である。
図１の形態においては同一のロジックＬＳＩを複数積層する。この時に、上述の一つの貫通電極群に対して、一つの送信を行う回路と複数の受信を行う回路を接続する接続トポロジを実現するためには、ＬＳＩ面上の同じ位置にある貫通電極ポートをＬＳＩ毎に送信用とするか受信用とするかをＬＳＩ製造後に指定できる必要がある。さらに、ＬＳＩ上の同じ位置にある貫通電極ポートのルーティング情報をＬＳＩ毎に製造後に指定できる必要がある。これらを指定するための情報を記憶するためのレジスタ回路を含むのがＴＳＶＲＥＧであり、以下に詳細を示す。
ＴＲＴＢＬは、貫通電極送受信回路に対して貫通電極ポートを送信用とするか受信用とするか指定し、また、貫通電極送信回路や貫通電極受信回路に対して貫通電極ポートからの送信や受信を行える状態に設定するか否かを指定した情報を格納する貫通電極送受信設定用レジスタである。図４の例においては、ＴＲ＿００Ｔを送信用と指定し、ＴＲ＿０１Ｒ，ＴＲ＿０２Ｒ，ＴＲ＿０３Ｒを受信用とする指定と、Ｔ＿０４ＴおよびＲ＿０５Ｒをそれぞれ送信および受信が行える状態に設定する指定と、Ｔ＿０６ＦおよびＲ＿０７Ｆをそれぞれ送信および受信が行えない状態に設定する指定とがＴＲＴＢＬに格納される。貫通電極送受信回路等はこの情報を元に、図３のＴＸＯＵＴ信号が制御される。図８内のＴＲＴＢＬが示すように、ＴＲＣＡ毎に送受信を指定し、ＴＲＣＢおよびＴＲＣＣ毎に送信および受信の状態を指定するレジスタを有する。
ＲＱＴＢＬは、ＡＲＢＱのスイッチ回路に対して、アクセス要求通信情報（読み出し要求などアクセス要求）の送信先を指定するためのルーティング情報を格納するレジスタである。このアクセス要求通信情報は、コマンド、宛先アドレス、データ、アクセス元回路識別情報を含み、ＡＲＢＱはその宛先アドレスを元にルーティングを行う。アクセス元回路識別情報（例えば、ＰＵ＿０を指す）はこのアクセス要求に対する返信情報をルーティングしアクセス元回路に届けるために使用される。ＰＵ＿０およびＰＵ＿１内のＳＲＣはアクセス元回路識別情報を記憶するための記憶素子である。このＳＲＣの値の一部は後述のＬＳＩＩＤＲの値から生成され、同種のＬＳＩが積層されても各回路に異なる識別情報を付与することができ、同種のＬＳＩ積層時にも返信情報をルーティングすることができる。
より詳細には、ＲＱＴＢＬは、どの宛先アドレス範囲の通信情報を、ＡＲＢＱに接続されるどの回路（貫通電極制御回路（ＴＲＣＡ、ＴＲＣＢ）、または、ＰＵ＿０、または、ＰＵ＿１）に送信するかを指定するためのテーブルである。図８内のＲＱＴＢＬが示すように、各ＴＲＣＡ、ＴＲＣＢ、ＰＵ＿０、ＰＵ＿１に対して宛先アドレス範囲を指定するレジスタを有する。それぞれのレジスタには複数のアドレス範囲を指定することもできる。例えば、図１の例においてＦＵＮＣ＿０内のプロセッサ回路ＰＵ＿０からＦＵＮＣ＿３内のリソースにアクセスする場合は、ＬＳＩＬ＿０内のＡＲＢＱはＰＵ＿０からの要求をＴＲ＿００Ｔに転送しなくてはならないが、ＦＵＮＣ＿１内のプロセッサ回路ＰＵ＿０から同じくＦＵＮＣ＿３内のリソースにアクセスする場合は、ＬＳＩＬ＿１内のＡＲＢＱはＰＵ＿０からの要求をＴＲ＿１１Ｔに転送しなくてはならない。これらの要求は同じ宛先アドレスを持つが、それぞれのＬＳＩのＡＲＢＱはＬＳＩ上の異なる貫通電極ポートに情報を転送する必要がある。
これを実現するために、ＡＲＢＱは、どのアドレス範囲の宛先アドレスを持つアクセス要求通信情報を、どの回路（ＴＲＣＡ、ＴＲＣＢ、ＰＵ＿０、ＰＵ＿１）に送信すればよいかという情報（すなわち、ある宛先アドレスに向けて送信するためにはどの貫通電極群を使用すればよいかという情報）を、ＲＱＴＢＬの値により指定できる機構を持つ。例えば、ＲＱＴＢＬの一要素には、あるＴＲＣＡにルーティングするアドレス範囲が記載される。これにより、同一のＬＳＩを積層する構成においても、図１および図２に示す、一つの貫通電極群に対して、一つの送信回路と複数の受信回路を接続するトポロジを実現できる。
ＲＳＴＢＬは、ＡＲＢＳのスイッチ回路に対して、返信情報（読み出しデータなど）のルーティングテーブルを格納するレジスタである。本実施の形態では、返信情報は宛先情報として、アクセス元回路識別子を持つ。ＲＳＴＢＬは、各アクセス元回路識別子を持つ返信情報をどの回路に送信するかという情報を指定するためのレジスタである。図８内のＲＳＴＢＬが示すように、各ＴＲＣＡ、ＰＵ＿０、ＰＵ＿１に対して、それぞれの回路にどのアクセス元回路識別子をもつ返信情報を送信するかを指定するレジスタを有する。例えば、ＲＳＴＢＬの一要素には、あるＴＲＣＡにルーティングするアクセス元回路識別子の組合せが記載される。通常、一つのＴＲＣＡやＴＲＣＣにつながる貫通電極ポートの先には複数の回路ブロックが接続されるため、それぞれのレジスタには複数の回路識別子を指定することができる。
ＬＳＩＩＤＲは、ＬＳＩ識別子を格納するレジスタである。同一のＬＳＩを複数積層した場合にそれぞれを区別するために必要である。ＬＳＩＩＤＲに格納される情報は、ＬＳＩＩＤＳ信号を経由し、ＩＤＧＥＮから入力される。ＩＤＧＥＮは、ＬＳＩ外からこの識別子情報を書き込むための独立した貫通電極ポートＬＣＫ，ＬＣＭＤ，ＬＤＩ，ＬＤＯを有する。ＬＣＫはクロック用貫通電極ポートであり、ＬＣＭＤはコマンド用貫通電極ポートであり、ＬＤＴは情報入出力用貫通電極ポートである。ＬＤＴはＬＳＩの回路面の電極から、直列接続された複数のフリップ・フロップ回路を経由し、基板面の電極へ接続される構造をもつ。このチェーン構造を用いて、ＬＳＩ識別子をＬＤＴの回路面の電極からシフト入力する。ＬＣＫとＬＣＭＤはシフト動作を制御するために用いる。
上記のＴＲＴＢＬ、ＲＱＴＢＬ、ＲＳＴＢＬへの値の設定方法として、ＰＵ＿０のブートプログラムにこれらのレジスタ設定用のコードを追加する方法がある。レジスタ設定用のコードでは、ＬＳＩＩＤＲの値を読み出し、その識別子に応じた値をＴＲＴＢＬ、ＲＱＴＢＬ、ＲＳＴＢＬに設定する。図４のＲＥＧＢＳは、ＰＵ＿０やＰＵ＿１からＴＳＶＲＥＧに値を設定するための信号線である。
以上のようにＴＳＶＲＥＧを有することで、同種のＬＳＩの積層においても自由な積層トポロジを形成できる。また、製品に応じて積層型ＬＳＩの接続トポロジを変えることが可能になり汎用性が高まる。また、この構造を用いて、故障がある貫通電極群を使用しない接続トポロジを実現することもでき、歩留まりの向上の効果も持つ。
なお、ＴＲＴＢＬ、ＲＱＴＢＬ、ＲＳＴＢＬへの値の別の設定方法として、ＬＳＩＩＤＲの値から回路的に自動で設定する方法もある。図４のＬＳＩＩＤＭはこのための信号線である。この場合ブートプログラムにレジスタ設定用のコードは必要ないという利点がある一方で、自由度が低くなる。
ここで、図４の構成例の動作について簡単に説明すると次のようになる。例えば、図１のＬＳＩＬ＿０におけるＰＵ＿０（図４参照）がＴＲ＿００Ｔを介してＬＳＩＬ＿１のＰＵ＿０にリクエストを発行し、ＬＳＩＬ＿０のＰＵ＿０がＴＲ＿０１Ｒを介してこのリクエストに対応するレスポンスを受けた場合を想定する。この場合、まず、ＬＳＩＬ＿０のＰＵ＿０のＩＮＩが、ＡＲＢＱに対して自身の識別子（ＳＲＣ）と宛先アドレス（ＬＳＩＬ＿１のＰＵ＿０を表す）を含むリクエストを出力する。ＡＲＢＱは、ＲＱＴＢＬに基づいてこの宛先アドレスに対応するルーティングを行い、その結果、このリクエストをＴＲＣＡを介してＴＲ＿００Ｔに送信する。
次いで、ＬＳＩＬ＿１は、このリクエストをＴＲ＿１０Ｒから受信し、対応するＴＲＣＡを介してＡＲＢＱに送信する。ＡＲＢＱは、ＲＱＴＢＬに基づいて宛先アドレスに対応するルーティングを行い、その結果、このリクエストをＰＵ＿０のＴＧＴに送信する。その後、ＰＵ＿０による所定の処理が行われたのち、ＴＧＴは、リクエストに含まれていた識別子を抽出して、その識別子を含むレスポンスをＡＲＢＳに対して発行する。ＡＲＢＳは、ＲＳＴＢＬに基づいてこの識別子に対応するルーティングを行い、その結果、このレスポンスをＴＲＣＡを介してＴＲ＿１１Ｔに送信する。続いて、ＬＳＩＬ＿０は、このレスポンスをＴＲ＿０１Ｒから受信し、対応するＴＲＣＡを介してＡＲＢＳに送信する。ＡＲＢＳは、ＲＳＴＢＬに基づいてこの識別子に対応するルーティングを行い、その結果、このレスポンスをＰＵ＿０のＩＮＩに送信する。
このような動作により、ＬＳＩＬ＿０のＰＵ＿０におけるＩＮＩは、リクエストを発行してそのレスポンスを受けることになる。一方、ＬＳＩＬ＿１のＰＵ＿０におけるＴＧＴは、リクエストを受けてそのレスポンスを発行することになる。したがって、各ＬＳＩのＰＵ＿０において、ＩＮＩとＴＧＴはそれぞれ独立に動作可能となり、これにより高い処理効率を実現でき、各ＬＳＩ間で低レイテンシかつ高スループットの通信が可能となる。
図５は、図１のＬＳＩＬ＿０のＦＵＮＣ＿０内の回路ＰＵ＿０がＴＳＶＧＬ＿０を介してＬＳＩＬ＿２のＦＵＮＣ＿２内への読み出しを行った場合を例として、図３における各貫通電極ポート上の各信号の時間変化を示したものである。図５において横軸は時間である。上部タイムチャートはＴＳＶＧＬ＿０の信号に関し、下部タイムチャートはＴＳＶＧＬ＿２に関する。図５では、ＴＳＶＧＬ＿０には読み出し要求がＬＳＩＬ＿０から出力され、ＴＳＶＧＬ＿２には読み出し結果がＬＳＩＬ＿２から出力される。
読み出し要求の発行に関して以下に記載する。ＴＳＶＡ＿１０は、ＴＳＶＧＬ＿０を介したＬＳＩＬ＿１へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）であり、ＴＳＶＡ＿２０はＴＳＶＧＬ＿０を介したＬＳＩＬ＿２へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）であり、ＴＳＶＡ＿３０はＴＳＶＧＬ＿０を介したＬＳＩＬ＿３へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）である。また、ＴＳＶＤ＿００はＬＳＩＬ＿０が送信する情報（図３のＴＳＶＤに対応）であり、ＴＳＶＣ＿００はＬＳＩＬ＿０が送信するクロック（図３のＴＳＶＣに対応）である。さらに、ＴＳＶＱ＿０１はＬＳＩＬ＿０が出力する信号でＬＳＩＬ＿１の受信回路に対してＴＳＶＧＬ＿０を介したアクセス要求があることを示す信号であり、ＴＳＶＱ＿０２はＬＳＩＬ＿０が出力する信号でＬＳＩＬ＿２の受信回路に対してＴＳＶＧＬ＿０を介したアクセス要求があることを示す信号であり、ＴＳＶＱ＿０３はＬＳＩＬ＿０が出力する信号でＬＳＩＬ＿３の受信回路に対してＴＳＶＧＬ＿０を介したアクセス要求があることを示す信号である。
図５の例において、ＬＳＩＬ＿０は、ＬＳＩＬ＿２が受信可能であることを示すＴＳＶＡ＿２０が１となったことを検知し、その後ＴＳＶＤ＿００に読み出し要求ＣＭＤＲＱを発行する（図５のタイミングＴＭ＿０２）。読み出し要求発行の際には同時にＴＳＶＱ＿０２の信号をアサートする。ＣＭＤＲＱには、アクセス先のＬＳＩ（この場合ＬＳＩＬ＿２）を指示する情報、アクセス先アドレス、アクセス元回路識別情報（ＬＳＩＬ＿０のＰＵ＿０であることを示す情報であり、読み出し結果をこのＰＵ＿０に返信する際に宛先情報として利用する）を含む。また、図中のＣＭＤＮＯＰは有効なコマンドが発行されていない事を示す情報を持つ。
読み出し結果の発行に関して以下に記載する。ＴＳＶＡ＿０２はＴＳＶＧＬ＿２を介したＬＳＩＬ＿０へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）でありＬＳＩＬ＿０が出力する信号である。ＴＳＶＡ＿１２はＴＳＶＧＬ＿２を介したＬＳＩＬ＿１へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）でありＬＳＩＬ＿１が出力する信号である。ＴＳＶＡ＿３２はＴＳＶＧＬ＿２を介したＬＳＩＬ＿３へのアクセスに対する受信可能状態を示す信号（図３のＴＳＶＡ）でありＬＳＩＬ＿３が出力する信号である。ＴＳＶＱ＿２０はＬＳＩＬ＿２が出力する信号でＬＳＩＬ＿０の受信回路に対してＴＳＶＧＬ＿２を介したアクセス要求があることを示す信号であり、ＴＳＶＱ＿２１はＬＳＩＬ＿２が出力する信号でＬＳＩＬ＿１の受信回路に対してＴＳＶＧＬ＿２を介したアクセス要求があることを示す信号であり、ＴＳＶＱ＿２３はＬＳＩＬ＿２が出力する信号でＬＳＩＬ＿３の受信回路に対してＴＳＶＧＬ＿２を介したアクセス要求があることを示す信号である。ＴＳＶＤ＿２２はＬＳＩＬ＿２が送信する情報（図３のＴＳＶＤに対応）であり、ＴＳＶＣ＿２２はＬＳＩＬ＿２が送信するクロック（図３のＴＳＶＣに対応）である。
図５の例において、ＬＳＩＬ＿２は、上記の読み出し要求ＣＭＤＲＱに対する読み出し結果を、ＬＳＩＬ＿０が受信可能であることを示すＴＳＶＡ＿０２が‘１’となったことを検知し、その後ＴＳＶＤ＿２２に読み出し結果を発行する。読み出し結果は、１サイクルのＣＭＤＲＳと、２サイクルのＤＴＲＳからなる。ＣＭＤＲＳは上記のＣＭＤＲＱに対応する読み出し結果であることを示し、アクセス先のＬＳＩ（この場合ＬＳＩＬ＿０）を指示する情報、読み出し結果の送信先を示す情報（ＣＭＤＲＱ内のアクセス元回路識別情報と同一）を含む。また、図中のＣＭＤＮＯＰは有効なコマンドが発行されていない事を示す情報を持つ。また、ＣＭＤＲＳおよびＤＴＲＳ発行の際には同時にＴＳＶＱ＿２０の信号をアサートし、ＴＳＶＤ＿２２に有効な情報が出力されていることを受信回路に通知する。
図３および図５のように受信可能状態を示す信号（ＴＳＶＡ）を有することで、受信側の受信バッファが溢れる前に送信側のアクセスを停止することができる。この機構は、受信側のバッファのオーバーフローが発生するのを防ぐとともに、受信バッファ量を小さくする効果をもつ。同様に受信可能状態を送信側に通知するための形態としては、受信回路から送信回路へのコマンド情報の一つとして送信側に通知する方法もある（図５においてはＴＳＶＤ＿２２上のコマンド情報）。この場合、ある受信回路への送信を一時停止／再開させるコマンドを実装する方法や、ある受信回路の受信可能データ数を通知するコマンドを実装する方法がある。ＴＳＶＤをいくらかの期間消費してしまうという欠点はあるが、上記の専用信号線（ＴＳＶＡ）と同様の効果を持ち、専用線が必要ないという利点がある。
図６は、図５と同様に、ＬＳＩＬ＿０のＦＵＮＣ＿０内の回路がＴＳＶＧＬ＿０を介してＬＳＩＬ＿２のＦＵＮＣ＿２内への読み出しを行った場合の各貫通電極ポート上の信号の時間変化を示したものである。図５に対して異なる点は、ＴＳＶＣ＿００とＴＳＶＣ＿２２の動作であり、図５の例ではこれらの貫通電極ポートにクロック信号を送信しているのに対し、図６の例ではＴＳＶＤ＿００およびＴＳＶＤ＿２２に有効な情報が送信されている時のみパルス信号が印加される。このパルス信号は受信回路に対して、ＴＳＶＤ＿００およびＴＳＶＤ＿２２上のデータ取り込みタイミングを示す。図６の方式は消費電力が図５の方式に比べて低くなる。
以上、本実施の形態１の半導体装置を用いることで、代表的には、積層型ＬＳＩにおける各ＬＳＩ間で、調停によるオーバーヘッド時間が抑制できることから低レイテンシかつ高スループットの通信が可能となる。
（実施の形態２）
図１２は、本発明の実施の形態２による半導体装置において、その主要部の構成の一例を示す概略図である。図１２では、前述した図１における４枚のロジックＬＳＩ（ＬＳＩＬ＿０〜ＬＳＩＬ＿３）を例として、そのクロック信号の接続の形態が示されている。ＣＬＫＧはクロック供給回路であり、発振回路ＯＣＭ、クロックセレクタ回路ＣＳＥＬ、分周回路ＤＩＶＭを含む。ＣＡＬＬはＣＬＫＧ以外のすべてを含む部分を指し、その中のＣＫＲＥＧはＣＬＫＧを制御するための書き換え可能な記憶素子である。
ＯＣＭは貫通電極ＴＳＶＣＳ０を介して積層型ＬＳＩの外部から入力されたクロックを元にＬＳＩ内部のクロックを発生する発振回路である。ＣＬＫ３信号は、ＯＣＭが生成したＬＳＩ内部用クロックをＣＳＥＬに送信するための信号線である。ＣＬＫ２信号は、ＣＬＫ３信号と同じＯＣＭが生成したＬＳＩ内部用クロック信号を、貫通電極ＴＳＶＣＳ１に送信するための信号線である。ＯＣＭのＣＬＫ２，ＣＬＫ３への出力信号はＯＣＭの内部で出力しない（ハイ・インピーダンス）設定とすることができる。この設定はＣＡＬＬ内の記憶素子（ＣＫＲＥＧ）の一部分に記憶され、ＣＴＲ１信号によりＯＣＭに通知される。この設定はＬＳＩ起動後に行うことができ、その初期値は、ＣＬＫ３がクロック出力状態であり、ＣＬＫ２がハイ・インピーダンス状態である。
ＣＳＥＬは、２つの入力クロックから一つを選択し、ＤＩＶＭに出力する回路である。入力クロックの一つは、自らのＬＳＩのＯＣＭが出力するＣＬＫ３信号であり、もう一つは、他のＬＳＩのＯＣＭが出力するクロック信号であり、後者は貫通電極ＴＳＶＣＳ１とＣＬＫ４信号を介して接続される。この選択の元となる信号は、ＣＡＬＬ内の記憶素子（ＣＫＲＥＧ）の一部分に記憶され、ＣＴＲ２信号によりＣＳＥＬに通知される。また、この設定はＬＳＩ起動後に行うことができ、その初期値はＣＬＫ３信号が選択されている状態である。ＤＩＶＭは、ＣＳＥＬから得られた信号を分周しＬＳＩ内部用のクロックとして、ＣＡＬＬに出力する分周機能を含む回路である。
図１２の形態においては、ＬＳＩＬ＿０内のＯＣＭが発生したクロック信号を、すべてのＬＳＩで用いている。このような構成をとることで、一つのＯＣＭが発生したクロック信号を、積層した複数のＬＳＩで利用することができる。ＬＳＩ毎に異なるＯＣＭを用いると、ＬＳＩ間の電源電圧の差などにより、ＬＳＩ間でのクロック周波数に差がおおきくなる可能性がある。これに対し本実施の形態２の半導体装置を用いることにより、異なるＬＳＩ間のクロック周波数の差が小さくなり、低レイテンシかつ高スループットの通信が可能になることに加えて、貫通電極によるＬＳＩ間の通信回路部分のバッファ回路（例えば図３および図１１のＲＦＩＦＯ）の段数を小さくでき、制御の簡単化や回路規模の縮小が可能となる。
以上、本実施の形態２の半導体装置を用いることで、代表的には、積層型ＬＳＩにおける各ＬＳＩ間で、容易にクロック同期がとれることから、低レイテンシかつ高スループットの通信が可能となる。
（実施の形態３）
図７は、本発明の実施の形態３による半導体装置において、その構成の一例を示す概略図である。図７では、前述した図１における、複数のロジックＬＳＩ（ＬＳＩＬ）の上に複数のメモリＬＳＩ（ＬＳＩＭ）を積層した構造を例として、各ＬＳＩにおける各貫通電極群の配置例が示されている。ＬＳＩＷは、ＬＳＩＬとＬＳＩＭの貫通電極群の位置を合わせるためのインタポーザＬＳＩである。一般的には、ＬＳＩＬとＬＳＩＭは大きさなどが異なり、端子の位置を様々な製品で合わせることは困難であり、ＬＳＩＷにより端子位置を変更する。これにより、様々な製品で共通のＬＳＩの利用が可能となり汎用性が向上する。
図７において、ＴＳＶＧＬはロジックＬＳＩ間の通信を行うための貫通電極群であり、ＴＳＶＧＭはロジックＬＳＩとメモリＬＳＩ間の通信を行うための貫通電極群であり、ＴＳＶＧＰＬはロジックＬＳＩへの電源とグラウンドを供給するための貫通電極群であり、ＴＳＶＧＰＭは上層のメモリＬＳＩへの電源とグラウンドを供給するための貫通電極群である。また、ロジックブロックＬＧＣはプロセッサなどロジックＬＳＩ内の貫通電極群以外の回路部分であり、メモリブロックＭＥＭはメモリＬＳＩの貫通電極群以外の部分である。ＬＧＣには、プロセッサ回路ＰＵが複数含まれ、ＭＥＭにはメモリアレイＭＥＭＡが複数含まれる。なお、ＴＳＶＧＰＭはロジックＬＳＩでは使用されない貫通電極群であり、ロジックＬＳＩの表面の電極から裏面の電極に接続されている。この下層のＬＳＩに接続されない貫通電極群を設けることにより、上層のＬＳＩに下層のＬＳＩとは異なる電源電圧を安定して供給することが可能となる。この貫通電極群が無い場合には、ボンディングワイヤを用いて上層のＬＳＩに電源供給する方法があるが、上層のＬＳＩの消費電力次第では安定した電源供給が困難である。
このような積層構成をとった場合の、通信用貫通電極配置の特徴の一つは、ＴＳＶＧＭがＬＳＩ中央に帯状に配置されることである。ロジックＬＳＩに搭載されるプロセッサなどの回路と、メモリＬＳＩ内のメモリアレイ回路では、基本的には大きさが異なる。そのため、ＴＳＶＧＭをそれぞれのプロセッサの近傍に分散配置しようとすると、ロジックＬＳＩ内の回路とメモリＬＳＩ内の回路のブロックの大きさをそろえる必要があり、強い制約が加わり最適な構成をとる事が困難となる。製品毎に、機能／性能およびメモリ容量などを変えることが困難となる。特に、メモリＬＳＩは汎用性が高いＬＳＩであり、汎用的に作られた容量や性能の異なるメモリＬＳＩラインナップから、製品の用途にあうメモリＬＳＩを選択してロジックＬＳＩと積層できる必要がある。また、メモリＬＳＩやロジックＬＳＩの製造プロセスが変わり、回路の大きさが変化しても、それまでと同様に接続できる必要もある。本実施の形態のように、中央部分にＴＳＶＧＭを集約し共通な仕様とすることで、これらの要求を満たすことが可能となる。
また、貫通電極配置の別の特徴は、ロジックＬＳＩ間の通信経路であるＴＳＶＧＬがＬＧＣ内部に分散配置されることである。本実施の形態においては、各ＰＵの近傍に貫通電極群が配置されている。一箇所に通信経路を集めると上記のように汎用性は増す一方で配線長が長くなり性能面ではデメリットとなる場合が多い。このように分散配置することで、積層されるＬＳＩの回路間での通信の低レイテンシ化や配線面積削減という効果がある。また、同一ＬＳＩ間の通信では汎用性は問題とならない。
また、電源とグラウンド用の貫通電極群はＬＳＩの外周領域に配置される。これは、ＴＳＶＧＭを中央に集約したのと同様に、ロジックＬＳＩ内の回路およびメモリＬＳＩ内の回路に自由度を持たせる効果がある。たとえば、ロジックＬＳＩの搭載回路が変わり、回路の大きさや搭載回路数が変わっても、メモリＬＳＩはこれまでと同じものを積層できる。また、下層のＬＳＩ（パッケージ基板ＰＫＧＢ側のＬＳＩ、この例ではロジックＬＳＩ）に接続される電源とグラウンド用の貫通電極群ＴＳＶＧＰＬの外側に、上層のＬＳＩ（この例ではメモリＬＳＩ）に接続される電源とグラウンド用の貫通電極群ＴＳＶＧＰＭを配置する。ＴＳＶＧＰＭを最も外側に配置することで、上層のＬＳＩはより広い連続した面積を有効に使用できる効果を持つ。下層のＬＳＩの面でも、電源とグラウンドが機能回路部分に直結されることで電源の安定化の効果を持つ。また、本実施の形態においては、ＬＳＩＬとＬＳＩＭの大きさが異なり、ＴＳＶＧＰＭの配置がＬＳＩＬとＬＳＩＭで異なる。そのため、インタポーザＬＳＩであるＬＳＩＷを挿入することで、ＬＳＩＬのＴＳＶＧＰＭと、ＬＳＩＬのＴＳＶＧＰＭを接続する。
また、電源用の各貫通電極と通信用の各貫通電極を、直径と電極間ピッチを異なるものとする貫通電極の形態もある。これは、安定した電源電圧と高速な信号伝送の両立という面で有効である。電源用貫通電極の場合は、電源電圧ドロップを小さくするために抵抗値を小さくする必要がある。直径を大きくするとＬＳＩ面積あたりの電極面積を増やすことができ抵抗を削減できる。またこの時、同時に電気容量も増えるため電源にとっては好ましい。一方で通信用貫通電極の場合は、電気容量が増えることが伝送速度の低下につながるため、直径を大きくすることは好ましくない。
以上、本実施の形態３の半導体装置を用いることで、代表的には、積層型ＬＳＩにおける各ＬＳＩの組み合わせの自由度（汎用性）が向上する。これは、主に、ロジックＬＳＩとメモリＬＳＩ間の通信経路を担う貫通電極群をチップ中央に帯状に配置したことや、電源系の貫通電極群をＬＳＩの外周に配置したことで得られる。また、ロジックＬＳＩ間の通信経路を担う貫通電極群を分散配置することで、通信の低レイテンシ化なども可能となる。さらに、下層のＬＳＩにおいて、上層のＬＳＩのみで用いるための、下層のＬＳＩには接続されない貫通電極群（ここではメモリＬＳＩへの電源供給用）を設け、この貫通電極群を下層のＬＳＩの外周に配置することで、下層のＬＳＩでは連続した面積を有効活用することが可能になる。
（実施の形態４）
図９は、本発明の実施の形態４による半導体装置において、その構成の一例を示す概略図であり、前述した図７とは別の積層構造をとる場合の貫通電極群の配置例を示したものである。最下層に積層されるＬＳＩＣはＬＳＩ外部との通信を行う通信回路を複数搭載した通信ＬＳＩであり、ＬＳＩＭはメモリＬＳＩであり、ＬＳＩＬはロジックＬＳＩである。積層型ＬＳＩの外部との通信を行う回路をＬＳＩＣとして独立させることで、ＬＳＩＬに積層型ＬＳＩ外部との回路が必要でなくなり面積効率が向上する。
ＴＳＶＧＬＡは通信ＬＳＩとロジックＬＳＩ間の通信を行うための貫通電極群であり、ＴＳＶＧＬＢはロジックＬＳＩ間を接続するための貫通電極群であり、ＴＳＶＧＭはロジックＬＳＩとメモリＬＳＩ間の通信を行うための貫通電極群である。ＴＳＶＧＬＡおよびＴＳＶＧＬＢは、メモリＬＳＩ内では使用されない貫通電極群であり、メモリＬＳＩ内部の機能回路には接続されずメモリＬＳＩの表面電極と裏面電極を接続する構造をもつ。ただし、メモリＬＳＩ内部でリピータ回路が接続される構成も可能である。このように中間層に積層されるＬＳＩに、中間層のＬＳＩでは使用せず、その上層と下層のＬＳＩ間の通信を行うための貫通電極群（ＬＳＩＭにおけるＴＳＶＧＬＡおよびＴＳＶＧＬＢ）を設けることでその上下のＬＳＩ間の高スループットの通信が可能となる。
ＴＳＶＧＰＬはロジックＬＳＩへの電源およびグラウンド供給用の貫通電極群であり、メモリＬＳＩにおけるＴＳＶＧＰＬはメモリＬＳＩ内部電源やグラウンドとして使用されず（接続されず）、メモリＬＳＩの表面電極と裏面電極を接続する構造をもつ。ＴＳＶＧＰＭはメモリＬＳＩへの電源およびグラウンド供給用の貫通電極群であり、ロジックＬＳＩにおけるＴＳＶＧＰＭはメモリＬＳＩ内部電源やグラウンドとして使用されず（接続されず）、ロジックＬＳＩの表面電極と裏面電極を接続する構造をもつ。ＣＭＣは、積層型ＬＳＩの外部への通信を行うための外部通信回路であり、ＬＧＣＣは通信ＬＳＩ内の貫通電極群とＣＭＣ以外の回路部分であり、ロジックブロックＬＧＣはロジックＬＳＩ内の貫通電極群以外の回路部分であり、メモリブロックＭＥＭはメモリアレイなどメモリＬＳＩの貫通電極群以外の回路部分である。
以上、本実施の形態４の半導体装置を用いることで、代表的には、次のような効果が得られる。すなわち、図７の構成のように２種類のＬＳＩを順に接続する場合と異なり、図９の構成のように、３種類以上のＬＳＩの積層構造や、入れ子構造の積層構造においては、直接面さないＬＳＩ間の通信が必要となる。そのため、図９に示すような、自身のＬＳＩ内部で使用されない信号用の貫通電極群をＬＳＩが有することが高スループットの点から有効となる。また、これらの信号用の貫通電極群の配置や、加えて電源用の貫通電極群（例えばＬＳＩＭにおけるＴＳＶＧＰＬ）の配置を外周部分に配置することでＬＳＩ内部の機能回路の配置の自由度が増す。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本実施の形態による半導体装置は、複数のロジックＬＳＩチップやメモリＬＳＩチップ等が積層搭載され、それぞれが貫通電極を介して通信を行う積層型ＬＳＩに適用して特に有益なものであり、これに限らず、このような積層型ＬＳＩに搭載される各ＬＳＩチップ単体にも適用可能である。
本発明の実施の形態１による半導体装置において、その構成の一例を示す概略図である。 図１において、積層されたＬＳＩ間の通信経路を示す図である。 図１における貫通電極送受信回路の構成例を示す図である。 図１におけるロジックＬＳＩの構成例を示す図である。 図１および図３において、貫通電極群を用いた通信のタイミングチャートの一例を示す図である。 図１および図３において、貫通電極群を用いた通信の別のタイミングチャートの一例を示す図である。 本発明の実施の形態３による半導体装置において、その構成の一例を示す概略図である。 図４における各種設定用レジスタの詳細な内容の一例を示す図である。 本発明の実施の形態４による半導体装置において、その構成の一例を示す概略図である。 図１における貫通電極送信回路の構成例を示す図である。 図１における貫通電極受信回路の構成例を示す図である。 本発明の実施の形態２による半導体装置において、その主要部の構成の一例を示す概略図である。
符号の説明
ＡＲＢＱ，ＡＲＢＳ ルーティング用のスイッチ回路
ＣＫＲＥＧ 記憶素子
ＣＬＫＧ クロック供給回路
ＣＭＣ 外部通信回路
ＣＳＥＬ クロックセレクタ回路
ＤＩＶＭ 分周回路
ＦＵＮＣ ロジック回路、
ＩＤＧＥＮ 識別子生成回路
ＩＮＩ リクエスト系処理ブロック
ＬＧＣ ロジックブロック
ＬＳＩＣ 通信ＬＳＩ
ＬＳＩＩＤＲ ＬＳＩ識別子レジスタ
ＬＳＩＬ ロジックＬＳＩ
ＬＳＩＭ メモリＬＳＩ
ＬＳＩＷ インタポーザＬＳＩ
ＭＥＭ メモリブロック
ＭＥＭＡ メモリアレイ
ＯＣＭ 発振回路
ＰＵ プロセッサ回路
ＰＫＧＢ パッケージ基板
Ｒ 貫通電極受信回路
ＲＣＶＲ レシーバ回路
ＲＦＩＦＯ 受信用のバッファ回路
ＲＱＴＢＬ ＡＲＢＱ用のルーティング情報格納レジスタ
ＲＳＴＢＬ ＡＲＢＳ用のルーティング情報格納レジスタ
ＳＲＣ 記憶素子
Ｔ 貫通電極送信回路
ＴＣＶＲ トランシーバ回路
ＴＧＴ レスポンス系処理ブロック
ＴＲ 貫通電極送受信回路
ＴＲＴＢＬ 貫通電極送受信設定用レジスタ
ＴＳＶＡ 受信可否認識用の貫通電極ポート
ＴＳＶＣ タイミング制御用の貫通電極ポート
ＴＳＶＣＳ 貫通電極
ＴＳＶＤ 情報送受信用の貫通電極ポート
ＴＳＶＧＬ ロジックＬＳＩ間の貫通電極群
ＴＳＶＧＬＡ ロジックＬＳＩと通信ＬＳＩ間の貫通電極群
ＴＳＶＧＬＢ ロジックＬＳＩ間の貫通電極群
ＴＳＶＧＭ ロジックＬＳＩとメモリＬＳＩ間の貫通電極群
ＴＳＶＧＰ：電源＆グラウンド用貫通電極群
ＴＳＶＧＰＬ ロジックＬＳＩへの電源供給用貫通電極群
ＴＳＶＧＰＭ メモリＬＳＩへの電源供給用貫通電極群
ＴＳＶＱ 受信回路選択用の貫通電極ポート
ＴＳＶＲＥＧ 各種設定用レジスタ

Claims (16)

  1. 互いに積層される第１、第２、および第３半導体チップと、
    前記第１〜前記第３半導体チップ間で通信を行うための第１、第２、および第３貫通電極群とを備え、
    前記第１半導体チップは、前記第１貫通電極群を介して前記第２半導体チップに対して要求信号を送信し、これに応じて、前記第２半導体チップは、前記第２貫通電極群を介して前記第１半導体チップに対して返答信号を返信し、
    前記第１半導体チップは、前記第１貫通電極群を介して前記第３半導体チップに対して要求信号を送信し、これに応じて、前記第３半導体チップは、前記第３貫通電極群を介して前記第１半導体チップに対して返答信号を返信することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体チップは、前記第１貫通電極群とのインタフェースとなる第１送受信回路と、前記第２貫通電極群とのインタフェースとなる第２送受信回路と、前記第３貫通電極群とのインタフェースとなる第３送受信回路と、前記第１、第２及び第３送受信回路に対して設定を行う第１送受信設定部とを備え、
    前記第２半導体チップは、前記第１貫通電極群とのインタフェースとなる第４送受信回路と、前記第２貫通電極群とのインタフェースとなる第５送受信回路と、前記第３貫通電極群とのインタフェースとなる第６送受信回路と、前記第４、第５及び第６送受信回路に対して設定を行う第２送受信設定部とを備え、
    前記第３半導体チップは、前記第１貫通電極群とのインタフェースとなる第７送受信回路と、前記第２貫通電極群とのインタフェースとなる第８送受信回路と、前記第３貫通電極群とのインタフェースとなる第９送受信回路と、前記第７、第８及び第９送受信回路に対して設定を行う第３送受信設定部とを備え、
    前記第１送受信設定部は、前記第１送受信回路を送信専用回路に、前記第２送受信回路を受信専用回路に、前記第３送受信回路を受信専用回路にそれぞれ設定し、
    前記第２送受信設定部は、前記第４送受信回路を受信専用回路に、前記第５送受信回路を送信専用回路に、前記第６送受信回路を受信専用回路にそれぞれ設定し、
    前記第３送受信設定部は、前記第７送受信回路を受信専用回路に、前記第８送受信回路を受信専用回路に、前記第９送受信回路を送信専用回路にそれぞれ設定することを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１、第２及び第３送受信設定部のそれぞれは、書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１半導体チップは、さらに、第１識別子が割り当てられた第１処理ブロックと、第１経路設定部とを備え、
    前記第２半導体チップは、さらに、第１アドレスが割り当てられた第２処理ブロックと、第２経路設定部とを備え、
    前記第３半導体チップは、さらに、第２アドレスが割り当てられた第３処理ブロックと、第３経路設定部とを備え、
    前記要求信号には、宛先を示すアドレスと、要求元を示す識別子が含まれ、
    前記第１経路設定部は、前記第１処理ブロックから前記第１アドレスに向けた前記要求信号と、前記第１処理ブロックから前記第２アドレスに向けた前記要求信号とが前記第１送受信回路に繋がるように経路設定を行い、
    前記第２経路設定部は、前記第２処理ブロックから前記第１識別子に向けた前記返答信号が前記第５送受信回路に繋がるように経路設定を行い、
    前記第３経路設定部は、前記第３処理ブロックから前記第１識別子に向けた前記返答信号が前記第９送受信回路に繋がるように経路設定を行うことを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１、第２及び第３経路設定部のそれぞれは、複数のスイッチ回路と、前記複数のスイッチ回路のオン・オフを設定する書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１半導体チップは、前記要求信号として、トリガ信号と、要求内容を示すデータ信号とを並行して送信し、
    前記第２半導体チップまたは前記第３半導体チップは、前記トリガ信号を用いて前記データ信号を内部に取り込むことを特徴とする半導体装置。
  7. 請求項２記載の半導体装置において、
    前記第１、第２及び第３半導体チップのそれぞれは、プロセッサ回路を含み、
    前記第１、第２及び第３送受信設定部での設定は、前記プロセッサ回路のプログラムに基づいて行われることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１、第２及び第３半導体チップのそれぞれは、チップ識別子を記憶するための記憶素子を備え、
    前記チップ識別子は、貫通電極を介したシフトチェーン構成による書き込みによって、前記第１、第２及び第３半導体チップ毎にそれぞれ異なる値に設定されることを特徴とする半導体装置。
  9. 他の半導体チップと積層搭載して用いられる第１半導体チップを備え、
    前記第１半導体チップは、
    第１、第２及び第３貫通電極ポート群と、
    前記第１、第２及び第３貫通電極ポート群にそれぞれ接続される第１〜第３送受信回路と、
    前記第１、第２及び第３送受信回路に対して設定を行う送受信設定部とを有し、
    前記送受信設定部は、前記他の半導体チップとなる第２半導体チップおよび第３半導体チップに要求信号を送信するため、前記第１送受信回路を送信専用回路に設定し、前記要求信号に対する返答を前記第２半導体チップから受信するため前記第２送受信回路を受信専用回路に設定し、前記要求信号に対する返答を前記第３半導体チップから受信するため前記第３送受信回路を受信専用回路に設定することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記送受信設定部は、書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１半導体チップは、さらに、所定の処理を行う処理ブロックと、経路設定部とを備え、
    前記経路設定部は、前記処理ブロックの出力が前記第１送受信回路に繋がるように設定を行い、前記第２送受信回路からの入力と前記第３送受信回路からの入力が前記処理ブロックの入力に繋がるように設定を行うことを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記経路設定部は、複数のスイッチ回路と、前記複数のスイッチ回路のオン・オフを設定する書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
  13. それぞれ積層搭載される複数の半導体チップと、
    前記複数の半導体チップ間で通信を行うための複数の貫通電極とを備え、
    前記複数の半導体チップのそれぞれは、
    前記複数の貫通電極とのインタフェースとなる複数の送受信回路と、
    前記複数の送受信回路のそれぞれを送信専用回路または受信専用回路に設定するための送受信設定部とを備え、
    前記送受信設定部は、前記複数の貫通電極のそれぞれに、１個の前記送信専用回路と複数の前記受信専用回路が接続されるように設定を行うことを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記送受信設定部は、書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記複数の半導体チップは、第１および第２半導体チップを含み、
    前記複数の貫通電極は、第１および第２貫通電極を含み、
    前記第１半導体チップは、
    第１リクエスト処理回路と第１レスポンス処理回路を含む第１処理ブロックと、
    前記第１貫通電極に接続され、前記送受信設定部で設定された第１送信専用回路と、
    前記第２貫通電極に接続され、前記送受信設定部で設定された第１受信専用回路と、
    第１経路設定部とを備え、
    前記第２半導体チップは、
    第２リクエスト処理回路と第２レスポンス処理回路を含む第２処理ブロックと、
    前記第１貫通電極に接続され、前記送受信設定部で設定された第２受信専用回路と、
    前記第２貫通電極に接続され、前記送受信設定部で設定された第２送信専用回路と、
    第２経路設定部とを備え、
    前記第１経路設定部は、前記第１リクエスト処理回路の出力が前記第１送信専用回路に繋がるように設定を行い、前記第２レスポンス処理回路からの前記第１受信専用回路への入力が前記第１リクエスト処理回路に繋がるように設定を行い、前記第２リクエスト処理回路からの前記第１受信専用回路への入力が前記第１レスポンス処理回路に繋がるように設定を行い、
    前記第２経路設定部は、前記第２リクエスト処理回路の出力が前記第２送信専用回路に繋がるように設定を行い、前記第１レスポンス処理回路からの前記第２受信専用回路への入力が前記第２リクエスト処理回路に繋がるように設定を行い、前記第１リクエスト処理回路からの前記第２受信専用回路への入力が前記第２レスポンス処理回路に繋がるように設定を行うことを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第１および第２経路設定部のそれぞれは、複数のスイッチ回路と、前記複数のスイッチ回路のオン・オフを設定する書き換え可能な記憶素子によって実現されることを特徴とする半導体装置。
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