JP5412662B2 - 低容量貫通電極を持つ３次元積層構造体コンピュータシステム - Google Patents

Description

本発明は、積層半導体LSIチップを低容量の貫通電極を介して接続した３次元積層構造体、ならびに該３次元積層構造体を有するマルチコアチップや特定用途用プロセッサなど、特にヘテロジニアスマルチコアアーキテクチャを持つコンピュータシステムに関するものである。

近年、SoC上に複数のプロセッサを集積するマルチコアチップや、プロセッサコアを応用分野に特化させることにより効率の良い処理を追及できる特定用途用プロセッサ(ASIP)が提案され、製品開発が進められている。これらの技術は、組込みシステムに求められる幅広い技術ニーズに応えることができるため、我が国が世界的なリーダシップを保持している情報家電分野を中核に、将来に渡って大きな発展が期待できる。

しかしながら、マルチコアチップやASIPでは、CPUやDSPなどの従来は単一プロセッサとして動作することを前提に開発されたコアを同一チップ上に複数個集積するため、メモリとのプロセッサのバンド幅のギャップに対応したキャッシュメモリが必要になり、またキャッシュメモリやオンチップメモリの共有によるメモリアクセスのボトルネックを回避するために動作周波数の向上や複雑なオンチップバス回路が必要になるなど、動作周波数の向上や付加回路による電力消費増加が問題となる。

更に、プロセステクノロジの微細化により、リーク電流が増加しており、90nm以下のテクノロジではリークが動的な消費電力を超えるという問題がある。

また、ソフトウエア資産とハードウエア資産の共有化および再利用化を図ることで、組込みシステムの開発効率と設計効率を向上させるプラットフォーム技術が提案され、システムオンチップ(SoC)の開発が進められている。これらのプラットフォーム技術は、情報家電分野の情報機器が持つ幅広い機能や性能の要求に柔軟に対応すると共に、システム展開の容易化を実現している。しかしながら、これらのプラットフォームの性能向上の基本的は、動作周波数の向上と複数プロセッサコアによる並列処理であり、電力消費増加が問題となる。このため、機能ブロック単位で動的な周波数や電源電圧制御により、不要なエネルギー消費を抑える方法が提案されている。

さらに、マルチコア化の主流は、既存のプロセッサを複数個集積するホモジニアスマルチコアであり、そのソフトウエアは、負荷分散型の並列プログラミングである。しかしながら、組込みシステムの分野では、ソフトウエアの開発が容易で、信頼性の高いオブジェクト指向に適した機能分散型のプログラミングが望ましく、特に低消費電力化には、処理効率の良いヘテロジニアスマルチコアが期待される。

ところで、個々の半導体チップの開発に目を向けると、やはり、携帯電話、ネットワーク家電、RFICなどに代表されるユビキタスエレクトロニクス時代を迎えて、電子機器の一層の小型化、低消費電力化、高機能化、低価格化が求められており、特に、情報機器の消費電力に関しては、その普及とともに社会全体における全消費電力に対する比率が急激に増大すると予測され、半導体チップの超低消費電力化技術への期待は大きい。

これを達成するためには、LSIシステムの小型化が必須の技術であり、近年、従来の基板上に二次元的に電子デバイスを大規模、高密度に集積する手法に加え、複数のLSIチップを実装技術により３次元的に大規模、高密度集積を行い、実質的に１チップと同程度の寸法内に一つの電子システムを納めることができるシステムインパッケージ(SiP)技術が提案され、開発が進められている。この技術は、電子システムに求められる幅広い技術ニーズに応えることができるため、電子実装技術分野を中核にして、将来に渡って大きな発展が期待できる。

しかしながら、SiP技術では、LSIチップがワイヤボンディング接続を用いて、従来から行われているパッケージ実装されるため、ボンディングパッド部の静電容量、ボンディングワイヤのインダクタンスに対応した外部接続用信号増幅（バッファ）回路が必要となる。これらの付加回路は、内部の信号処理回路に比べて、大きな電源電圧により駆動されるため、電力消費の増加が問題となる。

これ対して、さらに超高速、超高密度、低消費電力を狙うための高度な技術として、LSIチップ同士を直接３次元的に積層実装する３次元LSIチップ積層実装技術の研究開発が進められている（特許文献１、２、３参照）。この技術は、従来の平面的集積技術を越えた、究極的な高密度集積を達成する技術と位置づけられることから、注目度が高まって来ている。

一般に、CMOSLSIゲートの消費電力Pは、P=f・CL・Vで表される、ここでfは動作周波数、CLは負荷容量、Vは電源電圧である。このうち、本発明は、動作周波数fの低減による低消費電力化を、ファームハードウェア上のアーキテクチャにより実現する。電源電圧Vは、内部回路用と外部インターフェイス用の２種類があるが、デバイスや使用環境などによりほぼ固定される。内部回路では、電源電圧や負荷容量CLはデバイス構成や内部配線等により決まり、微細化の進展とともに減少している。

一方、LSIチップ間を接続する外部インターフェイスにおいては、電源電圧はそれほど下がらない上に、負荷容量CLは非常に大きな値となる。例えば、130nm-CMOSプロセス技術を使用し、搭載トランジスタ数5,500万個のLSIで、内部回路１ゲート分に対する外部接続インターフェイス１端子分の消費電力費比は外部負荷容量を50pFと仮定して、100倍以上となる。また、このようなLSIの総消費電力に対する外部接続インターフェイスの占める比率は約３分の１となり、低消費電力化には、チップ間接続の負荷容量低減が重要課題となることがわかる。

従って、３次元LSIチップ積層実装を適用することにより、チップ間接続の負荷容量低減が可能となり、小型化のみならず、低消費電力システムの実現に大きく寄与する。

３次元LSIチップ積層実装においては、薄型加工したLSIチップに貫通電極を設けて積層実装することから、デバイス間の距離が極端に短くなり、チップ間インターフェイスの配線長を大幅に短縮することができる。そのため、負荷容量を大幅に減少できる。また、信号の劣化、減衰がほとんどなくなり、波形整形、増幅に用いられるバッファ回路が不要となり、回路量の大幅削減が達成できる。最終的に、顕著な省電力効果が期待される。

３次元LSIチップ積層実装技術の研究開発については、まだ多くの解決すべき課題がある。しかしながら、DRAM、フラッシュなどメモリLSIの３次元積層化は、平面集積の限界を超えるための必須技術として、事業化を目指した開発が着実に進められている（非特許文献１参照）。イメージセンサ、MEMS素子などについては、種々の方法で貫通電極の作製例が報告されており、幅広い応用分野を目指して、開発が進められている。

一方、DSP、CUPなどの消費電力の大きなデジタルLSIの３次元集積化については、消費電力が層数に比例して倍増するため、放熱が大きな課題となる。また、電源供給配線についても、電流供給能力を層数に比例して、向上させる必要が生じるため、安定供給確保が困難になる。

前述したヘテロジニアスマルチコアチップおいては、LSIチップ内における異なる演算IPコアの連携と実効的な演算機能の有効利用を図ることで、演算性能の低下を招くことなくクロック周波数の低減が可能となり、これにより大幅な消費電力の低減が達成できる。その結果として、放熱の問題が解消されるとともに、LSIシステム全体の消費電力に占める、上述のチップ間インターフェイスにおけるバッファ回路での消費電力の割合が見かけ上で大きくなることが予想される。これに対しては、インターフェイス部分の著しい低容量化により入出力バッファ回路を不用とする３次元LSIチップ積層実装の適用が最終的な低消費電力化を達成するのに、有効な手段になると考えられる。
特開2003-243396号公報 特開2003-309121号公報 特開2002-299836号公報 Satoshi Matsui, et al., "Thermal Management in 8-Strata 4Gb DRAM SIP", 2007 Proceedings of IMPS 40th International Symposium on Microelectronics, 2007.11.11., pp.310-316.

本発明は、以上の事情に鑑みてなされたものであり、半導体LSIチップに形成する微細な貫通ビア電極について、その静電容量を大幅に低減し、これにより、従来の２次元実装では必須であったバッファゲートを介したチップ間配線を、直接接続することを可能にした、低容量貫通電極を持つ３次元積層構造体を提供し、さらに、この３次元積層構造体を利用するとともに、ソフトウエアの開発が容易で、信頼性の高いオブジェクト指向に適した機能分散型のプログラミングを採用して、積極的にさらなる低周波数化を図り、より一層の低消費電力化を実現することのできる、処理効率の良いヘテロジニアスマルチコアチップを持つコンピュータシステムを提供することを課題としている。

本発明は、上記の課題を解決するものとして、第１には、貫通電極の周囲が電着型ポリイミドによって絶縁されており、電気容量が、LSIチップ内部の１ｍｍ以下の配線に起因する電気容量以下の値をもつ、低容量貫通電極を有する半導体LSIチップを提供する。

第２には、前記電気容量以下の値が0.1pFである、前記半導体LSIチップを提供する。

第３には、前記半導体LSIチップを基板上に複数個積層してなる、低容量貫通電極を有する３次元積層構造体を提供する。

第４には、前記半導体LSIチップ上にて低容量貫通電極を共通バスとする、マルチコアチップコンピュータシステムを提供する。

第５には、トライステート信号によるクロック、バス使用要求、アドレス、コマンド、データ、ステータスを含む共通バスで接続される、前記マルチコアチップコンピュータシステムを提供する。

第６には、前記半導体LSIチップを基板上に複数個積層してなり、各半導体LSIチップが異なる用途に応じて設計された特定用途用プロセッサである、３次元積層構造体コンピュータシステムを提供する。

第７には、各特定用途用プロセッサは、用途に応じた命令セットを持ち、相互にやり取りするデータの形式が共通となっている、前記３次元積層構造体コンピュータシステムを提供する。

第８には、データ形式の共通化手段として、エンディアンを変換する回路をバスインターフェイス内に有する、前記３次元積層構造体コンピュータシステムを提供する。

第９には、別々に設計された半導体LSIチップ間のやり取りが自動的に保障される、前記３次元積層構造体コンピュータシステムを提供する。

第１０には、前記保障は、チップ積層時に設定される各チップのバスIDに基づいて、各チップのバスへのアクセスがバスインターフェイス回路によって調停されることにより行われる、前記３次元積層構造体コンピュータシステムを提供する。

第１１には、ビット幅の異なるデータの任意の半導体LSIチップ間の送受を制御する回路を備える、前記３次元積層構造体コンピュータシステムを提供する。

第１２には、ビット幅の異なるデータの設定は初期設定で認識する、前記３次元積層構造体コンピュータシステムを提供する。

第１３には、前記認識は、システムの起動時にホストとなるホストチップで動作するシステム初期化プログラムによって、初期化モードを使用してバスに接続された各チップの情報を読み出すことによって行われる、前記３次元積層構造体コンピュータシステムを提供する。

第１４には、前記各チップの情報は、製品ID、ベンダID、クラス、サブクラス、データサイズ、電源、および電流の少なくとも一つである、前記３次元積層構造体コンピュータシステムを提供する。

第１５には、前記ホストチップは、マスターバスID=0を持ち、前記初期化モードにおいて、前期ホストチップは、バスIDを用いてアクセス先のチップを指定する、前記３次元積層構造体コンピュータシステムを提供する。

第１６には、３次元積層構造体を構成する半導体LSIチップのそれぞれに分散アービトレーション回路が設けられている、前記３次元積層構造体コンピュータシステムを提供する。

第１７には、前記分散アービトレーション回路は、リクエストを発行するマスター用のアービトレ−ション回路、およびリクエストを受け付けるスレーブ用のアービトレ−ション回路を含む、前記３次元積層構造体コンピュータシステムを提供する。

第１８には、前記マスター用のアービトレーション回路は、バスインターフェイスを用いて自発的に他のチップにアクセスするバスマスターチップに搭載される、前記３次元積層構造体コンピュータシステムを提供する。

第１９には、前記バスマスターチップがプロセッサチップである、前記３次元積層構造体コンピュータシステムを提供する。

第２０には、前記スレーブ用のアービトレーション回路は、バスインターフェイスを用いて他のチップからアクセスされるバススレーブチップ）に搭載される、前記３次元積層構造体コンピュータシステムを提供する。

第２１には、前記バススレーブチップがメモリである、前記３次元積層構造体コンピュータシステムを提供する。

第２２には、各アービトレーション回路は固有のＩＤを持つ、前記３次元積層構造体コンピュータシステムを提供する。

第２３には、３次元積層構造体を構成する半導体LSIチップは、コアプロセッサ、メモリ、無線通信、インターフェイス、センサ、マンマシンインターフェイス、暗号処理チップの少なくとも一つからなり、分散並列処理プログラムにより制御される、前記３次元積層構造体コンピュータシステムを提供する。

第２４には、各半導体チップは、コンピュータシステム設定用の初期化プログラムを分散並列処理プログラムとしてもつ、前記３次元積層構造体コンピュータシステムを提供する。

第２５には、前記初期化プログラムにおいて、ホストチップは、チップ固有の情報であるデスクリプタとバスIDに基づき、システムアドレスマップを作成し、該システムアドレスマップに従って、各バススレーブチップのベースアドレスと上限アドレスで規定されるアドレス範囲を設定する、前記３次元積層構造体コンピュータシステムを提供する。

第２６には、各バススレーブチップは、自己の前記アドレス範囲をバスインターフェイス回路に書込み、自己へのアクセスを検出する、前記３次元積層構造体コンピュータシステムを提供する。

第２７には、３次元積層構造体を構成する半導体チップの積層後に、相互のチップを認識しイニシャライズ動作を行って、システムが最適化されている、前記３次元積層構造体コンピュータシステムを提供する。

以上のとおりの特徴を有する本発明によれば、以下のとおりの効果を実現することができる。

１）クロック周波数の低減
複数の特定用途用命令セットを用いたコアプロセッサチップを低容量貫通電極バスで接続し、並列演算させることで、各チップの演算性能の利用効率を向上させることができる。低容量貫通電極バスは各チップ内部バスと直接接続でき、バス幅の拡張性が容易になる。これにより、クロック周波数をあげることなく、各チップ間のデータ送受容量を増やすことができ、従来と同一の性能を簡単に達成できる。

従来は内部バスのクロックに比して他チップとの接続バスのクロックは１桁以上低かったが、本発明では、原理的に同一周波数を適用できることから、従来のシステム性能を律速していた外部バスクロック周波数を実効的に高くすることができ、クロック周波数の増加を伴わずにシステム性能を向上させることができる。

２）消費電力の低減
低容量貫通電極バス構成により、従来のシステムで多くの使用費電力を必要とした各チップ間のインターフェイスバッファ回路を排除することができ、消費電力の削減が可能となる。

また、特定用途用命令セットの応用で、目的にあった最適処理を実行させることができる。

また、クロック周波数の低減により消費電力を低減できる。

さらには、３次元積層構造では、放熱対策が重要であるが、本発明によれば、消費電力を劇的に低減できるため、積層構造に極めて有利である。

そして、バス信号電圧を、内部バスと同等に低下させることができるため、消費電力を低減できる。

３）大容量データ処理に好適
プロセッサとメモリ間のバス幅を広げられるためデータ転送容量の増加が容易になる。

４）システムの構築方法のフレキシビリティが広い
任意に設計した各種のチップを積層順に関係なく低容量貫通電極バスで接続するのみで所望のシステムを構築できる。

システムプログラムは各チップに搭載する共通動作プラットホームを利用することで、容易に構成することができる。

５）小型化
積層化により１チップの面積でｎチップの機能を実現できる。

６）メモリチップの簡素化、高速大容量
従来メモリチップに搭載されていた外部からのアクセスを高速化するためのインターフェイス制御回路が不要になるため、メモリエリアの増大とこの回路による遅延が低減できるため高速大容量化が達成される。

ここで、まず、上記特徴を有する本発明の３次元積層構造体について説明する。

本発明では、３次元LSIチップ積層実装技術について、従来提案されている貫通電極の絶縁層に用いられているシリコン酸化膜に代えて、低誘電率の厚膜の電着型ポリイミドを適用することで、チップ間接続の負荷容量を従来のシリコン酸化膜絶縁に比べて、１/10以下に低減する。

多数の低容量貫通電極をチップ間接続に用いて、広帯域システムバスを構成することにより、複数積層に対応したチップ間のスケーラブルな接続を可能にする３次元実装バス接続インターフェイスを具現化することができる。

このインターフェイスはヘテロジニアスマルチコアに基づき、積層数、接続ピン数をクラス分けして規格化することで、高機能を目指した複数の異なるLSIチップを用途に応じて３次元積層し、再設計、再開発することなく、柔軟性および拡張性を確保しながら設計できることを意味し、将来に渡ってヘテロジニアスマルチコアチップ技術の応用範囲を飛躍的に広げることが可能である。

本発明は、前述したヘテロジニアスマルチコアチップの特徴から想定されるものであり、ヘテロジニアスマルチコアチップと、低容量貫通電極を持つ３次元積層構造体との組み合わせにより、一層の低消費電力化を可能ならしめる。

低容量貫通電極を持つ３次元積層構造体についてさらに具体的に説明すると、一般に、多層配線に電着型ポリイミドを用いると、配線のみに給電することで特定の個所に選択的に均一な絶縁層形成が可能となる。これにより、絶縁層形成後にグランド層を均一に形成すれば、配線の特性インピーダンスについて、高精度な制御が達成できる。

一方、LSIデバイス内に設けられる貫通ビア電極は、通常、以下のような手順で形成される。アスペクト比の大きい深いビア孔をシリコン基板に形成し、CVD法などでビア孔の側壁に酸化シリコン膜を形成し、更にスパッタ法、CVD法などでシード層を形成した後、Cuめっき法などでビア孔を金属で埋め込む。

このビア孔の側壁絶縁工程にて、電着型ポリイミドを用いることができる。ビア穴形成後に孔以外の部分をレジストでカバーした後に、シリコン基板に給電して、ポリイミド絶縁層を電着形成する。その後は、従来と同様にスパッタ法、CVD法などでシード層を形成した後、Cuめっき法などでビア孔を金属で埋め込む。電着型ポリイミドでは、数十ミクロンの厚さでも短時間で膜形成が可能であり、低誘電率についても酸化シリコン膜より低い値に設定できる。

これまで、半導体LSIデバイスの性能向上については、微細加工技術の進展により集積度および処理速度の向上が図られてきた。しかし、トランジスタゲート長の微細化によりリーク電流が増加することで、動作に関与しない無駄な電力の消費が増大しつつある。先進諸国が抱えるCO２削減の大命題に対応するための電子機器の消費電力削減の目標達成にとって、大きな障害となっている。これに対して、３次元積層技術は、微細化によらず集積度および処理速度の向上が図れるため、リーク電流の増大を招かずに低消費電力化が達成できる可能性を秘めており、非常に有望な消費電力削減技術と考えられる。

これまでのDRAMメモリデバイスの３次元積層化に関する実用的な研究開発においては、シリコン基板に貫通穴を形成してポリシリコンを貫通電極として用いているため（非特許文献１参照）、貫通ビア電極が示す静電容量は２ｐF/ビア程度であった。貫通電極の絶縁性を向上させるため、貫通ビアの内面にSiO2などの絶縁層を形成する取り組みがなされている。しかしながら、これまでの２次元配置用チップと同様なI/Oゲートが設けることを前提としているため、積極的な静電容量の低減に関する議論はされておらず、回路などの工夫を行うレベルに達していない。表１にチップのSiO2を用いた貫通電極の良好な条件における静電容量の計算例と、本提案におけるポリイミド絶縁貫通電極による計算例を示した。電着法によるポリイミド膜の形成はSiO2にくらべて、1μｍ以上の膜厚の形成が容易であるため、さらなる低容量化が可能である。

本発明によれば、一般的なLSI内部の配線（容量：およそ100ｆF）やゲート（容量：およそ1ｆF）と直接に接続してもゲートの動作、信号伝送に影響を与えないような超低容量の貫通ビア電極技術を確立できる。これにより、メモリチップ間接続のような単純接続だけではなく、拡張性、柔軟性を確保しながら効率的な論理設計が実現できる３次元LSI積層ハードウエハシステムの構築が可能になる。この結果、高密度、高機能、高効率な低消費電力LSIシステム設計が求められる、携帯電子機器分野やロボット制御分野など広範なエレクトロニクス企業に大きなインパクトを与えることができる。

現在主流のCMOS-LSIデバイスにおいては、各ゲートの容量および各ゲート間を接続する配線が持つ容量に対する充放電により、電力が消費されている。このときの消費電力はP=ｆCV²（f：動作周波数、C：配線（LSI内および実装系内）およびゲート（LSI内）の静電容量、V：動作電圧）で表記される。このとき、ゲート容量と配線容量はおよそ1ｆFゲート と100ｆF/mmとなり、バスライン構成では数ピコF程度と見積ることが出来る。また、デバイスが実装されるパッケージ、プリント回路基板の高周波用ストリップ配線に対しては、長い配線に起因する大きな容量（２〜4pＦ/ｍｍ）のため、LSIデバイス内に駆動能力の高い、高電圧動作のI/Oバッファゲートを配置しなければならなかった。このバッファゲートは外部回路に対する十分なドライブ能力を有する必要があり、たとえば、100Mゲートレベルのプロセッサの場合、50ｐFの静電容量の外部バスラインを駆動すると仮定すると、全消費電力の40％程度になると試算される。本提案では、10個のLSIチップを接続する貫通ビア配線の静電容量を１ｐF以下にすることが可能となり、従来のチップ間配線に要したこの40％の消費電力をほぼ無視できる程度に削減することができる。本発明はこのような低消費電力化を達成できる３次元積層技術を実現している。そのイメージを図１に示す。

電着型ポリイミドについては、これまでに銅や金などさまざまな金属上で信頼性の高い絶縁膜の形成に成功しており、また、その形成過程についての詳細なデータの蓄積を有する。すでに、多層配線構造の作製を目的とし、15μm程度の膜厚をもつ平滑な電着型ポリイミド膜を製膜するため検討を行った結果、撹拌の最適化により平滑面を得ることが可能となった。また、製膜の再現性も向上し、製膜時間による膜厚制御が可能であることが確認されている。厚い膜においても平滑な絶縁層が製膜可能となったため、電気銅めっきと電着型ポリイミドによる微細多層配線の作製が可能となり、この技術を用いて線路長22.4mm、線路幅３0μmで特性インピーダンスおよそ50Ωを有するマイクロストリップ線路を作製し、その性能を検証している。

次に、本発明によるコンピュータシステムについて説明する。

本発明では、チップの動作周波数を低減することにより、従来にない低消費電力化を図る。チップの消費電力は、P=1/2・α・C・V2・fである。動作周波数fを下げることにより、チップ上のトランジスタのスイッチング速度を抑えた低電力回路とし、電源電圧Vを下げることができ、チップ全体の消費電力は、動作周波数fのほぼ３乗で低減することができる。

チップの動作周波数を低減するために、本発明では、PHS端末、ネットワーク家電、RFIC等の特定の用途に特化したヘテロジニアスマルチコアのアーキテクチャ及びそのソフトウエアアルゴリズムの協調設計を実現する。即ち、たとえば、PHS端末の場合、その通信機能、通話やメール、Webブラウジング等のアプリケーション処理機能、そしてLCDへの表示機能のそれぞれについて、複数のASIP仕様を定義することと並行して、アプリケーションソフトの各機能の処理を機能分散型で効率の良い処理方式を定義することにより、各処理に必要な命令ステップ数を大幅に削減する。

そこで、低い動作周波数でありながら高い処理能力を実現する低消費電力指向のヘテロジニアスマルチコアのアーキテクチャとして、クロック当りの演算処理能力の向上とともに、電力消費増加につながる付加回路の削減を図る。そのため、アーキテクチャ上で以下のアプローチをとる。

（１）浅い命令実行パイプライン：4〜5段
命令実行パイプラインが浅いため、分岐のペナルティは比較的小さい。そのため、付加回路が多い分岐予測回路は搭載しない。

（２）スーパースカラやVLIW等の命令の並列処理は行わない
命令並列の実効的な並列度は3〜4命令であり、そのための付加回路による消費電力の増加はそれ以上と考えられるため。

（３）データ並列性能有効活用
SIMD命令等によるデータ並列によるクロック当りの演算処理向上は、演算回路の増加以上の効果がある。そのため、ヘテロジニアスマルチコアとして搭載する各プロセッサコアのデータサイズ(データパス幅)は、アプリケーション機能に応じてNビット(32ビット、64ビット、128ビットなど)とする。

（４）特化型命令の追加
アプリケーション特化型命令として、演算のカスケーディングや特殊回路の実装により、1クロック当りの演算処理量を向上させる。

（５）キャッシュメモリの最小化
キャッシュメモリは付加回路が多く、消費電力増加につながる。そのため、キャッシュメモリの代わりに可能な限りレジスタやローカルメモリを使用する。

（６）データと命令のローカリティの向上
低消費電力の観点からは、レジスタファイル＜ローカルメモリ＜キャッシュメモリ＜共有オンチップメモリ＜外部メモリの順で有利となる。そのため、各プロセッサに内蔵するレジスタファイルやローカルメモリのサイズの最適化、共有オンチップメモリのサイズの最適化、外部メモリとのインターフェイスの最適化など、メモリ階層全体をデータと命令のローカリティの向上のために最適化する。

（７）コンパクトな命令コードサイズ
マルチコアでは、複数のプロセッサコアが実装されるため、命令フェッチに必要なバンド幅は、シングルプロセッサのN倍となる。そのため、チップ上にキャッシュメモリやプログラムメモリを持つが、その容量とこれらのメモリとプロセッサ間のバスによって消費される電力は、命令コードサイズにほぼ比例する。従って、各プロセッサコアの命令コードサイズを極力抑えるよう、基本命令長を16bitとする命令セットアーキテクチャを定義する。

上述の通りのアプローチを採用する本発明のコンピュータシステムでは、さらに以下の具体的構成を具備する。

まず、たとえば図２に例示したように、前述の図１に例示した貫通電極を介して３次元積層される半導体LSIチップ群は、バスインターフェイスを用いて接続される。積層される半導体LSIチップ群は、自発的に他のチップにアクセスするバスマスターチップ、およびバスインターフェイスを用いて他のチップからアクセスされるバススレーブチップからなり、それぞれ積層時(チップのテスト時に各チップ)にバスID(マスターチップ、スレーブチップのそれぞれに固有のID)が設定され、このバスIDに基づいて各チップのバスへのアクセスがバスインターフェイス回路によって調停されて、別々に設計された各チップ間におけるデータ送受やプログラム処理等の各種やり取りが自動的に保障される。バスインターフェイス回路については後述する。

たとえばビット幅の異なるデータの送受においては、各チップのデータ転送サイズの要件設定が、システムの起動時にホストとなるホストチップで動作するシステム初期化プログラムにより、初期化モードを使用してバスに接続された各チップの情報（たとえば製品ID、ベンダID、クラス、サブクラス、データサイズ、電源、電流といったデスクリプタ）を読み出すことによって認識される。ホストチップはバスID＝０であり、初期化モードでは、ホストチップが、バスIDを用いてアクセス先のチップを指定する。

各チップは、たとえば図３に例示したように分散アービトレーション回路を内蔵する。分散アービトレーション回路には、リクエストを発行するマスターチップ用のアービトレーション回路、およびリクエストを受け付けるスレーブチップ用のアービトレーション回路がある。たとえば、マスター用のアービトレーション回路はプロセッサチップなどのバスマスターチップに、スレーブ用のアービトレーション回路はメモリなどのバススレーブチップに搭載される。勿論各アービトレーション回路は固有のIDを持つ。各アービトレーション回路のIDは、たとえば図４に例示した構成により付与することができる。

以上の半導体LSIチップと電源用および共通バス用の前記貫通電極との配置の一例を、図５に示す。図５の例では、チップ上のアービトレーション回路に対して共通バス用の複数の貫通電極が配設され、チップ周辺領域に電源用の複数の貫通電極が配設されている。また、電源用貫通電極を介して電源に接続される各積層チップの電源割当て方法の一例を、図６に示す。積層した半導体LSIチップ群は、リセット中はいずれのチップも電源電極１のみを使用する。リセット中に、ホストチップは、イニシャライズ動作を行って各チップの電流要求情報を読み出し、各チップの使用する電源電極の番号をコンフィグレーションとして設定する。各チップ内でコンフィグレーション設定に基づいて行われる電源選択回路例については図７に示すとおりである。これら図６および図７に示す電源割当てによって、各チップの積層後、相互のチップを認識しイニシャライズ動作を行って、電源電極の割当てを最適化することができる。

ところで、バス構成については、トライステート信号によるクロック、バス使用要求、アドレス、コマンド、データ、ステータスを含む共通バスで接続される。マスターバスID＝0を持つホストチップがクロック信号をドライブする。各チップはバスIDに従って該当するバス使用権要求信号（具体例は図１３）をドライブする。そして、アービトレーションの結果、バス使用権を獲得したマスターチップがアドレス信号とコマンド信号をドライブする。データ信号は、データ転送の方向によって、書込みの場合はバス使用権を獲得したマスターチップが、読み出しの場合はアドレスで指定されたスレーブチップがドライブする。また、アドレスで指定されたスレーブチップは、ステータス信号をドライブする、
図８はそのバス信号の動作タイミングの一例である。この例では、１つのデータ転送処理が、３段のパイプラインステージに分けて行われる。先ず、第１ステージ（Ｓ０：バス使用要求ステージ）では、各チップは必要に応じてバス使用権要求信号をドライブする。各チップに内蔵されるアービトレーション回路は、自分のバス使用権要求信号と他のチップからのバス使用権要求信号を基に図１０、図１１に示す方法でアービトレーションを行い、どのチップがバス使用権を持つかを決める。アービトレーションの結果、バス使用権を獲得したチップは、第２ステージ（Ｓ１：バス要求創出ステージ）で、コマンド信号とアドレス信号をドライブする。そして第３ステージ（Ｓ２：バス・データ転送ステージ）で、データ転送が行われる。この３段のパイプライン処理は、図８に示すように１つのバス転送は、通常各ステージ1クロックサイクルで行われる。

図９はバス使用モードの一例を示す。ノーマル(シングル転送)モードは、データのリードやライトを３段のパイプライン処理1回のみ行う転送で、バスサイクルとして1サイクル分を占有する。スプリット転送モードは、マスターチップがスレーブチップからデータを読み出す場合で、スレーブチップからのデータ転送が上記Ｓ２で行えないようなアクセスサイクルの長いチップの場合に転送を２つのバスサイクルに分けて転送する。この場合スレーブチップは、読み出しデータが準備できるタイミングにあわせてバス使用権要求信号をドライブしてバス使用権を獲得する（図８中において、Ｓ０では左二番目のMaster-1と右端のSlave-2、Ｓ１では左二番目のReadと右端のsplit、Ｓ２では左二番目のNot yetと右端のReady）。バースト転送モードでは、バス使用権を獲得したチップがバス使用権をロックする（図１３のbus_lock信号をドライブする）ことによりバス使用権を連続して確保することにより、複数のバスサイクルを必要とするストリームデータ等の転送を連続して行うことができる。また、サイクリック転送モードは、ADC（A/Dコンバータ）による一定周期でのサンプリングデータの転送のような場合に、優先度の高いバス使用要求を用いることにより定期的にバス使用権を獲得することができる。

バス使用権のアービトレーションの一例については図１０に示す。マスターチップ(プロセッサ)間で1次のラウンドロビンを構成し、優先度の最も高いマスターチップ(プロセッサ)を示す内部状態を保持する。そして、この内部状態に応じて、スレーブチップからのバス使用要求がなければ、バス使用要求を発行したマスターチップの中で最も優先度の高い(図１１参照)チップにバス使用権を与えるアービトレーションを行う。次のクロックサイクルの内部状態は、バス使用権を獲得した次のプロセッサを優先順位１とする状態に遷移させることにより、効率よくラウンドロビンを回す。同様にスレーブチップ間で２次のラウンドロビンを構成する。そして、２次のラウンドロビンによるアービトレーションの結果は、１次のラウンドロビンによるアービトレーションよりも高い優先度を与えることにより、スプリット転送モードやサイクリック転送モード時のスレーブチップからの要求を優先してバス使用権を与える。

バス使用権の優先度制御の一例については図１１に示す。ここで、バス使用権ｎ優先度遷移については、バス使用リクエスト無しの場合、state(2:0)を保持し、バス使用リクエスト有りの場合、state(2:0)はバス使用権を獲得したチップID+1に遷移する。また、バス使用権の優先度調整については、図８のバス使用モードの一例に加え、サイクリック転送のために、スレーブは内蔵するタイマに同期して、一定周期でバス要求を出力することにより、定期的な転送を実現する。

図１２は、共通バスインターフェイス回路のチップ実装例を示す。この一例では、共通バスインターフェイス回路は、入出力ポートI/O、データ変換回路、バス調停回路、チップ識別IDメモリを備えている。LSIチップが持つアービトレーション回路に対して配設された共通バス用貫通電極と共通バスインターフェイス回路の入出力ポートI/Oとの間で共通バス信号が送受され、データ変換回路により、チップ内部回路との相互やり取りに必要なデータ形式の共通化のためのエンディアンの変換やデータ語長の変換といったデータ変換処理が施され、また、バス調停回路により、図１０、図１１に示すバス使用権の優先度制御に基づいて各チップのバスへのアクセスが調停される。

図１３は、バス信号の実装例を示す（マスター：８チップ、スレーブ：８チップ、計１６チップの場合）。図中のタイプについては以下のとおりである。
Ａ：Master:0がドライブする。他のチップは入力信号として参照する。
Ｂ：各チップはIDに基づき対応する１つの信号線をドライブし、それ以外の信号を入力として参照する。
Ｃ：バス権を保有するチップ、またはアクセス先のチップがドライブする。

以上のとおりの特徴を有する本発明は、低容量貫通電極を持つ３次元積層構造体とヘテロジニアスマルチコアチップとの組み合わせにより、以下の効果を実現することができる。

１）クロック周波数の低減
２）消費電力の低減
３）大容量データ処理に好適
４）システムの構築方法のフレキシビリティが広い
５）小型化
６）メモリチップの簡素化、高速大容量

本発明による低容量貫通電極を用いた３次元積層構造の一例を示す図。 本発明による３次元積層構造コンピュータシステムの一例を示す図。 半導体LSIチップの一例を示す図。 半導体LSIチップのID付与について説明する図。 貫通電極配置の一例を示す図。 電源割当ての一例を示す図。 各チップ内の電源選択回路の一例を示す図。 バス信号の動作タイミングの一例を示す図。 バス使用モードの一例を示す図。 バス使用権のアービトレーションの一例について説明する図。 バス使用権の優先度制御の一例を示す図。 共通バスインターフェイス回路実装の一例を示す図。 バス信号実装の一例を示す図。

Claims (19)

1. 各貫通電極の周囲が電着型ポリイミドによって絶縁されており、且つ各貫通電極がチップ内部のゲートにI/Oバッファゲートなしに接続され、該チップ内部のゲートとゲートとを接続する配線が持つ容量以下の静電容量を持つ、複数の貫通電極をチップ中央領域に有する半導体LSIチップを、基板上に複数個積層してなり、
   各半導体LSIチップの前記複数の貫通電極を共通バスとし、且つ各半導体LSIチップが異なる用途に応じて設計された特定用途用のものであり、該共通バスと接続される共通バスインターフェイス回路を持つ、
   ３次元積層構造体コンピュータシステム。
2. 前記共通バスインターフェイス回路は、入出力ポート、データ変換回路、バス調停回路、チップ識別IDメモリを備え、
   該バスインターフェイス回路は、入出力ポートと前記共通バス用の貫通電極との間で共通バス信号を送受し、データ変換回路によりデータ形式の共通化のためのデータ変換処理を実行し、バス調停回路により、チップ識別IDメモリ内の各チップのIDに対応するバス使用権の優先度制御に基づいて各チップのバスへのアクセスを調停する、
   請求項１記載の３次元積層構造体コンピュータシステム。
3. 各特定用途用の半導体LSIチップは、用途に応じた命令セットを持ち、相互にやり取りするデータの形式が共通となっている、請求項１又は２に記載の３次元積層構造体コンピュータシステム。
4. データ形式の共通化手段として、エンディアンを変換する回路を前記バスインターフェイス回路内に有する、請求項１乃至３のいずれかに記載の３次元積層構造体コンピュータシステム。
5. 別々に設計された半導体LSIチップ間のやり取りが自動的に保障される、請求項１乃至４のいずれかに記載の３次元積層構造体コンピュータシステム。
6. 前記保障は、チップ積層時に設定される各チップのバスIDに基づいて、各チップのバスへのアクセスが前記バスインターフェイス回路によって調停されることにより行われる、請求項５記載の３次元積層構造体コンピュータシステム。
7. ビット幅の異なるデータの任意の半導体LSIチップ間の送受を制御する回路を備える、請求項１乃至６のいずれかに記載の３次元積層構造体コンピュータシステム。
8. 前記ビット幅の異なるデータの設定は初期設定で認識する、請求項７記載の３次元積層構造体コンピュータシステム。
9. 前記認識は、システムの起動時にホストとなるホストチップで動作するシステム初期化プログラムによって、初期化モードを使用してバスに接続された各チップの情報を読み出すことによって行われる、請求項８記載の３次元積層構造体コンピュータシステム。
10. 前記各チップの情報は、製品ID、ベンダID、クラス、サブクラス、データサイズ、電源、および電流の少なくとも一つである、請求項９記載の３次元積層構造体コンピュータシステム。
11. 前記ホストチップは、マスターバスID=0を持ち、前記初期化モードにおいて、前記ホストチップは、バスIDを用いてアクセス先のチップを指定する、請求項９又は１０記載の３次元積層構造体コンピュータシステム。
12. 各半導体LSIチップの前記共通バスインターフェイス回路それぞれにアービトレーション回路が設けられて分散アービトレーション回路が構築されている、請求項１乃至１１のいずれかに記載の３次元積層構造体コンピュータシステム。
13. 前記分散アービトレーション回路は、リクエストを発行するマスター用のアービトレ−ション回路、およびリクエストを受け付けるスレーブ用のアービトレ−ション回路を含む、請求項１２記載の３次元積層構造体コンピュータシステム。
14. 各アービトレーション回路は固有のＩＤを持つ、請求項１２又は１３に記載の３次元積層構造体コンピュータシステム。
15. 各半導体LSIチップは、コアプロセッサ、メモリ、無線通信、インターフェイス、センサ、マンマシンインターフェイス、暗号処理チップの少なくとも一つからなり、分散並列処理プログラムにより制御される、請求項１乃至１４のいずれかに記載の３次元積層構造体コンピュータシステム。
16. 各半導体LSIチップは、コンピュータシステム設定用の初期化プログラムを前記分散並列処理プログラムとしてもつ、請求項１５記載の３次元積層構造体コンピュータシステム。
17. 前記初期化プログラムにおいて、前記ホストチップは、チップ固有の情報であるデスクリプタとバスIDに基づき、システムアドレスマップを作成し、該システムアドレスマップに従って、前記スレーブ用のアービトレ−ション回路を搭載する各バススレーブチップのベースアドレスと上限アドレスで規定されるアドレス範囲を設定する、請求項１６記載の３次元積層構造体コンピュータシステム。
18. 各バススレーブチップは、自己の前記アドレス範囲を前記共通バスインターフェイス回路に書込み、自己へのアクセスを検出する、請求項１７記載の３次元積層構造体コンピュータシステム。
19. 半導体LSIチップの積層後に、相互のチップを認識しイニシャライズ動作を行って、システムが最適化されている、請求項１乃至１８のいずれかに記載の３次元積層構造体コンピュータシステム。