JP3725453B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3725453B2 JP3725453B2 JP2001227041A JP2001227041A JP3725453B2 JP 3725453 B2 JP3725453 B2 JP 3725453B2 JP 2001227041 A JP2001227041 A JP 2001227041A JP 2001227041 A JP2001227041 A JP 2001227041A JP 3725453 B2 JP3725453 B2 JP 3725453B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- semiconductor substrate
- lsi chip
- light
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Optical Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に関する。
【0002】
【従来の技術】
バイポーラトランジスタや電界効果トランジスタ等の電子デバイスが微細化されることにより、LSIチップは動作速度が飛躍的に速くなってきている。
【0003】
しかしながら、LSIチップ内部の電子デバイスは高速化されてきているものの、LSIチップを実装するプリント基板での動作速度はLSIチップの動作速度より低く抑えられている。
【0004】
これは電子デバイスの動作周波数が上昇することに伴いプリント基板に形成された電気配線により伝送損失や雑音、電磁障害が増大するためである。したがって信号品質を劣化させないために、電気配線装置全体としてはプリント基板等の長い配線ほど動作周波数を下げる必要がある。
【0005】
このように現在のところ電気配線装置全体では、LSIチップの動作速度を向上しても、実装技術において速度低下を余儀なくされるという問題があり、LSIチップの動作速度よりも実装技術がシステム全体の動作速度を支配する傾向が近年益々強まってきている。
【0006】
そこでシステム全体の動作速度を向上するために実装技術で電気配線を短くすることが重要である。この解決策の一つとして、システム要素を可能な限りLSIチップ内に収容していくSOS(System on Silicon)の開発が進められている。しかしながら、SOSにおいてはLSIチップの集積規模が肥大化し易く、回路設計やレイアウト設計負荷の巨大化、製造歩留りに起因するチップ収率悪化や検査工程長大化などによるコストの増大が起こりやすい問題を持っている。
【0007】
また、別の方法として、複数のLSIチップを極力短い配線で実装するために、LSIチップをベアチップのまま実装し、1つのパッケージに収容するSIP(System in Package)技術の開発も盛んになりつつある。SIPは、LSIチップの設計や製造が従来と同じでありながら、チップ間配線長を短く且つ特定の配線形式で接続できるため高速動作が容易という利点がある。中でも、実装面積や配線長を極限まで縮小可能な3次元実装、即ち、LSIチップを積層して実装する方法が究極的な実装技術として注目されている。
【0008】
図15に、このような3次元実装LSIの例を示す。
【0009】
図15に示すように、CMOS等の能動素子30が表面に形成されたLSIチップ1が4層積層配置されている。それぞれのLSIチップ1には表面から裏面にかけて貫通孔31が設けられている。この貫通孔31の内壁には絶縁膜32が形成されており、貫通孔31の内部には貫通電極7が充填されている。
【0010】
それぞれのLSIチップ1は、貫通孔31に対して積層方向に位置合わせされており、金属バンプ8により固定されている。それぞれのLSIチップ1表面に形成されている能動素子30は図示しない表面配線により貫通孔31に形成された貫通電極7と接続されている。また、それぞれのLSIチップ1は金属バンプ8により電気的に接続され、電気信号を伝送することができる。
【0011】
このように3次元実装されたLSIチップ1は、ボード実装のためのインターポーザ6上に搭載されている。このインターポーザ6には、図示しない表面配線やコンタクトホールによって、裏面に形成された金属バンプ33と搭載しているLSIチップ1とを電気的に接続している。
【0012】
【発明が解決しようとする課題】
上記した従来の3次元実装された半導体装置では、LSIチップ1に形成された貫通電極7にて寄生容量が十分抑制されず、寄生インダクタンスと合わせた寄生LCR効果による波形劣化や波形歪が大きく、また貫通電極7の金属の表皮効果による抵抗の周波数依存性があり、実質的な伝送能力として配線あたり数Gbps程度が限界であった。
【0013】
本発明は、このような問題を解決するために成されたものであり高速化の限界を排除して配線あたり数十Gbps以上の高速伝送を可能とする半導体装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記目的を解決するために、本発明は、半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するLSIチップが複数積層配置され、
前記LSIチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われることを特徴とする半導体装置を提供する。
【0015】
このとき、前記貫通孔内に設けられ、前記信号光に対して透明な充填材を具備することが好ましい。
【0016】
また、前記LSIチップは、前記半導体基板上に形成され、前記貫通孔と光学的に接続された光素子を具備することが好ましい。
【0017】
また、前記LSIチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子を具備することが好ましい。
【0018】
また、前記発光素子或いは前記受光素子は前記貫通孔の周辺に形成されていることが好ましい。
【0019】
また、前記LSIチップの前記貫通孔間が位置合わせされ、前記貫通孔間に設けられた透明材料からなる球状或いは貫通孔方向に凸面を有する光接続バンプを具備することが好ましい。
【0020】
また、前記LSIチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子をそれぞれ具備し、前記発光素子或いは前記受光素子が対向するように前記LSIチップがそれぞれ位置合わせされ、前記貫通孔間に設けられた金属バンプとを具備することが好ましい。
【0021】
また、電力を供給し信号光を伝送することが可能な光電気複合インターポーザ上に前記LSIチップが搭載され、前記光電気複合インターポーザによって前記LSIチップに電力が供給され、かつ信号光が伝送されることが好ましい。
【0022】
本発明では、論理回路、アナログ回路などが集積されているLSIチップの基板表面から基板裏面に達する貫通孔を設け、貫通孔内壁に金属膜或いは誘電体膜などをコーティングし、前記LSIチップを複数個積層し、積層したLSIチップ間の信号伝送を、前記貫通孔を通じた光信号伝送で行うようにしたものである。
【0023】
【発明の実施の形態】
以下、本発明の実施形態について図を参照しながら説明する。
【0024】
図1は、本発明の第1の実施形態にかかる半導体装置の断面図である。
【0025】
図1に示すように、半導体基板1a表面にCMOS等の能動素子30が形成されたLSIチップ1が4層積層配置されている。それぞれのLSIチップ1には半導体基板1a表面から裏面にかけて貫通孔31a及び31bが設けられている。
【0026】
貫通孔31aの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成され、光に対して透明な樹脂からなる充填材2が充填されている。最上段のLSIチップ1の貫通孔31a上には発光素子3が形成されている。この発光素子3と能動素子30とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【0027】
貫通孔31aは、例えば20μm径でLSIチップ1の厚さ(例えば50μm)を貫通するように形成すればよい。貫通孔31aの内壁には、リーク電流を抑制するためのパッシベーション膜(例えばSiO2を厚さ0.2μm)を内面にコーティングする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属(Al、Cu、Au等)を例えば厚さ0.1μm形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子3の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【0028】
一方、貫通孔31bの内壁には絶縁膜32が形成され、Cu、Al、Au等のメッキによる貫通電極7が充填されている。この貫通電極7は、能動素子30と図示しない表面配線により接続され電力を供給する。
【0029】
それぞれのLSIチップ1は、貫通孔31a及び31bに対して積層方向に位置合わせされている。貫通孔31aでは、光に対して透明な樹脂からなる光接続バンプ4によって固定されている。貫通孔31bでは、半田金属等の金属バンプ8により固定されている。それぞれのLSIチップ1は、貫通孔31a及び光接続バンプ4を通じて信号光を伝送することができる。また、貫通孔31bの貫通電極7及び金属バンプ8を通じて電力供給することができる。
【0030】
このように3次元実装されたLSIチップ1は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ6上に搭載されている。この光電気複合インターポーザ6の基板6aの裏面には、金属バンプ33及び光接続バンプ4が形成されている。また、基板6a上には図示しない表面配線が形成されコンタクトホール50によって、最下段のLSIチップ1の金属バンプ8と裏面に形成された金属バンプ33とが電気的に接続されている。
【0031】
また、この光電気複合インターポーザ6の基板6aには、図示しない光導波路配線が形成されており、光電気複合インターポーザ6での光配線が可能になっている。また、基板6a上に形成された受光素子5がこの下に形成されたコンタクトホール51によって、基板6a裏面に形成された光送信素子11に電気接続され、基板6a裏面下部の光接続バンプ4が図示しない実装ボードの光導波路と光学的に結合されている。また、最下段のLSIチップ1の光接続バンプ4を光電気複合インターポーザ6の図示しない光導波路や貫通孔により、基板6a裏面下部の光接続バンプ4と光学的に結合することもできる。
【0032】
ここで光電気複合インターポーザ6は、LSIチップ1と外部の実装ボードとの光学的な接続及び電気的な接続を可能とするための中間的な基板である。この光電気複合インターポーザ6を設けることで、実装ボードに実装しやすくできる。
【0033】
次に、図2に、図1に示す貫通孔31aの拡大図を示す。
【0034】
図2に示すように、LSIチップ1の半導体基板1aの端部に貫通孔31aが形成されている。貫通孔31aの内壁には、絶縁膜からなるパッシベーション膜10が形成されている。パッシベーション膜10上には、光反射用のコーティング9が形成されている。
【0035】
このような貫通孔31aは多モードの光導波管となるが、伝送距離がLSIチップの半導体基板1aの基板厚程度と非常に短いためモード分散等による伝送帯域制限は殆ど問題にならない。また、ここでは透明な充填材は形成しない例を示したが、貫通孔31aは内部に透明な樹脂、ガラス等の充填材料2を設け、ごみ等の進入を防止するようにしても良い。
【0036】
本実施形態に示す半導体装置では、LSIチップ1の半導体基板1の表面から裏面に掛けて貫通孔31aを形成し、この貫通孔31aによりLSIチップ間を光接続している。貫通孔31a内壁には光反射用のコーティングが形成されているため、貫通孔31a外への光リークが少なく、他の光接続路と干渉することがない。したがって光接続路のピッチを非常に狭く、且つ、非常に多数の並列数で形成することができる。
【0037】
尚、貫通孔31aの径は、あまり大きいと後で説明する受光素子の受光径を大きくしなければならず、1Gbps以上の配線とするには貫通口径を50μm以下に制限することが望ましい。また、通常のLSI外部接続パッドのピッチが100μm程度であり、同等の端子数(貫通口数)を確保しながらチップ強度を保つためにもこの制限が望ましい。
【0038】
次に、本実施形態による半導体装置の具体的な応用例として、最上段のLSIチップがマスタークロックを発生するマスターとし、2段目以下のLSIチップがマスタークロックに同期して動作するスレーブとして、クロック分配機能を示すマスタースレーブ型半導体装置について説明する。
【0039】
図3は、図1に示す最上段のLSIチップ1(マスター)に装着された発光素子3を半導体基板1aの貫通孔31a上に実装したときの構成を示した図であり、(a)に上面図、(b)に断面図を示す。
【0040】
図3に示すように、LSIチップ(マスター)の半導体基板1aに形成された貫通孔31aの上部に発光素子(例えば面発光レーザ等の高速発光素子)3が装着されている。この発光素子3と半導体基板1aとの間には、発光素子3を駆動するための電極12が形成されている。この電極12は、最上段のLSIチップ(マスター)に設けられた図示しないドライバー回路に接続される。
【0041】
図4は、図1に示す2段目以下のLSIチップ1(スレーブ)の半導体基板1aの貫通孔31a周辺部に形成された受光素子52であり、(a)に上面図、(b)に断面図を示す。
【0042】
図4に示すように、LSIチップ(スレーブ)の半導体基板1aに形成された貫通孔31aの上部に受光素子52(例えばPINフォトダイオード等)が形成されている。
【0043】
この受光素子52は、半導体基板1aがn型とすると、貫通孔31aの周辺にi型受光層13が形成されている。このi型受光層13中にはp型拡散層14が形成されている。p型拡散層14上には電極15が形成されている。この電極15はLSIチップ1に設けられた受信再生回路に接続されている。
【0044】
このようにして形成された受光素子52に、上段から信号光(図4(b)矢印)が入力するとi型受光層13で光電変換されて電気信号として電極15に伝送される。すなわち図1に示す最上段のLSIチップ1(マスター)から貫通孔31aを通ってきた信号光の一部が、2段目以降のLSIチップ1(スレーブ)の貫通孔31aの周辺部に形成された受光素子52のリング状に形成された受光領域(p型拡散層14下部)に入射する。そして受光素子52により光信号から電気信号に変換され、この段のLSIチップ1(スレーブ)に形成された能動素子30へと信号伝達する。
【0045】
また、一部の信号光は、LSIチップ1(スレーブ)の貫通孔31aからさらに下段に通過され、さらに下段のLSIチップ(スレーブ)に信号光を伝送する。
【0046】
次に、図5に、貫通孔31a間を光接続するための光バンプ16の形成方法について説明する。
【0047】
先ず、図5(a)に示すように、シリコーンなどの透明樹脂により形成された球状バンプ16を下段のLSIチップ1に設けられた貫通孔31a上に置く。
【0048】
次に、図5(b)に示すように、上段のLSIチップ1の貫通孔31aに球状バンプ16を位置合わせして、圧着することにより両LSIチップ1の貫通孔31aを光バンプ16によって接続する。
【0049】
このとき、貫通孔31a内に押し込められた光バンプ16の表面が貫通孔31a方向に凸面を持つようにすると、レンズ作用により光結合効率を向上させることができる。
【0050】
次に、図6に、図4で説明したスレーブに用いたLSIチップの受光素子52について、素子サイズの関係を模式的に示す。
【0051】
図6(a)は、最上段直下のLSIチップ(スレーブ)、図6(b)は中間のLSIチップ(スレーブ)、図6(c)は最下段のLSIチップ(スレーブ)(図1ではインターポーザ上の受光素子5を示す)である。31aは貫通孔、14は受光領域を示す。
【0052】
図6に示すように、下段に行くほど貫通孔31aの径が小さくなっている。こうすることで各段の受光素子52の入射パワーを均一化することができる。このとき、貫通孔31aの径は上段の貫通孔31aの径と透過パワーの割合で決めればよい。
【0053】
また、受光素子52の受光領域14の径は上段の貫通孔31aの径とLSIチップの積層精度、即ち、貫通孔31aの合わせ精度により決定すればよい。
【0054】
このように構成された図1に示す半導体装置について、LSIチップ(マスター)のクロック信号が、下段の2段目以降のLSIチップ(スレーブ)に到達する時間を求める。LSIチップ厚を50μm、積層時の光バンプ厚を10μmとすると、2段目のLSIチップ(スレーブ)で約0.22ps、最下段のインターポーザで約0.88psと、2段目と最下段の時間差が0.66ps、即ち、1ps以内の時間差となる。これはクロック同期の時間マージンを10%以内と厳しくしても、100GHz以上のクロックでの同期動作が可能ということに相当し、電気配線による3次元実装では到底実現し得ない高速同期動作が実現可能となる。
【0055】
次に、本発明の第2の実施形態にかかる半導体装置について説明する。本実施形態では、積層されたLSIチップの中間段同士で光接続を行う場合の構成例を示す。
【0056】
図7、図8は上段LSIチップから下段LSIチップに信号光を伝送する場合の発光素子17(図7(a)上面図、(b)断面図)及び受光素子19(図8(a)上面図、(b)断面図)が半導体基板1a上に形成された構成を示す図である。
【0057】
図9、図10は下段LSIチップから上段LSIチップに信号光を伝送する場合の発光素子17(図10(a)上面図、(b)断面図)及び受光素子19(図9(a)上面図、(b)断面図)が半導体基板1a上に形成された構成を示す図である。
【0058】
先ず、図7及び図10において、発光素子17(例えば面発光レーザ等の高速発光素子)は、p型光閉じ込め層/活性層/n型光閉じ込め層の3層で形成されている。このp型光閉じ込め層/活性層/n型光閉じ込め層を囲むように電流制限領域18が形成されている。電流制限領域18は、例えばGaAs系、InP系発光素子の場合、プロトン又はボロンの注入による高抵抗領域である。この電流制限領域18は、3層構造の発光領域に電流を集中させるためのものである。p型光閉じ込め層/活性層/n型光閉じ込め層の3層構造上には、能動領域の電極12が形成されている。電流制限領域18は、貫通孔31aの形成時、又は貫通孔31aの形成後、貫通孔31aに位置合わせして形成することができる。これにより、異種材料からなる発光素子を粗調搭載した後に精密な位置合わせを半導体プロセス技術により行うことができる。
【0059】
図7及び図10においては、p型光閉じ込め層/活性層/n型光閉じ込め層の下にある電極は省略しているが、これは光素子をLSIチップと同種材料でモノリシック形成する場合や異種材料を直接接着して形成する場合等を想定したものであり、貫通孔31a以外の部分に電極を設けて半田接続、金属接続を用いて形成しても構わない。
【0060】
次に、図8及び図9において、受光素子19(例えばPINフォトダイオード等)は、n型層/i型受光層/n型層の3層で形成されている。p型領域20は、例えばGaAs系、InP系受光素子の場合、Zn拡散等により形成される。能動領域の周辺には電極15が形成されている。受光領域を規定するp型領域20は、貫通孔の形成時、又は貫通孔の形成後、貫通孔に位置合わせして形成することができる。これにより、異種材料からなる発光素子を粗調搭載した後に精密な位置合わせを半導体プロセス技術により行うことができる。但し、p型拡散層の形成には高温プロセスが伴うため、予めn型層、i型受光層、p型層の構成としておき、位置合わせしてp型領域をメサエッチングする方法で形成することも可能である。
【0061】
図8及び図9では、光素子下面の電極は省略しているが、これは光素子をLSIチップと同種材料でモノリシック形成する場合や異種材料を直接接着して形成する場合等を想定したものであり、貫通孔以外の部分に電極を設けて半田接続、金属接続を用いて形成しても構わない。
【0062】
次に、図11に、これらの光素子を用いて構成した第2の実施形態に係る半導体装置を示す。
【0063】
図11は、積層チップの周辺領域(外部接続パッド領域)の断面を想定したものであり、通常LSIチップのボンディングパッドの代わりに、給電用の貫通電極7、信号接続用の貫通孔31aが配置され、下方接続用光素子(図7、図8)、又は上方接続用光素子(図9、図10)の組み合わせが各LSIチップに配置されている様子を示している。
【0064】
図11に示すように、半導体基板1a表面にCMOS等の能動素子(図示せず)が形成されたLSIチップ1が4層積層配置されている。それぞれのLSIチップ1には半導体基板1a表面から裏面にかけて貫通孔31a及び31bが設けられている。
【0065】
貫通孔31aの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成されている。この貫通孔31a内部には、光に対して透明な樹脂を充填してもよい。貫通孔31a上或いは下には、図7乃至図10で説明した発光素子17或いは受光素子19等の光素子が形成されている。この光素子と半導体基板1a上に形成された図示しない能動素子とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【0066】
貫通孔31aは、例えば20μm径でLSIチップ1の厚さ(例えば50μm)を貫通する長さに形成すればよい。貫通孔31bの内壁には、リーク電流を抑制するためのパッシベーション膜(例えばSiO2を厚さ0.2μm)を内面にコートする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属(Al、Cu、Au等)を例えば厚さ0.1μm形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【0067】
一方、貫通孔31bの内壁には絶縁膜32が形成され、Cu、Al、Au等でメッキされた貫通電極7が充填されている。この貫通電極7は、半導体基板1a上に形成された図示しない能動素子と図示しない表面配線により接続され電力を供給する。
【0068】
貫通孔31aでは、光に対して透明な樹脂からなる光接続バンプ4によって固定されている。貫通孔31bでは、半田金属等の金属バンプ8により固定されている。それぞれのLSIチップ1は、貫通孔31a及び光接続バンプ4を通じて信号光を伝送することができる。また、貫通孔31bの貫通電極7及び金属バンプ8を通じて電力供給することができる。
【0069】
このように3次元実装されたLSIチップ1は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ6上に搭載されている。この光電気複合インターポーザ6には、図示しない表面配線やコンタクトホール及び光導波路によって、裏面に形成された金属バンプ33とLSIチップ1とを電気的に接続し、また6a下部の光接続バンプ4とLSIチップ1との間で電気又は光による信号伝送を可能としている。
【0070】
ここで光電気複合インターポーザ6は、第1の実施形態で説明したものと同様であり、LSIチップ1の信号を実装ボードに電機接続又は光接続する機能がある。
【0071】
図1に示す第1の実施形態では、最上段のLSIチップ1(マスター)から送出する信号を中間及び最下段のLSIチップ1(スレーブ)が受動的に受けるだけであり、特定の用途に応用が限定される。この実施形態では各段のLSIチップ1が任意の段のLSIチップ1に対して信号を送れるため、その制限がなくなる。これにより、マイクロプロセッサチップとメモリチップの積層モジュール、マルチプロセッサモジュールなど、高速チップ間配線が必要な用途に適用可能となり、また、各貫通孔の光接続速度として貫通孔あたり10Gbpsから50Gbpsといった高速配線が可能であるため、従来にない高速のシステム構築が可能となる。
【0072】
次に、図12及び図13に、第3の実施形態にかかる半導体装置に用いるLSIチップの構造を示す。
【0073】
この実施例は、図12及び図13に示すように、1つのLSIチップに発光素子17と受光素子19を貫通孔31aの上下に設けたものである。
【0074】
図12は、半導体基板1aに形成された貫通孔31aの上部に発光素子17が形成され下部に受光素子19が形成されている。これは上部で発せられた信号光が下部に伝えられるものである。
【0075】
図13は、逆に、半導体基板1aに形成された貫通孔31aの上部に受光素子19が形成され下部に発光素子17が形成されている。これは下部で発せられた信号光が上部に伝えられるものである。
【0076】
その他の構造は図7乃至図10に示す発光素子17及び受光素子19と同一であり、その符号の説明は省略する。
【0077】
これらの構造では、LSIチップ裏面に電気接続パッドを設け、裏面側光素子はその電気接続パッドに接続される。このLSIチップを積層する場合、LSIチップ間の接続は金属バンプを用いた電気的な接続となる。従って、光接続はLSIチップ内部に閉じられており、LSI外部には電気的な接続が行われるだけとなる。
【0078】
図14に、図12及び図13で説明した構造のLSIチップを積層した第3の実施形態にかかる半導体装置の断面図を示す。
【0079】
図14に示すように、半導体基板1a表面にCMOS等の能動素子(図示せず)が形成されたLSIチップ1が4層積層配置されている。それぞれのLSIチップ1には半導体基板1a表面から裏面にかけて貫通孔31a及び31bが設けられている。
【0080】
貫通孔31aの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成されている。この貫通孔31a内部には、光に対して透明な樹脂を充填してもよい。貫通孔31a上或いは下には、図12乃至図13で説明した発光素子17或いは受光素子19等の光素子が形成されている。この光素子と半導体基板1a上に形成された図示しない能動素子とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【0081】
貫通孔31aは、例えば20μm径でLSIチップ1の厚さ(例えば50μm)を貫通する長さに形成すればよい。貫通孔31bの内壁には、リーク電流を抑制するためのパッシベーション膜(例えばSiO2を厚さ0.2μm)を内面にコートする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属(Al、Cu、Au等)を例えば厚さ0.1μm形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【0082】
一方、貫通孔31bの内壁には絶縁膜32が形成され、Cu、Al、Au等でメッキされた貫通電極7が充填されている。この貫通電極7は、半導体基板1a上の図示しない能動素子と図示しない表面配線により接続され電力を供給する。
【0083】
貫通孔31a及び貫通孔31bは、半田金属等の金属バンプ8により固定されている。LSIチップ1は、貫通孔31a及び発光素子17及び受光素子19を通じて信号光を伝送することができる。また、貫通孔31bの貫通電極7及び金属バンプ8を通じて電力供給することができる。
【0084】
このように3次元実装されたLSIチップ1は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ6上に搭載されている。この光電気複合インターポーザ6には、第1の実施形態と同様である。
【0085】
図14から分るように、LSIチップ1の積層実装が金属バンプ8を用いた接続だけといった従来と同様の実装方式が適用できる。しかしLSIチップ1の内部の配線が光接続であるため、高速の貫通電極を用いた3次元実装と等価となり、実装方法が従来と同等でありながら格段に高速の配線が実現できるといった特徴を持つ。
【0086】
【発明の効果】
本発明では、LSIチップの表裏の配線を光配線とすることで、3次元実装されたLSIチップを具備する半導体装置を大幅に高速化することを可能とする。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態にかかる半導体装置の断面図。
【図2】 本発明の第1の実施形態にかかる半導体装置のLSIチップに形成された貫通孔の拡大図。
【図3】 本発明の第1の実施形態にかかる半導体装置の最上段のLSIチップ(マスター)に装着された発光素子の実装構成を示した図であり、(a)は上面図、(b)は断面図である。
【図4】 本発明の第1の実施形態にかかる半導体装置の2段目以下のLSIチップ1(スレーブ)に形成された受光素子であり、(a)は上面図、(b)は断面図である。
【図5】 本発明の第1の実施形態にかかる半導体装置の積層するLSIチップの貫通孔間を光接続するための光バンプの形成方法を説明するための概略図。
【図6】 本発明の第1の実施形態にかかる半導体装置の受光素子を示す概略図であり、(a)は上層、(b)は中間層、(c)は下層のLSIチップ(スレーブ)である。
【図7】 本発明の第2の実施形態に用いる発光素子を示す概略図であり、(a)は上面図、(b)は断面図である。
【図8】 本発明の第2の実施形態に用いる受光素子を示す概略図であり、(a)は上面図、(b)は断面図である。
【図9】 本発明の第2の実施形態に用いる受光素子を示す概略図であり、(a)は上面図、(b)は断面図である。
【図10】 本発明の第2の実施形態に用いる発光素子を示す概略図であり、(a)は上面図、(b)は断面図である。
【図11】 本発明の第2の実施形態にかかる半導体装置の断面図。
【図12】 本発明の第3の実施形態に用いる光接続路を示す概略図。
【図13】 本発明の第3の実施形態に用いる光接続路を示す概略図。
【図14】 本発明の第3の実施形態にかかる半導体装置の断面図。
【図15】 従来の半導体装置の断面図。
【符号の説明】
1・・・LSIチップ
1a・・・半導体基板
2・・・透明樹脂
3・・・発光素子
4・・・光バンプ
5・・・受光素子
6・・・インターポーザ
7・・・貫通電極
8・・・金属バンプ
9・・・金属コーティング
10・・・パッシベーション膜
11・・・光送信素子
12・・・電極
13・・・受光層
14・・・拡散領域
15・・・電極
16・・・透明樹脂(光バンプ)
17・・・発光素子
18・・・電流制限領域
19・・・受光素子
20・・・拡散領域
30・・・能動素子
31a、31b・・・貫通孔
33・・・金属バンプ
50、51・・・コンタクトホール
52・・・受光素子
Claims (9)
- 半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するLSIチップが複数積層配置され、
前記LSIチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われることを特徴とする半導体装置。 - 前記貫通孔内に設けられ、前記信号光に対して透明な充填材とを具備することを特徴とする請求項1記載の半導体装置。
- 前記LSIチップは、前記半導体基板上に形成され、前記貫通孔と光学的に接続された光素子を具備することを特徴とする請求項1記載の半導体装置。
- 前記LSIチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子を具備することを特徴とする請求項1記載の半導体装置。
- 前記発光素子或いは前記受光素子は前記貫通孔の周辺に形成されていることを特徴とする請求項4記載の半導体装置。
- 前記LSIチップの前記貫通孔間が積層方向に位置合わせされ、前記貫通孔間に設けられた透明材料からなる球状或いは貫通孔方向に凸面を有する光接続バンプを具備することを特徴とする請求項1或いは請求項3記載の半導体装置。
- 半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するLSIチップが複数積層配置され、
前記LSIチップは、前記貫通孔における前記半導体基板の表面および裏面に設けられた発光素子および受光素子をそれぞれ具備し、
前記発光素子および前記受光素子と前記能動素子とは前記半導体基板の表面配線により電気的に接続されるとともに、前記複数のLSIチップ間の接続を金属バンプを用いた電気的な接続で行うことを特徴とする半導体装置。 - 電力を供給し信号光を伝送することが可能な光電気複合インターポーザ上に前記LSIチップが搭載され、前記光電気複合インターポーザによって前記LSIチップに電力が供給され、かつ信号光が伝送されることを特徴とする請求項1記載の半導体装置。
- 半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングと、前記半導体基板表面から裏面に達する貫通孔内壁に形成された絶縁膜および貫通電極とを具備するLSIチップが複数積層配置され、
前記LSIチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われ、且つ前記LSIチップ間の電力の供給が前記貫通電極で行われることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001227041A JP3725453B2 (ja) | 2001-07-27 | 2001-07-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001227041A JP3725453B2 (ja) | 2001-07-27 | 2001-07-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003046057A JP2003046057A (ja) | 2003-02-14 |
JP3725453B2 true JP3725453B2 (ja) | 2005-12-14 |
Family
ID=19059762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001227041A Expired - Fee Related JP3725453B2 (ja) | 2001-07-27 | 2001-07-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3725453B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4419049B2 (ja) | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
JP4340517B2 (ja) | 2003-10-30 | 2009-10-07 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
CN100365810C (zh) * | 2005-03-15 | 2008-01-30 | 李奕权 | 漫射和镭射光电偶合的集成电路信号线 |
US7453058B2 (en) * | 2005-03-15 | 2008-11-18 | Fujitsu Limited | Optical bumps for low-loss interconnection between a device and its supported substrate and related methods |
CN100456474C (zh) * | 2005-06-24 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置、半导体装置的制造方法及电子设备 |
US7906846B2 (en) | 2005-09-06 | 2011-03-15 | Nec Corporation | Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil |
KR100872711B1 (ko) * | 2007-06-29 | 2008-12-05 | 주식회사 동부하이텍 | 칩적층 구조물 및 이의 제조 방법 |
TWI470762B (zh) * | 2007-07-27 | 2015-01-21 | 尼康股份有限公司 | Laminated semiconductor device |
JP5412662B2 (ja) * | 2008-03-31 | 2014-02-12 | 独立行政法人産業技術総合研究所 | 低容量貫通電極を持つ3次元積層構造体コンピュータシステム |
US8035198B2 (en) * | 2008-08-08 | 2011-10-11 | International Business Machines Corporation | Through wafer via and method of making same |
CN102160177B (zh) * | 2008-09-18 | 2015-01-21 | 国立大学法人东京大学 | 半导体装置的制造方法 |
JP5574639B2 (ja) | 2009-08-21 | 2014-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2013105025A (ja) * | 2011-11-14 | 2013-05-30 | Panasonic Corp | 光電気配線基板及び電子部品の実装体 |
JP2013222095A (ja) * | 2012-04-17 | 2013-10-28 | Panasonic Corp | 光モジュールの実装体 |
-
2001
- 2001-07-27 JP JP2001227041A patent/JP3725453B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003046057A (ja) | 2003-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3728147B2 (ja) | 光電気混載配線基板 | |
US7271461B2 (en) | Stackable optoelectronics chip-to-chip interconnects and method of manufacturing | |
KR100704390B1 (ko) | 인터페이스 모듈을 갖춘 대규모 집적회로 패키지와 이패키지에 사용되는 전송라인 헤더 | |
JP3803596B2 (ja) | パッケージ型半導体装置 | |
JP3725453B2 (ja) | 半導体装置 | |
US20190044002A1 (en) | Optoelectronic module package | |
US7656926B2 (en) | Optical connection device and method of fabricating the same | |
US8989531B2 (en) | Optical-electrical wiring board and optical module | |
US20080008477A1 (en) | Optical transmission between devices on circuit board | |
KR20120061788A (ko) | 광 전기 복합 배선 모듈 및 그 제조 방법 | |
US7315669B2 (en) | Photoelectric transducer and photoelectric transducer element array | |
US8871570B2 (en) | Method of fabricating integrated optoelectronic interconnects with side mounted transducer | |
JP2014038910A (ja) | 光電気集積パッケージモジュール | |
JP2012226342A (ja) | 光モジュール、光モジュールの製造方法、及び、光通信装置 | |
US6789959B1 (en) | Fiber optic integrated circuit package using micromirrors | |
JP3684112B2 (ja) | 光電気混載配線基板、その駆動方法、およびそれを用いた電子回路装置 | |
JP2004286835A (ja) | 光学素子搭載装置及びその製造方法、光学素子搭載装置付き配線基板 | |
US20130243368A1 (en) | Optoelectronic interconnects using l-shaped fixture | |
JP4307902B2 (ja) | 光学素子実装パッケージ、光電気複合実装配線基板 | |
JP2001007352A (ja) | 光・電気混載モジュール | |
US20070164297A1 (en) | Optical-element integrated semiconductor integrated circuit and fabrication method thereof | |
JP2004288713A (ja) | 光学素子搭載装置の製造方法 | |
JP7334782B2 (ja) | 光電ファイバ、通信装置および光電ファイバの製造方法 | |
CN117250702B (zh) | 一种光电共封装模块及光电共封装方法 | |
US20220262962A1 (en) | Optoelectronic module package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050913 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050921 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3725453 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130930 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |