JP2003046057A - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- Optical Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 最小実装構成と配線あたり数１０Ｇｂｐｓの
伝送速度を実現する半導体装置を提供することを目的と
する。 【解決手段】 半導体基板１ａと、半導体基板１ａ表面
に形成された能動素子３０と、半導体基板１ａ表面から
半導体基板１ａ裏面に達する貫通孔３１ａと、貫通孔３
１ａ内壁に形成された金属膜或いは誘電体膜とを具備す
るＬＳＩチップ１を複数積層配置する。ＬＳＩチップ１
間の能動素子３０の信号伝送が、半導体基板１ａに設け
られた貫通孔３１ａを通じた信号光で行われる。
伝送速度を実現する半導体装置を提供することを目的と
する。 【解決手段】 半導体基板１ａと、半導体基板１ａ表面
に形成された能動素子３０と、半導体基板１ａ表面から
半導体基板１ａ裏面に達する貫通孔３１ａと、貫通孔３
１ａ内壁に形成された金属膜或いは誘電体膜とを具備す
るＬＳＩチップ１を複数積層配置する。ＬＳＩチップ１
間の能動素子３０の信号伝送が、半導体基板１ａに設け
られた貫通孔３１ａを通じた信号光で行われる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。
る。
【０００２】
【従来の技術】バイポーラトランジスタや電界効果トラ
ンジスタ等の電子デバイスが微細化されることにより、
ＬＳＩチップは動作速度が飛躍的に速くなってきてい
る。
ンジスタ等の電子デバイスが微細化されることにより、
ＬＳＩチップは動作速度が飛躍的に速くなってきてい
る。
【０００３】しかしながら、ＬＳＩチップ内部の電子デ
バイスは高速化されてきているものの、ＬＳＩチップを
実装するプリント基板での動作速度はＬＳＩチップの動
作速度より低く抑えられている。
バイスは高速化されてきているものの、ＬＳＩチップを
実装するプリント基板での動作速度はＬＳＩチップの動
作速度より低く抑えられている。
【０００４】これは電子デバイスの動作周波数が上昇す
ることに伴いプリント基板に形成された電気配線により
伝送損失や雑音、電磁障害が増大するためである。した
がって信号品質を劣化させないために、電気配線装置全
体としてはプリント基板等の長い配線ほど動作周波数を
下げる必要がある。
ることに伴いプリント基板に形成された電気配線により
伝送損失や雑音、電磁障害が増大するためである。した
がって信号品質を劣化させないために、電気配線装置全
体としてはプリント基板等の長い配線ほど動作周波数を
下げる必要がある。
【０００５】このように現在のところ電気配線装置全体
では、ＬＳＩチップの動作速度を向上しても、実装技術
において速度低下を余儀なくされるという問題があり、
ＬＳＩチップの動作速度よりも実装技術がシステム全体
の動作速度を支配する傾向が近年益々強まってきてい
る。
では、ＬＳＩチップの動作速度を向上しても、実装技術
において速度低下を余儀なくされるという問題があり、
ＬＳＩチップの動作速度よりも実装技術がシステム全体
の動作速度を支配する傾向が近年益々強まってきてい
る。
【０００６】そこでシステム全体の動作速度を向上する
ために実装技術で電気配線を短くすることが重要であ
る。この解決策の一つとして、システム要素を可能な限
りＬＳＩチップ内に収容していくＳＯＳ（Ｓｙｓｔｅｍ
ｏｎ Ｓｉｌｉｃｏｎ）の開発が進められている。し
かしながら、ＳＯＳにおいてはＬＳＩチップの集積規模
が肥大化し易く、回路設計やレイアウト設計負荷の巨大
化、製造歩留りに起因するチップ収率悪化や検査工程長
大化などによるコストの増大が起こりやすい問題を持っ
ている。
ために実装技術で電気配線を短くすることが重要であ
る。この解決策の一つとして、システム要素を可能な限
りＬＳＩチップ内に収容していくＳＯＳ（Ｓｙｓｔｅｍ
ｏｎ Ｓｉｌｉｃｏｎ）の開発が進められている。し
かしながら、ＳＯＳにおいてはＬＳＩチップの集積規模
が肥大化し易く、回路設計やレイアウト設計負荷の巨大
化、製造歩留りに起因するチップ収率悪化や検査工程長
大化などによるコストの増大が起こりやすい問題を持っ
ている。
【０００７】また、別の方法として、複数のＬＳＩチッ
プを極力短い配線で実装するために、ＬＳＩチップをベ
アチップのまま実装し、１つのパッケージに収容するＳ
ＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術の開
発も盛んになりつつある。ＳＩＰは、ＬＳＩチップの設
計や製造が従来と同じでありながら、チップ間配線長を
短く且つ特定の配線形式で接続できるため高速動作が容
易という利点がある。中でも、実装面積や配線長を極限
まで縮小可能な３次元実装、即ち、ＬＳＩチップを積層
して実装する方法が究極的な実装技術として注目されて
いる。
プを極力短い配線で実装するために、ＬＳＩチップをベ
アチップのまま実装し、１つのパッケージに収容するＳ
ＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術の開
発も盛んになりつつある。ＳＩＰは、ＬＳＩチップの設
計や製造が従来と同じでありながら、チップ間配線長を
短く且つ特定の配線形式で接続できるため高速動作が容
易という利点がある。中でも、実装面積や配線長を極限
まで縮小可能な３次元実装、即ち、ＬＳＩチップを積層
して実装する方法が究極的な実装技術として注目されて
いる。
【０００８】図１５に、このような３次元実装ＬＳＩの
例を示す。
例を示す。
【０００９】図１５に示すように、ＣＭＯＳ等の能動素
子３０が表面に形成されたＬＳＩチップ１が４層積層配
置されている。それぞれのＬＳＩチップ１には表面から
裏面にかけて貫通孔３１が設けられている。この貫通孔
３１の内壁には絶縁膜３２が形成されており、貫通孔３
１の内部には貫通電極７が充填されている。
子３０が表面に形成されたＬＳＩチップ１が４層積層配
置されている。それぞれのＬＳＩチップ１には表面から
裏面にかけて貫通孔３１が設けられている。この貫通孔
３１の内壁には絶縁膜３２が形成されており、貫通孔３
１の内部には貫通電極７が充填されている。
【００１０】それぞれのＬＳＩチップ１は、貫通孔３１
に対して積層方向に位置合わせされており、金属バンプ
８により固定されている。それぞれのＬＳＩチップ１表
面に形成されている能動素子３０は図示しない表面配線
により貫通孔３１に形成された貫通電極７と接続されて
いる。また、それぞれのＬＳＩチップ１は金属バンプ８
により電気的に接続され、電気信号を伝送することがで
きる。
に対して積層方向に位置合わせされており、金属バンプ
８により固定されている。それぞれのＬＳＩチップ１表
面に形成されている能動素子３０は図示しない表面配線
により貫通孔３１に形成された貫通電極７と接続されて
いる。また、それぞれのＬＳＩチップ１は金属バンプ８
により電気的に接続され、電気信号を伝送することがで
きる。
【００１１】このように３次元実装されたＬＳＩチップ
１は、ボード実装のためのインターポーザ６上に搭載さ
れている。このインターポーザ６には、図示しない表面
配線やコンタクトホールによって、裏面に形成された金
属バンプ３３と搭載しているＬＳＩチップ１とを電気的
に接続している。
１は、ボード実装のためのインターポーザ６上に搭載さ
れている。このインターポーザ６には、図示しない表面
配線やコンタクトホールによって、裏面に形成された金
属バンプ３３と搭載しているＬＳＩチップ１とを電気的
に接続している。
【００１２】
【発明が解決しようとする課題】上記した従来の３次元
実装された半導体装置では、ＬＳＩチップ１に形成され
た貫通電極７にて寄生容量が十分抑制されず、寄生イン
ダクタンスと合わせた寄生ＬＣＲ効果による波形劣化や
波形歪が大きく、また貫通電極７の金属の表皮効果によ
る抵抗の周波数依存性があり、実質的な伝送能力として
配線あたり数Ｇｂｐｓ程度が限界であった。
実装された半導体装置では、ＬＳＩチップ１に形成され
た貫通電極７にて寄生容量が十分抑制されず、寄生イン
ダクタンスと合わせた寄生ＬＣＲ効果による波形劣化や
波形歪が大きく、また貫通電極７の金属の表皮効果によ
る抵抗の周波数依存性があり、実質的な伝送能力として
配線あたり数Ｇｂｐｓ程度が限界であった。
【００１３】本発明は、このような問題を解決するため
に成されたものであり高速化の限界を排除して配線あた
り数十Ｇｂｐｓ以上の高速伝送を可能とする半導体装置
を提供することを目的とする。
に成されたものであり高速化の限界を排除して配線あた
り数十Ｇｂｐｓ以上の高速伝送を可能とする半導体装置
を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を解決するため
に、本発明は、半導体基板と、前記半導体基板表面に形
成された能動素子と、前記半導体基板表面から裏面に達
する貫通孔内壁に形成された金属膜或いは誘電体膜とを
具備するＬＳＩチップが複数積層配置され、前記ＬＳＩ
チップ間の前記能動素子の信号伝送が、前記貫通孔を通
じた信号光で行われることを特徴とする半導体装置を提
供する。
に、本発明は、半導体基板と、前記半導体基板表面に形
成された能動素子と、前記半導体基板表面から裏面に達
する貫通孔内壁に形成された金属膜或いは誘電体膜とを
具備するＬＳＩチップが複数積層配置され、前記ＬＳＩ
チップ間の前記能動素子の信号伝送が、前記貫通孔を通
じた信号光で行われることを特徴とする半導体装置を提
供する。
【００１５】このとき、前記貫通孔内に設けられ、前記
信号光に対して透明な充填材を具備することが好まし
い。
信号光に対して透明な充填材を具備することが好まし
い。
【００１６】また、前記ＬＳＩチップは、前記半導体基
板上に形成され、前記貫通孔と光学的に接続された光素
子を具備することが好ましい。
板上に形成され、前記貫通孔と光学的に接続された光素
子を具備することが好ましい。
【００１７】また、前記ＬＳＩチップは、前記貫通孔に
おける前記半導体基板の表面或いは裏面に設けられた発
光素子或いは受光素子を具備することが好ましい。
おける前記半導体基板の表面或いは裏面に設けられた発
光素子或いは受光素子を具備することが好ましい。
【００１８】また、前記発光素子或いは前記受光素子は
前記貫通孔の周辺に形成されていることが好ましい。
前記貫通孔の周辺に形成されていることが好ましい。
【００１９】また、前記ＬＳＩチップの前記貫通孔間が
位置合わせされ、前記貫通孔間に設けられた透明材料か
らなる球状或いは貫通孔方向に凸面を有する光接続バン
プを具備することが好ましい。
位置合わせされ、前記貫通孔間に設けられた透明材料か
らなる球状或いは貫通孔方向に凸面を有する光接続バン
プを具備することが好ましい。
【００２０】また、前記ＬＳＩチップは、前記貫通孔に
おける前記半導体基板の表面或いは裏面に設けられた発
光素子或いは受光素子をそれぞれ具備し、前記発光素子
或いは前記受光素子が対向するように前記ＬＳＩチップ
がそれぞれ位置合わせされ、前記貫通孔間に設けられた
金属バンプとを具備することが好ましい。
おける前記半導体基板の表面或いは裏面に設けられた発
光素子或いは受光素子をそれぞれ具備し、前記発光素子
或いは前記受光素子が対向するように前記ＬＳＩチップ
がそれぞれ位置合わせされ、前記貫通孔間に設けられた
金属バンプとを具備することが好ましい。
【００２１】また、電力を供給し信号光を伝送すること
が可能な光電気複合インターポーザ上に前記ＬＳＩチッ
プが搭載され、前記光電気複合インターポーザによって
前記ＬＳＩチップに電力が供給され、かつ信号光が伝送
されることが好ましい。
が可能な光電気複合インターポーザ上に前記ＬＳＩチッ
プが搭載され、前記光電気複合インターポーザによって
前記ＬＳＩチップに電力が供給され、かつ信号光が伝送
されることが好ましい。
【００２２】本発明では、論理回路、アナログ回路など
が集積されているＬＳＩチップの基板表面から基板裏面
に達する貫通孔を設け、貫通孔内壁に金属膜或いは誘電
体膜などをコーティングし、前記ＬＳＩチップを複数個
積層し、積層したＬＳＩチップ間の信号伝送を、前記貫
通孔を通じた光信号伝送で行うようにしたものである。
が集積されているＬＳＩチップの基板表面から基板裏面
に達する貫通孔を設け、貫通孔内壁に金属膜或いは誘電
体膜などをコーティングし、前記ＬＳＩチップを複数個
積層し、積層したＬＳＩチップ間の信号伝送を、前記貫
通孔を通じた光信号伝送で行うようにしたものである。
【００２３】
【発明の実施の形態】以下、本発明の実施形態について
図を参照しながら説明する。
図を参照しながら説明する。
【００２４】図１は、本発明の第１の実施形態にかかる
半導体装置の断面図である。
半導体装置の断面図である。
【００２５】図１に示すように、半導体基板１ａ表面に
ＣＭＯＳ等の能動素子３０が形成されたＬＳＩチップ１
が４層積層配置されている。それぞれのＬＳＩチップ１
には半導体基板１ａ表面から裏面にかけて貫通孔３１ａ
及び３１ｂが設けられている。
ＣＭＯＳ等の能動素子３０が形成されたＬＳＩチップ１
が４層積層配置されている。それぞれのＬＳＩチップ１
には半導体基板１ａ表面から裏面にかけて貫通孔３１ａ
及び３１ｂが設けられている。
【００２６】貫通孔３１ａの内壁には金属膜或いは絶縁
体膜からなる光反射用のコーティングが形成され、光に
対して透明な樹脂からなる充填材２が充填されている。
最上段のＬＳＩチップ１の貫通孔３１ａ上には発光素子
３が形成されている。この発光素子３と能動素子３０と
は図示しない表面配線により接続され電気的な信号をや
り取りできる。
体膜からなる光反射用のコーティングが形成され、光に
対して透明な樹脂からなる充填材２が充填されている。
最上段のＬＳＩチップ１の貫通孔３１ａ上には発光素子
３が形成されている。この発光素子３と能動素子３０と
は図示しない表面配線により接続され電気的な信号をや
り取りできる。
【００２７】貫通孔３１ａは、例えば２０μｍ径でＬＳ
Ｉチップ１の厚さ（例えば５０μｍ）を貫通するように
形成すればよい。貫通孔３１ａの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコーティングする。次に、
このパッシベーション膜上に光反射用のコーティングと
して、例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば
厚さ０．１μｍ形成する。光反射用のコーティングは、
代わりに誘電体多層膜を用いることもできる。また、発
光素子３の光放射角があまり広くない場合などはパッシ
ベーション膜のみでも構わない。
Ｉチップ１の厚さ（例えば５０μｍ）を貫通するように
形成すればよい。貫通孔３１ａの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコーティングする。次に、
このパッシベーション膜上に光反射用のコーティングと
して、例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば
厚さ０．１μｍ形成する。光反射用のコーティングは、
代わりに誘電体多層膜を用いることもできる。また、発
光素子３の光放射角があまり広くない場合などはパッシ
ベーション膜のみでも構わない。
【００２８】一方、貫通孔３１ｂの内壁には絶縁膜３２
が形成され、Ｃｕ、Ａｌ、Ａｕ等のメッキによる貫通電
極７が充填されている。この貫通電極７は、能動素子３
０と図示しない表面配線により接続され電力を供給す
る。
が形成され、Ｃｕ、Ａｌ、Ａｕ等のメッキによる貫通電
極７が充填されている。この貫通電極７は、能動素子３
０と図示しない表面配線により接続され電力を供給す
る。
【００２９】それぞれのＬＳＩチップ１は、貫通孔３１
ａ及び３１ｂに対して積層方向に位置合わせされてい
る。貫通孔３１ａでは、光に対して透明な樹脂からなる
光接続バンプ４によって固定されている。貫通孔３１ｂ
では、半田金属等の金属バンプ８により固定されてい
る。それぞれのＬＳＩチップ１は、貫通孔３１ａ及び光
接続バンプ４を通じて信号光を伝送することができる。
また、貫通孔３１ｂの貫通電極７及び金属バンプ８を通
じて電力供給することができる。
ａ及び３１ｂに対して積層方向に位置合わせされてい
る。貫通孔３１ａでは、光に対して透明な樹脂からなる
光接続バンプ４によって固定されている。貫通孔３１ｂ
では、半田金属等の金属バンプ８により固定されてい
る。それぞれのＬＳＩチップ１は、貫通孔３１ａ及び光
接続バンプ４を通じて信号光を伝送することができる。
また、貫通孔３１ｂの貫通電極７及び金属バンプ８を通
じて電力供給することができる。
【００３０】このように３次元実装されたＬＳＩチップ
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６の基板６ａの裏面
には、金属バンプ３３及び光接続バンプ４が形成されて
いる。また、基板６ａ上には図示しない表面配線が形成
されコンタクトホール５０によって、最下段のＬＳＩチ
ップ１の金属バンプ８と裏面に形成された金属バンプ３
３とが電気的に接続されている。
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６の基板６ａの裏面
には、金属バンプ３３及び光接続バンプ４が形成されて
いる。また、基板６ａ上には図示しない表面配線が形成
されコンタクトホール５０によって、最下段のＬＳＩチ
ップ１の金属バンプ８と裏面に形成された金属バンプ３
３とが電気的に接続されている。
【００３１】また、この光電気複合インターポーザ６の
基板６ａには、図示しない光導波路配線が形成されてお
り、光電気複合インターポーザ６での光配線が可能にな
っている。また、基板６ａ上に形成された受光素子５が
この下に形成されたコンタクトホール５１によって、基
板６ａ裏面に形成された光送信素子１１に電気接続さ
れ、基板６ａ裏面下部の光接続バンプ４が図示しない実
装ボードの光導波路と光学的に結合されている。また、
最下段のＬＳＩチップ１の光接続バンプ４を光電気複合
インターポーザ６の図示しない光導波路や貫通孔によ
り、基板６ａ裏面下部の光接続バンプ４と光学的に結合
することもできる。
基板６ａには、図示しない光導波路配線が形成されてお
り、光電気複合インターポーザ６での光配線が可能にな
っている。また、基板６ａ上に形成された受光素子５が
この下に形成されたコンタクトホール５１によって、基
板６ａ裏面に形成された光送信素子１１に電気接続さ
れ、基板６ａ裏面下部の光接続バンプ４が図示しない実
装ボードの光導波路と光学的に結合されている。また、
最下段のＬＳＩチップ１の光接続バンプ４を光電気複合
インターポーザ６の図示しない光導波路や貫通孔によ
り、基板６ａ裏面下部の光接続バンプ４と光学的に結合
することもできる。
【００３２】ここで光電気複合インターポーザ６は、Ｌ
ＳＩチップ１と外部の実装ボードとの光学的な接続及び
電気的な接続を可能とするための中間的な基板である。
この光電気複合インターポーザ６を設けることで、実装
ボードに実装しやすくできる。
ＳＩチップ１と外部の実装ボードとの光学的な接続及び
電気的な接続を可能とするための中間的な基板である。
この光電気複合インターポーザ６を設けることで、実装
ボードに実装しやすくできる。
【００３３】次に、図２に、図１に示す貫通孔３１ａの
拡大図を示す。
拡大図を示す。
【００３４】図２に示すように、ＬＳＩチップ１の半導
体基板１ａの端部に貫通孔３１ａが形成されている。貫
通孔３１ａの内壁には、絶縁膜からなるパッシベーショ
ン膜１０が形成されている。パッシベーション膜１０上
には、光反射用のコーティング９が形成されている。
体基板１ａの端部に貫通孔３１ａが形成されている。貫
通孔３１ａの内壁には、絶縁膜からなるパッシベーショ
ン膜１０が形成されている。パッシベーション膜１０上
には、光反射用のコーティング９が形成されている。
【００３５】このような貫通孔３１ａは多モードの光導
波管となるが、伝送距離がＬＳＩチップの半導体基板１
ａの基板厚程度と非常に短いためモード分散等による伝
送帯域制限は殆ど問題にならない。また、ここでは透明
な充填材は形成しない例を示したが、貫通孔３１ａは内
部に透明な樹脂、ガラス等の充填材料２を設け、ごみ等
の進入を防止するようにしても良い。
波管となるが、伝送距離がＬＳＩチップの半導体基板１
ａの基板厚程度と非常に短いためモード分散等による伝
送帯域制限は殆ど問題にならない。また、ここでは透明
な充填材は形成しない例を示したが、貫通孔３１ａは内
部に透明な樹脂、ガラス等の充填材料２を設け、ごみ等
の進入を防止するようにしても良い。
【００３６】本実施形態に示す半導体装置では、ＬＳＩ
チップ１の半導体基板１の表面から裏面に掛けて貫通孔
３１ａを形成し、この貫通孔３１ａによりＬＳＩチップ
間を光接続している。貫通孔３１ａ内壁には光反射用の
コーティングが形成されているため、貫通孔３１ａ外へ
の光リークが少なく、他の光接続路と干渉することがな
い。したがって光接続路のピッチを非常に狭く、且つ、
非常に多数の並列数で形成することができる。
チップ１の半導体基板１の表面から裏面に掛けて貫通孔
３１ａを形成し、この貫通孔３１ａによりＬＳＩチップ
間を光接続している。貫通孔３１ａ内壁には光反射用の
コーティングが形成されているため、貫通孔３１ａ外へ
の光リークが少なく、他の光接続路と干渉することがな
い。したがって光接続路のピッチを非常に狭く、且つ、
非常に多数の並列数で形成することができる。
【００３７】尚、貫通孔３１ａの径は、あまり大きいと
後で説明する受光素子の受光径を大きくしなければなら
ず、１Ｇｂｐｓ以上の配線とするには貫通口径を５０μ
ｍ以下に制限することが望ましい。また、通常のＬＳＩ
外部接続パッドのピッチが１００μｍ程度であり、同等
の端子数（貫通口数）を確保しながらチップ強度を保つ
ためにもこの制限が望ましい。
後で説明する受光素子の受光径を大きくしなければなら
ず、１Ｇｂｐｓ以上の配線とするには貫通口径を５０μ
ｍ以下に制限することが望ましい。また、通常のＬＳＩ
外部接続パッドのピッチが１００μｍ程度であり、同等
の端子数（貫通口数）を確保しながらチップ強度を保つ
ためにもこの制限が望ましい。
【００３８】次に、本実施形態による半導体装置の具体
的な応用例として、最上段のＬＳＩチップがマスターク
ロックを発生するマスターとし、２段目以下のＬＳＩチ
ップがマスタークロックに同期して動作するスレーブと
して、クロック分配機能を示すマスタースレーブ型半導
体装置について説明する。
的な応用例として、最上段のＬＳＩチップがマスターク
ロックを発生するマスターとし、２段目以下のＬＳＩチ
ップがマスタークロックに同期して動作するスレーブと
して、クロック分配機能を示すマスタースレーブ型半導
体装置について説明する。
【００３９】図３は、図１に示す最上段のＬＳＩチップ
１（マスター）に装着された発光素子３を半導体基板１
ａの貫通孔３１ａ上に実装したときの構成を示した図で
あり、（ａ）に上面図、（ｂ）に断面図を示す。
１（マスター）に装着された発光素子３を半導体基板１
ａの貫通孔３１ａ上に実装したときの構成を示した図で
あり、（ａ）に上面図、（ｂ）に断面図を示す。
【００４０】図３に示すように、ＬＳＩチップ（マスタ
ー）の半導体基板１ａに形成された貫通孔３１ａの上部
に発光素子（例えば面発光レーザ等の高速発光素子）３
が装着されている。この発光素子３と半導体基板１ａと
の間には、発光素子３を駆動するための電極１２が形成
されている。この電極１２は、最上段のＬＳＩチップ
（マスター）に設けられた図示しないドライバー回路に
接続される。
ー）の半導体基板１ａに形成された貫通孔３１ａの上部
に発光素子（例えば面発光レーザ等の高速発光素子）３
が装着されている。この発光素子３と半導体基板１ａと
の間には、発光素子３を駆動するための電極１２が形成
されている。この電極１２は、最上段のＬＳＩチップ
（マスター）に設けられた図示しないドライバー回路に
接続される。
【００４１】図４は、図１に示す２段目以下のＬＳＩチ
ップ１（スレーブ）の半導体基板１ａの貫通孔３１ａ周
辺部に形成された受光素子５２であり、（ａ）に上面
図、（ｂ）に断面図を示す。
ップ１（スレーブ）の半導体基板１ａの貫通孔３１ａ周
辺部に形成された受光素子５２であり、（ａ）に上面
図、（ｂ）に断面図を示す。
【００４２】図４に示すように、ＬＳＩチップ（スレー
ブ）の半導体基板１ａに形成された貫通孔３１ａの上部
に受光素子５２（例えばＰＩＮフォトダイオード等）が
形成されている。
ブ）の半導体基板１ａに形成された貫通孔３１ａの上部
に受光素子５２（例えばＰＩＮフォトダイオード等）が
形成されている。
【００４３】この受光素子５２は、半導体基板１ａがｎ
型とすると、貫通孔３１ａの周辺にｉ型受光層１３が形
成されている。このｉ型受光層１３中にはｐ型拡散層１
４が形成されている。ｐ型拡散層１４上には電極１５が
形成されている。この電極１５はＬＳＩチップ１に設け
られた受信再生回路に接続されている。
型とすると、貫通孔３１ａの周辺にｉ型受光層１３が形
成されている。このｉ型受光層１３中にはｐ型拡散層１
４が形成されている。ｐ型拡散層１４上には電極１５が
形成されている。この電極１５はＬＳＩチップ１に設け
られた受信再生回路に接続されている。
【００４４】このようにして形成された受光素子５２
に、上段から信号光（図４（ｂ）矢印）が入力するとｉ
型受光層１３で光電変換されて電気信号として電極１５
に伝送される。すなわち図１に示す最上段のＬＳＩチッ
プ１（マスター）から貫通孔３１ａを通ってきた信号光
の一部が、２段目以降のＬＳＩチップ１（スレーブ）の
貫通孔３１ａの周辺部に形成された受光素子５２のリン
グ状に形成された受光領域（ｐ型拡散層１４下部）に入
射する。そして受光素子５２により光信号から電気信号
に変換され、この段のＬＳＩチップ１（スレーブ）に形
成された能動素子３０へと信号伝達する。
に、上段から信号光（図４（ｂ）矢印）が入力するとｉ
型受光層１３で光電変換されて電気信号として電極１５
に伝送される。すなわち図１に示す最上段のＬＳＩチッ
プ１（マスター）から貫通孔３１ａを通ってきた信号光
の一部が、２段目以降のＬＳＩチップ１（スレーブ）の
貫通孔３１ａの周辺部に形成された受光素子５２のリン
グ状に形成された受光領域（ｐ型拡散層１４下部）に入
射する。そして受光素子５２により光信号から電気信号
に変換され、この段のＬＳＩチップ１（スレーブ）に形
成された能動素子３０へと信号伝達する。
【００４５】また、一部の信号光は、ＬＳＩチップ１
（スレーブ）の貫通孔３１ａからさらに下段に通過さ
れ、さらに下段のＬＳＩチップ（スレーブ）に信号光を
伝送する。
（スレーブ）の貫通孔３１ａからさらに下段に通過さ
れ、さらに下段のＬＳＩチップ（スレーブ）に信号光を
伝送する。
【００４６】次に、図５に、貫通孔３１ａ間を光接続す
るための光バンプ１６の形成方法について説明する。
るための光バンプ１６の形成方法について説明する。
【００４７】先ず、図５（ａ）に示すように、シリコー
ンなどの透明樹脂により形成された球状バンプ１６を下
段のＬＳＩチップ１に設けられた貫通孔３１ａ上に置
く。
ンなどの透明樹脂により形成された球状バンプ１６を下
段のＬＳＩチップ１に設けられた貫通孔３１ａ上に置
く。
【００４８】次に、図５（ｂ）に示すように、上段のＬ
ＳＩチップ１の貫通孔３１ａに球状バンプ１６を位置合
わせして、圧着することにより両ＬＳＩチップ１の貫通
孔３１ａを光バンプ１６によって接続する。
ＳＩチップ１の貫通孔３１ａに球状バンプ１６を位置合
わせして、圧着することにより両ＬＳＩチップ１の貫通
孔３１ａを光バンプ１６によって接続する。
【００４９】このとき、貫通孔３１ａ内に押し込められ
た光バンプ１６の表面が貫通孔３１ａ方向に凸面を持つ
ようにすると、レンズ作用により光結合効率を向上させ
ることができる。
た光バンプ１６の表面が貫通孔３１ａ方向に凸面を持つ
ようにすると、レンズ作用により光結合効率を向上させ
ることができる。
【００５０】次に、図６に、図４で説明したスレーブに
用いたＬＳＩチップの受光素子５２について、素子サイ
ズの関係を模式的に示す。
用いたＬＳＩチップの受光素子５２について、素子サイ
ズの関係を模式的に示す。
【００５１】図６（ａ）は、最上段直下のＬＳＩチップ
（スレーブ）、図６（ｂ）は中間のＬＳＩチップ（スレ
ーブ）、図６（ｃ）は最下段のＬＳＩチップ（スレー
ブ）（図１ではインターポーザ上の受光素子５を示す）
である。３１ａは貫通孔、１４は受光領域を示す。
（スレーブ）、図６（ｂ）は中間のＬＳＩチップ（スレ
ーブ）、図６（ｃ）は最下段のＬＳＩチップ（スレー
ブ）（図１ではインターポーザ上の受光素子５を示す）
である。３１ａは貫通孔、１４は受光領域を示す。
【００５２】図６に示すように、下段に行くほど貫通孔
３１ａの径が小さくなっている。こうすることで各段の
受光素子５２の入射パワーを均一化することができる。
このとき、貫通孔３１ａの径は上段の貫通孔３１ａの径
と透過パワーの割合で決めればよい。
３１ａの径が小さくなっている。こうすることで各段の
受光素子５２の入射パワーを均一化することができる。
このとき、貫通孔３１ａの径は上段の貫通孔３１ａの径
と透過パワーの割合で決めればよい。
【００５３】また、受光素子５２の受光領域１４の径は
上段の貫通孔３１ａの径とＬＳＩチップの積層精度、即
ち、貫通孔３１ａの合わせ精度により決定すればよい。
上段の貫通孔３１ａの径とＬＳＩチップの積層精度、即
ち、貫通孔３１ａの合わせ精度により決定すればよい。
【００５４】このように構成された図１に示す半導体装
置について、ＬＳＩチップ（マスター）のクロック信号
が、下段の２段目以降のＬＳＩチップ（スレーブ）に到
達する時間を求める。ＬＳＩチップ厚を５０μｍ、積層
時の光バンプ厚を１０μｍとすると、２段目のＬＳＩチ
ップ（スレーブ）で約０．２２ｐｓ、最下段のインター
ポーザで約０．８８ｐｓと、２段目と最下段の時間差が
０．６６ｐｓ、即ち、１ｐｓ以内の時間差となる。これ
はクロック同期の時間マージンを１０％以内と厳しくし
ても、１００ＧＨｚ以上のクロックでの同期動作が可能
ということに相当し、電気配線による３次元実装では到
底実現し得ない高速同期動作が実現可能となる。
置について、ＬＳＩチップ（マスター）のクロック信号
が、下段の２段目以降のＬＳＩチップ（スレーブ）に到
達する時間を求める。ＬＳＩチップ厚を５０μｍ、積層
時の光バンプ厚を１０μｍとすると、２段目のＬＳＩチ
ップ（スレーブ）で約０．２２ｐｓ、最下段のインター
ポーザで約０．８８ｐｓと、２段目と最下段の時間差が
０．６６ｐｓ、即ち、１ｐｓ以内の時間差となる。これ
はクロック同期の時間マージンを１０％以内と厳しくし
ても、１００ＧＨｚ以上のクロックでの同期動作が可能
ということに相当し、電気配線による３次元実装では到
底実現し得ない高速同期動作が実現可能となる。
【００５５】次に、本発明の第２の実施形態にかかる半
導体装置について説明する。本実施形態では、積層され
たＬＳＩチップの中間段同士で光接続を行う場合の構成
例を示す。
導体装置について説明する。本実施形態では、積層され
たＬＳＩチップの中間段同士で光接続を行う場合の構成
例を示す。
【００５６】図７、図８は上段ＬＳＩチップから下段Ｌ
ＳＩチップに信号光を伝送する場合の発光素子１７（図
７（ａ）上面図、（ｂ）断面図）及び受光素子１９（図
８（ａ）上面図、（ｂ）断面図）が半導体基板１ａ上に
形成された構成を示す図である。
ＳＩチップに信号光を伝送する場合の発光素子１７（図
７（ａ）上面図、（ｂ）断面図）及び受光素子１９（図
８（ａ）上面図、（ｂ）断面図）が半導体基板１ａ上に
形成された構成を示す図である。
【００５７】図９、図１０は下段ＬＳＩチップから上段
ＬＳＩチップに信号光を伝送する場合の発光素子１７
（図１０（ａ）上面図、（ｂ）断面図）及び受光素子１
９（図９（ａ）上面図、（ｂ）断面図）が半導体基板１
ａ上に形成された構成を示す図である。
ＬＳＩチップに信号光を伝送する場合の発光素子１７
（図１０（ａ）上面図、（ｂ）断面図）及び受光素子１
９（図９（ａ）上面図、（ｂ）断面図）が半導体基板１
ａ上に形成された構成を示す図である。
【００５８】先ず、図７及び図１０において、発光素子
１７（例えば面発光レーザ等の高速発光素子）は、ｐ型
光閉じ込め層／活性層／ｎ型光閉じ込め層の３層で形成
されている。このｐ型光閉じ込め層／活性層／ｎ型光閉
じ込め層を囲むように電流制限領域１８が形成されてい
る。電流制限領域１８は、例えばＧａＡｓ系、ＩｎＰ系
発光素子の場合、プロトン又はボロンの注入による高抵
抗領域である。この電流制限領域１８は、３層構造の発
光領域に電流を集中させるためのものである。ｐ型光閉
じ込め層／活性層／ｎ型光閉じ込め層の３層構造上に
は、能動領域の電極１２が形成されている。電流制限領
域１８は、貫通孔３１ａの形成時、又は貫通孔３１ａの
形成後、貫通孔３１ａに位置合わせして形成することが
できる。これにより、異種材料からなる発光素子を粗調
搭載した後に精密な位置合わせを半導体プロセス技術に
より行うことができる。
１７（例えば面発光レーザ等の高速発光素子）は、ｐ型
光閉じ込め層／活性層／ｎ型光閉じ込め層の３層で形成
されている。このｐ型光閉じ込め層／活性層／ｎ型光閉
じ込め層を囲むように電流制限領域１８が形成されてい
る。電流制限領域１８は、例えばＧａＡｓ系、ＩｎＰ系
発光素子の場合、プロトン又はボロンの注入による高抵
抗領域である。この電流制限領域１８は、３層構造の発
光領域に電流を集中させるためのものである。ｐ型光閉
じ込め層／活性層／ｎ型光閉じ込め層の３層構造上に
は、能動領域の電極１２が形成されている。電流制限領
域１８は、貫通孔３１ａの形成時、又は貫通孔３１ａの
形成後、貫通孔３１ａに位置合わせして形成することが
できる。これにより、異種材料からなる発光素子を粗調
搭載した後に精密な位置合わせを半導体プロセス技術に
より行うことができる。
【００５９】図７及び図１０においては、ｐ型光閉じ込
め層／活性層／ｎ型光閉じ込め層の下にある電極は省略
しているが、これは光素子をＬＳＩチップと同種材料で
モノリシック形成する場合や異種材料を直接接着して形
成する場合等を想定したものであり、貫通孔３１ａ以外
の部分に電極を設けて半田接続、金属接続を用いて形成
しても構わない。
め層／活性層／ｎ型光閉じ込め層の下にある電極は省略
しているが、これは光素子をＬＳＩチップと同種材料で
モノリシック形成する場合や異種材料を直接接着して形
成する場合等を想定したものであり、貫通孔３１ａ以外
の部分に電極を設けて半田接続、金属接続を用いて形成
しても構わない。
【００６０】次に、図８及び図９において、受光素子１
９（例えばＰＩＮフォトダイオード等）は、ｎ型層／ｉ
型受光層／ｎ型層の３層で形成されている。ｐ型領域２
０は、例えばＧａＡｓ系、ＩｎＰ系受光素子の場合、Ｚ
ｎ拡散等により形成される。能動領域の周辺には電極１
５が形成されている。受光領域を規定するｐ型領域２０
は、貫通孔の形成時、又は貫通孔の形成後、貫通孔に位
置合わせして形成することができる。これにより、異種
材料からなる発光素子を粗調搭載した後に精密な位置合
わせを半導体プロセス技術により行うことができる。但
し、ｐ型拡散層の形成には高温プロセスが伴うため、予
めｎ型層、ｉ型受光層、ｐ型層の構成としておき、位置
合わせしてｐ型領域をメサエッチングする方法で形成す
ることも可能である。
９（例えばＰＩＮフォトダイオード等）は、ｎ型層／ｉ
型受光層／ｎ型層の３層で形成されている。ｐ型領域２
０は、例えばＧａＡｓ系、ＩｎＰ系受光素子の場合、Ｚ
ｎ拡散等により形成される。能動領域の周辺には電極１
５が形成されている。受光領域を規定するｐ型領域２０
は、貫通孔の形成時、又は貫通孔の形成後、貫通孔に位
置合わせして形成することができる。これにより、異種
材料からなる発光素子を粗調搭載した後に精密な位置合
わせを半導体プロセス技術により行うことができる。但
し、ｐ型拡散層の形成には高温プロセスが伴うため、予
めｎ型層、ｉ型受光層、ｐ型層の構成としておき、位置
合わせしてｐ型領域をメサエッチングする方法で形成す
ることも可能である。
【００６１】図８及び図９では、光素子下面の電極は省
略しているが、これは光素子をＬＳＩチップと同種材料
でモノリシック形成する場合や異種材料を直接接着して
形成する場合等を想定したものであり、貫通孔以外の部
分に電極を設けて半田接続、金属接続を用いて形成して
も構わない。
略しているが、これは光素子をＬＳＩチップと同種材料
でモノリシック形成する場合や異種材料を直接接着して
形成する場合等を想定したものであり、貫通孔以外の部
分に電極を設けて半田接続、金属接続を用いて形成して
も構わない。
【００６２】次に、図１１に、これらの光素子を用いて
構成した第２の実施形態に係る半導体装置を示す。
構成した第２の実施形態に係る半導体装置を示す。
【００６３】図１１は、積層チップの周辺領域（外部接
続パッド領域）の断面を想定したものであり、通常ＬＳ
Ｉチップのボンディングパッドの代わりに、給電用の貫
通電極７、信号接続用の貫通孔３１ａが配置され、下方
接続用光素子（図７、図８）、又は上方接続用光素子
（図９、図１０）の組み合わせが各ＬＳＩチップに配置
されている様子を示している。
続パッド領域）の断面を想定したものであり、通常ＬＳ
Ｉチップのボンディングパッドの代わりに、給電用の貫
通電極７、信号接続用の貫通孔３１ａが配置され、下方
接続用光素子（図７、図８）、又は上方接続用光素子
（図９、図１０）の組み合わせが各ＬＳＩチップに配置
されている様子を示している。
【００６４】図１１に示すように、半導体基板１ａ表面
にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳ
Ｉチップ１が４層積層配置されている。それぞれのＬＳ
Ｉチップ１には半導体基板１ａ表面から裏面にかけて貫
通孔３１ａ及び３１ｂが設けられている。
にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳ
Ｉチップ１が４層積層配置されている。それぞれのＬＳ
Ｉチップ１には半導体基板１ａ表面から裏面にかけて貫
通孔３１ａ及び３１ｂが設けられている。
【００６５】貫通孔３１ａの内壁には金属膜或いは絶縁
体膜からなる光反射用のコーティングが形成されてい
る。この貫通孔３１ａ内部には、光に対して透明な樹脂
を充填してもよい。貫通孔３１ａ上或いは下には、図７
乃至図１０で説明した発光素子１７或いは受光素子１９
等の光素子が形成されている。この光素子と半導体基板
１ａ上に形成された図示しない能動素子とは図示しない
表面配線により接続され電気的な信号をやり取りでき
る。
体膜からなる光反射用のコーティングが形成されてい
る。この貫通孔３１ａ内部には、光に対して透明な樹脂
を充填してもよい。貫通孔３１ａ上或いは下には、図７
乃至図１０で説明した発光素子１７或いは受光素子１９
等の光素子が形成されている。この光素子と半導体基板
１ａ上に形成された図示しない能動素子とは図示しない
表面配線により接続され電気的な信号をやり取りでき
る。
【００６６】貫通孔３１ａは、例えば２０μｍ径でＬＳ
Ｉチップ１の厚さ（例えば５０μｍ）を貫通する長さに
形成すればよい。貫通孔３１ｂの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコートする。次に、このパ
ッシベーション膜上に光反射用のコーティングとして、
例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ
０．１μｍ形成する。光反射用のコーティングは、代わ
りに誘電体多層膜を用いることもできる。また、発光素
子の光放射角があまり広くない場合などはパッシベーシ
ョン膜のみでも構わない。
Ｉチップ１の厚さ（例えば５０μｍ）を貫通する長さに
形成すればよい。貫通孔３１ｂの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコートする。次に、このパ
ッシベーション膜上に光反射用のコーティングとして、
例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ
０．１μｍ形成する。光反射用のコーティングは、代わ
りに誘電体多層膜を用いることもできる。また、発光素
子の光放射角があまり広くない場合などはパッシベーシ
ョン膜のみでも構わない。
【００６７】一方、貫通孔３１ｂの内壁には絶縁膜３２
が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電
極７が充填されている。この貫通電極７は、半導体基板
１ａ上に形成された図示しない能動素子と図示しない表
面配線により接続され電力を供給する。
が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電
極７が充填されている。この貫通電極７は、半導体基板
１ａ上に形成された図示しない能動素子と図示しない表
面配線により接続され電力を供給する。
【００６８】貫通孔３１ａでは、光に対して透明な樹脂
からなる光接続バンプ４によって固定されている。貫通
孔３１ｂでは、半田金属等の金属バンプ８により固定さ
れている。それぞれのＬＳＩチップ１は、貫通孔３１ａ
及び光接続バンプ４を通じて信号光を伝送することがで
きる。また、貫通孔３１ｂの貫通電極７及び金属バンプ
８を通じて電力供給することができる。
からなる光接続バンプ４によって固定されている。貫通
孔３１ｂでは、半田金属等の金属バンプ８により固定さ
れている。それぞれのＬＳＩチップ１は、貫通孔３１ａ
及び光接続バンプ４を通じて信号光を伝送することがで
きる。また、貫通孔３１ｂの貫通電極７及び金属バンプ
８を通じて電力供給することができる。
【００６９】このように３次元実装されたＬＳＩチップ
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６には、図示しない
表面配線やコンタクトホール及び光導波路によって、裏
面に形成された金属バンプ３３とＬＳＩチップ１とを電
気的に接続し、また６ａ下部の光接続バンプ４とＬＳＩ
チップ１との間で電気又は光による信号伝送を可能とし
ている。
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６には、図示しない
表面配線やコンタクトホール及び光導波路によって、裏
面に形成された金属バンプ３３とＬＳＩチップ１とを電
気的に接続し、また６ａ下部の光接続バンプ４とＬＳＩ
チップ１との間で電気又は光による信号伝送を可能とし
ている。
【００７０】ここで光電気複合インターポーザ６は、第
１の実施形態で説明したものと同様であり、ＬＳＩチッ
プ１の信号を実装ボードに電機接続又は光接続する機能
がある。
１の実施形態で説明したものと同様であり、ＬＳＩチッ
プ１の信号を実装ボードに電機接続又は光接続する機能
がある。
【００７１】図１に示す第１の実施形態では、最上段の
ＬＳＩチップ１（マスター）から送出する信号を中間及
び最下段のＬＳＩチップ１（スレーブ）が受動的に受け
るだけであり、特定の用途に応用が限定される。この実
施形態では各段のＬＳＩチップ１が任意の段のＬＳＩチ
ップ１に対して信号を送れるため、その制限がなくな
る。これにより、マイクロプロセッサチップとメモリチ
ップの積層モジュール、マルチプロセッサモジュールな
ど、高速チップ間配線が必要な用途に適用可能となり、
また、各貫通孔の光接続速度として貫通孔あたり１０Ｇ
ｂｐｓから５０Ｇｂｐｓといった高速配線が可能である
ため、従来にない高速のシステム構築が可能となる。
ＬＳＩチップ１（マスター）から送出する信号を中間及
び最下段のＬＳＩチップ１（スレーブ）が受動的に受け
るだけであり、特定の用途に応用が限定される。この実
施形態では各段のＬＳＩチップ１が任意の段のＬＳＩチ
ップ１に対して信号を送れるため、その制限がなくな
る。これにより、マイクロプロセッサチップとメモリチ
ップの積層モジュール、マルチプロセッサモジュールな
ど、高速チップ間配線が必要な用途に適用可能となり、
また、各貫通孔の光接続速度として貫通孔あたり１０Ｇ
ｂｐｓから５０Ｇｂｐｓといった高速配線が可能である
ため、従来にない高速のシステム構築が可能となる。
【００７２】次に、図１２及び図１３に、第３の実施形
態にかかる半導体装置に用いるＬＳＩチップの構造を示
す。
態にかかる半導体装置に用いるＬＳＩチップの構造を示
す。
【００７３】この実施例は、図１２及び図１３に示すよ
うに、１つのＬＳＩチップに発光素子１７と受光素子１
９を貫通孔３１ａの上下に設けたものである。
うに、１つのＬＳＩチップに発光素子１７と受光素子１
９を貫通孔３１ａの上下に設けたものである。
【００７４】図１２は、半導体基板１ａに形成された貫
通孔３１ａの上部に発光素子１７が形成され下部に受光
素子１９が形成されている。これは上部で発せられた信
号光が下部に伝えられるものである。
通孔３１ａの上部に発光素子１７が形成され下部に受光
素子１９が形成されている。これは上部で発せられた信
号光が下部に伝えられるものである。
【００７５】図１３は、逆に、半導体基板１ａに形成さ
れた貫通孔３１ａの上部に受光素子１９が形成され下部
に発光素子１７が形成されている。これは下部で発せら
れた信号光が上部に伝えられるものである。
れた貫通孔３１ａの上部に受光素子１９が形成され下部
に発光素子１７が形成されている。これは下部で発せら
れた信号光が上部に伝えられるものである。
【００７６】その他の構造は図７乃至図１０に示す発光
素子１７及び受光素子１９と同一であり、その符号の説
明は省略する。
素子１７及び受光素子１９と同一であり、その符号の説
明は省略する。
【００７７】これらの構造では、ＬＳＩチップ裏面に電
気接続パッドを設け、裏面側光素子はその電気接続パッ
ドに接続される。このＬＳＩチップを積層する場合、Ｌ
ＳＩチップ間の接続は金属バンプを用いた電気的な接続
となる。従って、光接続はＬＳＩチップ内部に閉じられ
ており、ＬＳＩ外部には電気的な接続が行われるだけと
なる。
気接続パッドを設け、裏面側光素子はその電気接続パッ
ドに接続される。このＬＳＩチップを積層する場合、Ｌ
ＳＩチップ間の接続は金属バンプを用いた電気的な接続
となる。従って、光接続はＬＳＩチップ内部に閉じられ
ており、ＬＳＩ外部には電気的な接続が行われるだけと
なる。
【００７８】図１４に、図１２及び図１３で説明した構
造のＬＳＩチップを積層した第３の実施形態にかかる半
導体装置の断面図を示す。
造のＬＳＩチップを積層した第３の実施形態にかかる半
導体装置の断面図を示す。
【００７９】図１４に示すように、半導体基板１ａ表面
にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳ
Ｉチップ１が４層積層配置されている。それぞれのＬＳ
Ｉチップ１には半導体基板１ａ表面から裏面にかけて貫
通孔３１ａ及び３１ｂが設けられている。
にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳ
Ｉチップ１が４層積層配置されている。それぞれのＬＳ
Ｉチップ１には半導体基板１ａ表面から裏面にかけて貫
通孔３１ａ及び３１ｂが設けられている。
【００８０】貫通孔３１ａの内壁には金属膜或いは絶縁
体膜からなる光反射用のコーティングが形成されてい
る。この貫通孔３１ａ内部には、光に対して透明な樹脂
を充填してもよい。貫通孔３１ａ上或いは下には、図１
２乃至図１３で説明した発光素子１７或いは受光素子１
９等の光素子が形成されている。この光素子と半導体基
板１ａ上に形成された図示しない能動素子とは図示しな
い表面配線により接続され電気的な信号をやり取りでき
る。
体膜からなる光反射用のコーティングが形成されてい
る。この貫通孔３１ａ内部には、光に対して透明な樹脂
を充填してもよい。貫通孔３１ａ上或いは下には、図１
２乃至図１３で説明した発光素子１７或いは受光素子１
９等の光素子が形成されている。この光素子と半導体基
板１ａ上に形成された図示しない能動素子とは図示しな
い表面配線により接続され電気的な信号をやり取りでき
る。
【００８１】貫通孔３１ａは、例えば２０μｍ径でＬＳ
Ｉチップ１の厚さ（例えば５０μｍ）を貫通する長さに
形成すればよい。貫通孔３１ｂの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコートする。次に、このパ
ッシベーション膜上に光反射用のコーティングとして、
例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ
０．１μｍ形成する。光反射用のコーティングは、代わ
りに誘電体多層膜を用いることもできる。また、発光素
子の光放射角があまり広くない場合などはパッシベーシ
ョン膜のみでも構わない。
Ｉチップ１の厚さ（例えば５０μｍ）を貫通する長さに
形成すればよい。貫通孔３１ｂの内壁には、リーク電流
を抑制するためのパッシベーション膜（例えばＳｉＯ２
を厚さ０．２μｍ）を内面にコートする。次に、このパ
ッシベーション膜上に光反射用のコーティングとして、
例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ
０．１μｍ形成する。光反射用のコーティングは、代わ
りに誘電体多層膜を用いることもできる。また、発光素
子の光放射角があまり広くない場合などはパッシベーシ
ョン膜のみでも構わない。
【００８２】一方、貫通孔３１ｂの内壁には絶縁膜３２
が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電
極７が充填されている。この貫通電極７は、半導体基板
１ａ上の図示しない能動素子と図示しない表面配線によ
り接続され電力を供給する。
が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電
極７が充填されている。この貫通電極７は、半導体基板
１ａ上の図示しない能動素子と図示しない表面配線によ
り接続され電力を供給する。
【００８３】貫通孔３１ａ及び貫通孔３１ｂは、半田金
属等の金属バンプ８により固定されている。ＬＳＩチッ
プ１は、貫通孔３１ａ及び発光素子１７及び受光素子１
９を通じて信号光を伝送することができる。また、貫通
孔３１ｂの貫通電極７及び金属バンプ８を通じて電力供
給することができる。
属等の金属バンプ８により固定されている。ＬＳＩチッ
プ１は、貫通孔３１ａ及び発光素子１７及び受光素子１
９を通じて信号光を伝送することができる。また、貫通
孔３１ｂの貫通電極７及び金属バンプ８を通じて電力供
給することができる。
【００８４】このように３次元実装されたＬＳＩチップ
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６には、第１の実施
形態と同様である。
１は、ボード実装のための電気接続端子及び光接続端子
を備えた光電気複合インターポーザ６上に搭載されてい
る。この光電気複合インターポーザ６には、第１の実施
形態と同様である。
【００８５】図１４から分るように、ＬＳＩチップ１の
積層実装が電気バンプ８を用いた接続だけといった従来
と同様の実装方式が適用できる。しかしＬＳＩチップ１
の内部の配線が光接続であるため、高速の貫通電極を用
いた３次元実装と等価となり、実装方法が従来と同等で
ありながら格段に高速の配線が実現できるといった特徴
を持つ。
積層実装が電気バンプ８を用いた接続だけといった従来
と同様の実装方式が適用できる。しかしＬＳＩチップ１
の内部の配線が光接続であるため、高速の貫通電極を用
いた３次元実装と等価となり、実装方法が従来と同等で
ありながら格段に高速の配線が実現できるといった特徴
を持つ。
【００８６】
【発明の効果】本発明では、ＬＳＩチップの表裏の配線
を光配線とすることで、３次元実装されたＬＳＩチップ
を具備する半導体装置を大幅に高速化することを可能と
する。
を光配線とすることで、３次元実装されたＬＳＩチップ
を具備する半導体装置を大幅に高速化することを可能と
する。
【図１】 本発明の第１の実施形態にかかる半導体装置
の断面図。
の断面図。
【図２】 本発明の第１の実施形態にかかる半導体装置
のＬＳＩチップに形成された貫通孔の拡大図。
のＬＳＩチップに形成された貫通孔の拡大図。
【図３】 本発明の第１の実施形態にかかる半導体装置
の最上段のＬＳＩチップ（マスター）に装着された発光
素子の実装構成を示した図であり、（ａ）は上面図、
（ｂ）は断面図である。
の最上段のＬＳＩチップ（マスター）に装着された発光
素子の実装構成を示した図であり、（ａ）は上面図、
（ｂ）は断面図である。
【図４】 本発明の第１の実施形態にかかる半導体装置
の２段目以下のＬＳＩチップ１（スレーブ）に形成され
た受光素子であり、（ａ）は上面図、（ｂ）は断面図で
ある。
の２段目以下のＬＳＩチップ１（スレーブ）に形成され
た受光素子であり、（ａ）は上面図、（ｂ）は断面図で
ある。
【図５】 本発明の第１の実施形態にかかる半導体装置
の積層するＬＳＩチップの貫通孔間を光接続するための
光バンプの形成方法を説明するための概略図。
の積層するＬＳＩチップの貫通孔間を光接続するための
光バンプの形成方法を説明するための概略図。
【図６】 本発明の第１の実施形態にかかる半導体装置
の受光素子を示す概略図であり、（ａ）は上層、（ｂ）
は中間層、（ｃ）は下層のＬＳＩチップ（スレーブ）で
ある。
の受光素子を示す概略図であり、（ａ）は上層、（ｂ）
は中間層、（ｃ）は下層のＬＳＩチップ（スレーブ）で
ある。
【図７】 本発明の第２の実施形態に用いる発光素子を
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
【図８】 本発明の第２の実施形態に用いる受光素子を
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
【図９】 本発明の第２の実施形態に用いる受光素子を
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
示す概略図であり、（ａ）は上面図、（ｂ）は断面図で
ある。
【図１０】 本発明の第２の実施形態に用いる発光素子
を示す概略図であり、（ａ）は上面図、（ｂ）は断面図
である。
を示す概略図であり、（ａ）は上面図、（ｂ）は断面図
である。
【図１１】 本発明の第２の実施形態にかかる半導体装
置の断面図。
置の断面図。
【図１２】 本発明の第３の実施形態に用いる光接続路
を示す概略図。
を示す概略図。
【図１３】 本発明の第３の実施形態に用いる光接続路
を示す概略図。
を示す概略図。
【図１４】 本発明の第３の実施形態にかかる半導体装
置の断面図。
置の断面図。
【図１５】 従来の半導体装置の断面図。
１・・・ＬＳＩチップ
１ａ・・・半導体基板
２・・・透明樹脂
３・・・発光素子
４・・・光バンプ
５・・・受光素子
６・・・インターポーザ
７・・・貫通電極
８・・・金属バンプ
９・・・金属コーティング
１０・・・パッシベーション膜
１１・・・光送信素子
１２・・・電極
１３・・・受光層
１４・・・拡散領域
１５・・・電極
１６・・・透明樹脂（光バンプ）
１７・・・発光素子
１８・・・電流制限領域
１９・・・受光素子
２０・・・拡散領域
３０・・・能動素子
３１ａ、３１ｂ・・・貫通孔
３３・・・金属バンプ
５０、５１・・・コンタクトホール
５２・・・受光素子
Claims (8)
- 【請求項１】半導体基板と、前記半導体基板表面に形成
された能動素子と、前記半導体基板表面から裏面に達す
る貫通孔内壁に形成された金属膜或いは誘電体膜とを具
備するＬＳＩチップが複数積層配置され、 前記ＬＳＩチップ間の前記能動素子の信号伝送が、前記
貫通孔を通じた信号光で行われることを特徴とする半導
体装置。 - 【請求項２】前記貫通孔内に設けられ、前記信号光に対
して透明な充填材とを具備することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】前記ＬＳＩチップは、前記半導体基板上に
形成され、前記貫通孔と光学的に接続された光素子を具
備することを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記ＬＳＩチップは、前記貫通孔における
前記半導体基板の表面或いは裏面に設けられた発光素子
或いは受光素子を具備することを特徴とする請求項１記
載の半導体装置。 - 【請求項５】前記発光素子或いは前記受光素子は前記貫
通孔の周辺に形成されていることを特徴とする請求項４
記載の半導体装置。 - 【請求項６】前記ＬＳＩチップの前記貫通孔間が積層方
向に位置合わせされ、前記貫通孔間に設けられた透明材
料からなる球状或いは貫通孔方向に凸面を有する光接続
バンプを具備することを特徴とする請求項１或いは請求
項３記載の半導体装置。 - 【請求項７】前記ＬＳＩチップは、前記貫通孔における
前記半導体基板の表面或いは裏面に設けられた発光素子
或いは受光素子をそれぞれ具備し、前記発光素子或いは
前記受光素子が対向するように前記ＬＳＩチップがそれ
ぞれ位置合わせされ、前記貫通孔間に設けられた金属バ
ンプとを具備することを特徴とする請求項１記載の半導
体装置。 - 【請求項８】電力を供給し信号光を伝送することが可能
な光電気複合インターポーザ上に前記ＬＳＩチップが搭
載され、前記光電気複合インターポーザによって前記Ｌ
ＳＩチップに電力が供給され、かつ信号光が伝送される
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001227041A JP3725453B2 (ja) | 2001-07-27 | 2001-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001227041A JP3725453B2 (ja) | 2001-07-27 | 2001-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046057A true JP2003046057A (ja) | 2003-02-14 |
| JP3725453B2 JP3725453B2 (ja) | 2005-12-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2008529043A (ja) * | 2005-03-15 | 2008-07-31 | 李奕權 | 拡散及びレーザにより光電結合された集積回路信号線 |
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-
2001
- 2001-07-27 JP JP2001227041A patent/JP3725453B2/ja not_active Expired - Fee Related
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