JP2015073128A - 半導体装置の製造方法 - Google Patents

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semiconductor
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manufacturing
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大場　隆之
Takayuki Oba
隆之 大場
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University of Tokyo NUC
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Abstract

【課題】信頼性及び生産性が高く製造コストの低減を図る半導体装置の製造方法を提供する。【解決手段】半導体基板２１ｃの面２１ｂに、半導体基板１１の面１１ａに形成されている樹脂層１６の面１６ａが接するように半導体基板１１上に支持体９７を有する半導体基板２１ｃを配置する。半導体基板１１及び半導体基板２１ｃのスクライブ領域Ｂには位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板１１上への支持体９７を有する半導体基板２１ｃの配置は、アライメントマークを基準にして周知の方法で行う。２５０℃で加熱した状態で、構造体を支持体９７の方向から押圧し、半導体基板２１ｃの面２１ｂに半導体基板１１の面１１ａに形成されている樹脂層１６の面１６ａを圧着する。【選択図】図５Ｄ

Description

本発明は、半導体装置の製造方法に関し、特に複数の半導体チップが形成された半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続し、その後半導体チップ部分を個片化する半導体装置の製造方法に関する。
近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されており、その要求に応えるべく、例えば複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま複数個積層し接合するウェハオンウェハ（以降、ＷＯＷという）構造の半導体装置の製造方法が提案されている。
以下、図面を参照しながら、従来から提案されているＷＯＷ構造の半導体装置の製造方法について簡単に説明する。図１Ａ〜図１Ｇは、従来のＷＯＷ構造の半導体装置の製造工程を例示する図である。
始めに図１Ａに示す工程では、半導体基板１１０を準備する。半導体基板１１０は、基板本体１２０と、半導体集積回路１３０と、金属が充填されたビアホール１４０とを有する。基板本体１２０上には半導体集積回路１３０が形成され、基板本体１２０及び半導体集積回路１３０には金属が充填されたビアホール１４０が形成されている。半導体基板１１０を準備するに際し、基板本体１２０に先にビアホール１４０を形成してから半導体集積回路１３０を形成しても構わないし、基板本体１２０に半導体集積回路１３０を形成し後からビアホール１４０を形成しても構わない。なお、基板本体１２０は後述する工程で薄型化されるため、ビアホール１４０は基板本体１２０を貫通していなくても構わない。
次いで図１Ｂに示す工程では、半導体基板１１０の半導体集積回路１３０側に支持体３００を接合する。支持体３００としては、例えばガラス基板等を用いることができる。次いで図１Ｃに示す工程では、基板本体１２０を薄型化する。薄型化は、例えば基板本体１２０の半導体集積回路１３０が形成されていない方の面を研磨することにより行う。薄型化後の半導体基板１１０及び基板本体１２０を、半導体基板１１０ａ及び基板本体１２０ａと称する。支持体３００は、薄型化されて剛性が低下した半導体基板１１０ａを支持する機能を有する。続いて薄型化された側の面から露出するビアホール１４０にバンプ（図示せず）を形成する。なお、バンプ（図示せず）は電極パッド（図示せず）を介して形成しても構わない。
次いで図１Ｄに示す工程では、半導体基板２１０を準備する。半導体基板２１０は、基板本体２２０と、半導体集積回路２３０と、金属が充填されたビアホール２４０とを有する。基板本体２２０上には半導体集積回路２３０が形成され、基板本体２２０及び半導体集積回路２３０には金属が充填されたビアホール２４０が形成されている。半導体集積回路２３０側の面から露出するビアホール２４０にはバンプ（図示せず）が形成されている。なお、バンプ（図示せず）は電極パッド（図示せず）を介して形成されている場合もある。そして、半導体基板２１０を、半導体基板２１０の半導体集積回路２３０と半導体基板１１０ａの基板本体１２０ａが対向するように半導体基板１１０ａに接合する。なお、ビアホール２４０は、予め、ビアホール１４０に対応する位置に形成されており、ビアホール２４０とビアホール１４０とはバンプを介して電気的に接続される。
次いで図１Ｅに示す工程では、図１Ｃと同様の工程により、基板本体２２０を薄型化する。薄型化後の半導体基板２１０及び基板本体２２０を、半導体基板２１０ａ及び基板本体２２０ａと称する。続いて薄型化された側の面から露出するビアホール２４０にバンプ（図示せず）を形成する。なお、バンプ（図示せず）は電極パッド（図示せず）を介して形成しても構わない。
次いで図１Ｆに示す工程では、図１Ｄから図１Ｅと同様の工程を繰り返し、半導体基板２１０ａの基板本体２２０ａの下部に、半導体基板３１０ａ及び半導体基板４１０ａを積層する。次いで図１Ｇに示す工程では、図１Ｆに示す支持体３００を除去する。これにより、半導体装置１００が完成する。このようにして、薄型化された半導体基板１１０ａ、２１０ａ、３１０ａ及び４１０ａが、半導体基板（ウェハ）状態のまま接合されたＷＯＷ構造の半導体装置１００が製造される。
図２Ａ〜図２Ｃは、従来のＷＯＷ構造の半導体装置の他の製造工程を例示する図である。図２Ａ〜図２Ｃにおいて、図１Ａ〜図１Ｇと同一部分には同一符号を付し、その説明は省略する場合がある。始めに図２Ａに示す工程では、半導体基板５１０及び６１０を準備する。半導体基板５１０は、基板本体５２０と、半導体集積回路５３０とを有する。基板本体５２０上には半導体集積回路５３０が形成されている。半導体基板６１０は、基板本体６２０と、半導体集積回路６３０とを有する。基板本体６２０上には半導体集積回路６３０が形成されている。そして、半導体基板６１０を、半導体基板６１０の半導体集積回路６３０と半導体基板５１０の半導体集積回路５３０が対向するように半導体基板５１０に接合する。
次いで図２Ｂに示す工程では、基板本体６２０を薄型化する。薄型化は、例えば基板本体６２０の半導体集積回路６３０が形成されていない方の面を研磨することにより行う。薄型化後の半導体基板６１０及び基板本体６２０を、半導体基板６１０ａ及び基板本体６２０ａと称する。次いで図２Ｃに示す工程では、基板本体６２０ａを貫通し、半導体集積回路５３０及び半導体集積回路６３０を接続する、金属が充填されたビアホール６４０を形成する。このようにして、半導体基板５１０及び薄型化された半導体基板６１０ａが、半導体基板（ウェハ）状態のまま接合されたＷＯＷ構造の半導体装置５００が製造される。
特開２００８−１５３４９９号公報
しかしながら、図１Ａ〜図１Ｇに示す半導体装置の製造方法では、半導体基板同士を接続する際に、双方の半導体基板から露出するビアホールにバンプを形成する工程が必要となるため、生産性が低く半導体装置の製造コストが上昇するという問題があった。
又、図２Ａ〜図２Ｃに示す半導体装置の製造方法では、半導体集積回路が形成されている面を対向させるように半導体基板同士を接合するため、単純に同様の工程を繰り返すだけでは３個以上の半導体基板を積層することはできない。すなわち、３個以上の半導体基板を積層する為には特別な工程が必要となるため、生産性が低く半導体装置の製造コストが上昇するという問題があった。
又、図１Ａ〜図１Ｇ及び図２Ａ〜図２Ｃに示す何れの半導体装置の製造方法の場合にも、深いビアホールを形成する場合には、ビアホールの孔加工や金属充填の時間が長くなり、又、必要な材料が増えるため、半導体装置の製造コストが上昇するという問題があった。
又、図１Ａ〜図１Ｇ及び図２Ａ〜図２Ｃに示す何れの半導体装置の製造方法の場合にも、ビアホールをドライエッチング等で形成する際、ビアホールのサイズや密度で深さが異なりビアホール先端部分の直径が変わる。その結果、半導体基板を所望の厚さに薄型化したときに露出したビアホールの直径が一様にならないため、電気的接続の際の抵抗値がばらつき信頼性が低下するという問題があった。
本発明は上記の点に鑑みてなされたもので、信頼性及び生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することを目的とする。
本半導体装置の製造方法は、主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板を、全ての前記半導体基板の主面が同一方向を向くように積層し、異なる層の前記半導体基板を構成する前記半導体チップ同士を信号伝達可能に接続し、その後前記半導体チップ部分を個片化する半導体装置の製造方法であって、第１の半導体基板及び第２の半導体基板を準備する第１工程と、支持体を準備し、主面を前記支持体側に向けて前記第２の半導体基板を前記支持体に仮固定し、前記支持体に仮固定された前記第２の半導体基板の主面と反対側を薄型化する第２工程と、薄型化された前記第２の半導体基板の主面と反対側の面を、絶縁層を介して前記第１の半導体基板の主面に固着し、前記支持体を除去する第３工程と、薄型化された前記第２の半導体基板に、前記第２の半導体基板の主面から主面と反対側の面に貫通するビアホールを、前記第２の半導体基板の主面側から前記反対側の面に向かって形成する第４工程と、前記ビアホールを介して、前記第１の半導体基板の前記半導体チップと前記第２の半導体基板の前記半導体チップとの間の信号伝達を可能にする接続部を形成する第５工程と、を有することを要件とする。
本発明によれば、信頼性及び生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その１）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その２）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その３）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その４）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その５）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その６）である。 従来のＷＯＷ構造の半導体装置の製造工程を例示する図（その７）である。 従来のＷＯＷ構造の半導体装置の他の製造工程を例示する図（その１）である。 従来のＷＯＷ構造の半導体装置の他の製造工程を例示する図（その２）である。 従来のＷＯＷ構造の半導体装置の他の製造工程を例示する図（その３）である。 本発明の第１の実施の形態に係る半導体装置を例示する断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その９）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１９）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その２０）である。 本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を例示する図（その１）である。 本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を例示する図（その２）である。 本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を例示する図（その３）である。 本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を例示する図（その４）である。 本発明の第２の実施の形態に係る半導体装置を例示する断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本発明の第３の実施の形態に係る半導体装置を例示する断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本発明の第４の実施の形態に係る半導体装置を例示する断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 本発明の第５の実施の形態に係る半導体装置を例示する断面図である。 ＷＯＷに周知の半導体装置の工程も含めた半導体装置全体の製造工程のフローチャートの例である。
以下、図面を参照して、本発明を実施するための形態の説明を行う。
〈第１の実施の形態〉
［本発明の第１の実施の形態に係る半導体装置の構造］
始めに、本発明の第１の実施の形態に係る半導体装置の構造について説明する。図３は、本発明の第１の実施の形態に係る半導体装置を例示する断面図である。図３を参照するに、本発明の第１の実施の形態に係る半導体装置１０は、半導体基板１１ｃ、半導体基板２１ｃ、半導体基板３１ｃ、半導体基板４１ｃ、半導体基板５１ｃ、半導体基板６１ｃ、半導体基板７１ｃが積層された構造を有する。半導体装置１０は、例えばＣＭＯＳ・ＬＳＩ、メモリーデバイス、センサーデバイス、ＭＥＭＳ等である。
半導体装置１０を構成する半導体基板１１ｃ〜７１ｃは、例えばシリコンウェハ等である。半導体基板１１ｃ〜７１ｃがシリコンウェハである場合には、半導体装置１０は、複数の半導体基板（ウェハ）が半導体基板（ウェハ）状態のまま接合された所謂ＷＯＷ構造の半導体装置である。
半導体基板１１ｃ〜７１ｃは、半導体チップが形成されている複数の領域Ａ（以下、「半導体チップ形成領域Ａ」とする）と、複数の半導体チップ形成領域Ａを分離するスクライブ領域Ｂとを有する。スクライブ領域ＢにあるＣは、ダイシングブレード等が半導体装置１０を切断する位置（以下、「切断位置Ｃ」とする）を示している。半導体装置１０は、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
半導体基板１１ｃ〜７１ｃの各半導体チップ形成領域Ａは、基板本体１２〜７２（図示せず）と、半導体集積回路１３〜７３（図示せず）と、電極パッド１５〜７５とを有する。基板本体１２〜７２（図示せず）は、例えばシリコン等から構成されている。半導体集積回路１３〜７３（図示せず）は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２〜７２（図示せず）の一方の面側に設けられている。以降、半導体基板１１ｃ〜７１ｃにおいて、半導体集積回路１３〜７３（図示せず）が設けられている側の面を主面と称する場合がある。
電極パッド１５〜７５は、絶縁層（図示せず）を介して半導体集積回路１３〜７３（図示せず）上に設けられている。電極パッド１５〜７５は、半導体集積回路１３〜７３（図示せず）に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５〜７５としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５〜７５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
半導体基板１１ｃと半導体基板２１ｃとは、樹脂層１６を介して接合されており、半導体基板１１ｃの電極パッド１５と半導体基板２１ｃの電極パッド２５とは、ビアホール２１ｙに充填された金属層３８を介して電気的に接続されている。半導体基板２１ｃと半導体基板３１ｃとは、樹脂層２６を介して接合されており、半導体基板２１ｃの電極パッド２５と半導体基板３１ｃの電極パッド３５とは、ビアホール３１ｙに充填された金属層４８を介して電気的に接続されている。なお、ビアホールは、半導体基板間（隣接する半導体基板間には限らない）を接続するために設けられた接続孔であり、内部に金属層や光導波路等が形成されることで半導体基板間を信号伝達可能に接続する。ビアホール内部に形成された金属層や光導波路等を接続部と称する場合がある。
半導体基板３１ｃと半導体基板４１ｃとは、樹脂層３６を介して接合されており、半導体基板３１ｃの電極パッド３５と半導体基板４１ｃの電極パッド４５とは、ビアホール４１ｙに充填された金属層５８を介して電気的に接続されている。半導体基板４１ｃと半導体基板５１ｃとは、樹脂層４６を介して接合されており、半導体基板４１ｃの電極パッド４５と半導体基板５１ｃの電極パッド５５とは、ビアホール５１ｙに充填された金属層６８を介して電気的に接続されている。
半導体基板５１ｃと半導体基板６１ｃとは、樹脂層５６を介して接合されており、半導体基板５１ｃの電極パッド５５と半導体基板６１ｃの電極パッド６５とは、ビアホール６１ｙに充填された金属層７８を介して電気的に接続されている。半導体基板６１ｃと半導体基板７１ｃとは、樹脂層６６を介して接合されており、半導体基板６１ｃの電極パッド６５と半導体基板７１ｃの電極パッド７５とは、ビアホール７１ｙに充填された金属層８８を介して電気的に接続されている。
半導体基板７１ｃには、開口部７６ｘを有するソルダーレジスト層７６が形成されており、開口部７６ｘ内には外部接続端子９１が形成されている。外部接続端子９１は、半導体装置１０と半導体装置１０の外部に設けられた配線基板等とを電気的に接続するために設けられた端子であり、電極パッド７５と電気的に接続されている。外部接続端子９１としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子９１として、はんだボールを用いた場合には、外部接続端子９１の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
［本発明の第１の実施の形態に係る半導体装置の製造工程］
続いて、本発明の第１の実施の形態に係る半導体装置の製造工程について説明をする。図４Ａ〜図４Ｔは、本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図である。図４Ａ〜図４Ｔにおいて、図３に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
始めに、図４Ａ及び図４Ｂに示す半導体基板１１を準備する。図４Ａは平面図であり、図４Ｂは断面図である。図４Ａ及び図４Ｂを参照するに、半導体基板１１は、基板本体１２と、半導体集積回路１３と、電極パッド１５とを有する。ただし、図４Ａにおいて、電極パッド１５は省略されている。又、図４Ｂにおいて、１１ａは半導体基板１１の一方の面（電極パッド１５が形成されている側の面；主面）を、１１ｂは半導体基板１１の他方の面（主面と反対側の面）を示している。
基板本体１２は、例えばシリコン等から構成されている。半導体集積回路１３は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものである。電極パッド１５は、絶縁層（図示せず）を介して半導体集積回路１３上に設けられている。電極パッド１５は、半導体集積回路１３に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
半導体基板１１は、複数の半導体チップ形成領域Ａと、複数の半導体チップ形成領域Ａを分離するスクライブ領域Ｂとを有する。スクライブ領域ＢにあるＣは、ダイシングブレード等が半導体基板１１を切断する位置（以下、「切断位置Ｃ」とする）を示している。
半導体基板１１の直径φ１は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。半導体基板１１の厚さＴ１は、例えば０．６２５ｍｍ（φ１＝６インチの場合）、０．７２５ｍｍ（φ１＝８インチの場合）、０．７７５ｍｍ（φ１＝１２インチの場合）等である。本実施の形態では、半導体基板１１として、８インチ（約２００ｍｍ）のシリコンウェハを用いた場合を例にとり、以下の説明を行う。
次いで図４Ｃに示す工程では、図４Ａ及び図４Ｂに示す半導体基板１１の外縁部１１ｘを除去する。外縁部１１ｘを除去した後の半導体基板１１を半導体基板１１ｃとする。外縁部１１ｘの除去は、例えば外縁部１１ｘを除去した後の半導体基板１１ｃが平面視円形となるように、半導体基板１１の外縁部１１ｘをグラインダー等を用いて研削する。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。
ここで、ドライポリッシングとは、例えばシリカを含有させた繊維を押し固めて形成した研磨布を用いて表面を削る（磨く）加工方法である。ウェットエッチングとは、例えばスピンナで半導体基板１１を回転させながらフッ硝酸等を供給してエッチングを行う加工方法である。外縁部１１ｘを除去した後の半導体基板１１ｃを例えば平面視円形とした場合には、半導体基板１１ｃの平面視円形部分の直径φ２は、例えば１９３．０±０．１ｍｍとすることができる。この場合、直径φ１が８インチ（約２００ｍｍ）であった半導体基板１１が小径化されて、直径φ２が１９３．０±０．１ｍｍの半導体基板１１ｃになったことになる。
次いで図４Ｄに示す工程では、半導体基板１１ｃの面１１ａに樹脂層１６を形成する。樹脂層１６の材料としては、例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である樹脂を用いることができる。又、樹脂層１６の材料として、エポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂等を用いても構わない。樹脂層１６の厚さＴ２は、例えば５μm程度とすることができる。樹脂層１６は、例えばスピンコート法により半導体基板１１ｃの面１１ａに例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である樹脂を塗布することにより形成することができる。その後、樹脂層１６を例えば１４０℃でプリベークして半硬化させる。半硬化した樹脂層１６は、接着性を有する。なお、樹脂層１６は、スピンコート法の代わりに気相成長法を用いて形成しても構わないし、フィルム状の樹脂を貼り付ける方法を用いて形成しても構わない。
図４Ｄに示す工程において、半導体基板１１ｃの面１１ｂを基準面とし、基準面に対して樹脂層１６の面１６ａが平行であることが好ましい。基準面に対して樹脂層１６の面１６ａが平行でないと、例えば後述する図４Ｉの工程でビアホール２１ｙが斜めに形成され、斜めに形成されたビアホール２１ｙに金属層３８等が形成されるため、隣接する半導体基板同士の接続信頼性が低下する等の問題が生じ得るからである。なお、この場合の平行とは、基準面に対する樹脂層１６の面１６ａの高さＨ１のばらつきが１μｍ以下であることをいう。従って、樹脂層１６を形成した後、高さＨ１のばらつきを確認する工程を設けることが好ましい。高さＨ１のばらつきが１μｍを超えている場合には、高さＨ１のばらつきが１μｍ以下となるように樹脂層１６の面１６ａを加工する工程を設けることが好ましい。樹脂層１６の面１６ａは、例えばＣＭＰ等により加工（研削）することができる。
なお、既にｎ枚の半導体基板が積層され、その最上層（第ｎ層）の半導体基板上に樹脂層を形成する場合には、最下層の半導体基板の背面（デバイスが形成されていない側の面）を基準面とし、基準面に対して樹脂層の上面が平行であることが好ましい。この場合の平行とは、基準面に対する樹脂層の上面の高さのばらつきが（１×ｎ）μｍ以下であることをいう。すなわち、前述のように、１枚の半導体基板上に樹脂層を形成する場合は、基準面に対する樹脂層の上面の高さのばらつきは１×１＝１μｍ以下であることが好ましく、例えば１０枚積層した半導体基板上に樹脂層を形成する場合は、基準面（最下層の半導体基板の背面）に対する樹脂層の上面の高さのばらつきは１×１０＝１０μｍ以下であることが好ましい。
次いで図４Ｅに示す工程では、図４Ａ及び図４Ｂに示す半導体基板１１と同様の形態である半導体基板２１を準備する。図４Ｅにおいて、２１ａは半導体基板２１の一方の面（電極パッド２５が形成されている側の面；主面）を、２１ｂは半導体基板２１の他方の面（主面と反対側の面）を示している。半導体基板２１は、基板本体２２と、半導体集積回路２３と、電極パッド２５とを有する。半導体基板２１の詳細については、半導体基板１１と同様であるため、その説明は省略する。
そして、準備した半導体基板２１の面２１ｂ側に凹部２１ｘを形成する。凹部２１ｘを形成した後の半導体基板２１を半導体基板２１ｃとする。凹部２１ｘは、例えば半導体基板２１の外縁部（複数の半導体チップ形成領域Ａを除く部分）のみを残し、中心部近傍（複数の半導体チップ形成領域Ａを含む部分）を薄型化するように形成する。凹部２１ｘは、例えば半導体基板２１の面２１ｂをグラインダー等を用いて研削することにより形成することができる。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。
凹部２１ｘは、例えば平面視円形とすることができるが、他の形状としても構わない。凹部２１ｘを例えば平面視円形とした場合には、凹部２１ｘの平面視円形部分の直径φ３は、例えば１９５．２±０．１ｍｍとすることができる。半導体基板２１ｃの薄型化された部分の厚さＴ３は、例えば１μｍ〜１００μｍ程度とすることができるが、強度の観点からは１０μｍ〜５０μｍ程度とすることが好ましい。半導体基板２１ｃの薄型化された部分の厚さＴ３を１０μｍ〜５０μｍ程度とすることにより、機械的振動などによる破壊や半導体チップに対する応力が低減されるからである。なお、凹部２１ｘの側面は、必ずしも底面に対して垂直に形成する必要はない。
半導体基板２１ｃの薄型化された部分の厚さＴ３を１μｍ以上としなければならない理由は以下のとおりである。半導体基板２１ｃの背面（デバイスが形成されていない側の面）で発生した欠陥や汚染がデバイスまで拡散しないためには、半導体基板２１ｃの薄型化された部分の厚さＴ３は、最低でも半導体集積回路２３におけるトランジスタ等のデバイスの素子分離深さ（図示せず）の５倍以上必要であると考えられる。ここで、半導体集積回路２３におけるトランジスタ等のデバイスの素子分離深さ（図示せず）は２００〜５００ｎｍ程度である。従って、半導体基板２１ｃの薄型化された部分の厚さＴ３は、前記素子分離深さの最低値２００ｎｍの５倍である１μｍ以上としなければならない。
このように、半導体基板２１の面２１ｂに、半導体基板２１の外縁部（複数の半導体チップ形成領域Ａを除く部分）のみを残し、中心部近傍（複数の半導体チップ形成領域Ａを含む部分）を薄型化するように凹部２１ｘを形成することにより、凹部２１ｘを形成した後の半導体基板２１ｃは十分な剛性を維持することができる。従って、本発明の第１の実施の形態に係る半導体装置の製造方法では、背景技術の項で説明したような半導体基板２１ｃを支持する機能を有する支持体を用いる必要はなく、薄型化された半導体基板２１ｃを薄型化前の半導体基板２１と同等に取り扱うことができる。その結果、半導体基板に支持体を接合及び除去するという、通常の半導体装置におけるウェハプロセスとは異なる工程が必要なくなるため、生産性の向上を図ることができる。
次いで図４Ｆに示す工程では、半導体基板２１ｃの凹部２１ｘに、半導体基板１１ｃを接合する。最初に、半導体基板２１ｃの凹部２１ｘの底面に、半導体基板１１ｃの面１１ａに形成されている樹脂層１６が接するように半導体基板１１ｃを配置する。半導体基板１１ｃ及び半導体基板２１ｃの、例えばスクライブ領域Ｂには位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板１１ｃの配置は、アライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μm以下とすることができる。
なお、半導体基板２１ｃの凹部２１ｘの側面と、半導体基板１１ｃの側面との間には一定の隙間が形成される。半導体基板２１ｃの凹部２１ｘ及び半導体基板１１ｃが、例えばともに平面視円形の場合には、平面視円環状の隙間が形成される。続いて、図４Ｆに示す構造体を例えば２５０℃で加熱した状態で、半導体基板１１ｃを面１１ｂの方向から押圧し、半導体基板２１ｃの凹部２１ｘの底面に半導体基板１１ｃの面１１ａに形成されている樹脂層１６を圧着させる。これにより、樹脂層１６は硬化し、半導体基板１１ｃは半導体基板２１ｃの凹部２１ｘに接合される。この加熱には３００℃を用いることもできるが望ましくは２００℃以下である。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。
次いで図４Ｇに示す工程では、半導体基板２１ｃの面２１ａを覆うように感光性のレジスト膜２７を形成する。レジスト膜２７は、例えば液状レジストを半導体基板２１ｃの面２１ａに塗布することにより形成する。レジスト膜２７の厚さは、例えば１０μｍとすることができる。
次いで、図４Ｈに示す工程では、所定のマスクを介して図４Ｇに示すレジスト膜２７を露光し、次いで露光処理されたレジスト膜２７を現像することで、レジスト膜２７に開口部２７ｘを形成する。なお、説明の便宜上、図４Ｈ〜図４Ｓまでは、図４Ｇに示す構造体の一部分（電極パッド１５及び電極パッド２５近傍）のみを拡大して示すことにする。図４Ｈにおける１４及び２４は、図４Ａ〜図４Ｇでは省略されていた、半導体集積回路１３及び半導体集積回路２３上に設けられている絶縁層である。絶縁層１４及び２４は、例えばＳｉ３Ｎ４やＳｉＯ２等から構成されている。絶縁層１４及び２４の厚さは、半導体集積回路１３及び半導体集積回路２３との電気的絶縁が達成される例えば０．１μｍ〜２．０μｍとすることができる。
次いで、図４Ｉに示す工程では、半導体基板２１ｃにビアホール２１ｙを形成する。ビアホール２１ｙは、開口部２７ｘに対応する部分の半導体基板２１ｃ（基板本体２２、半導体集積回路２３、絶縁層２４，電極パッド２５）及び樹脂層１６を貫通し、半導体基板１１ｃの電極パッド１５が露出するように形成する。ビアホール２１ｙは、例えばドライエッチング等により形成することができる。ビアホール２１ｙは、例えば平面視円形であり、その直径φ４は、例えば１μｍ〜３０μｍとすることができる。ただし、ビアホール２１ｙの直径φ４は、アスペクト比（＝深さＤ１／直径φ４）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１ｙの直径φ４をアスペクト比（＝深さＤ１／直径φ４）が０．５以上５以下となるような値とすることにより、ビアホール２１ｙを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１ｙへの金属層３８の埋め込みやすさの向上等を実現できるからである。
次いで、図４Ｊに示す工程では、図４Ｉに示すレジスト膜２７を除去する。次いで、図４Ｋに示す工程では、絶縁層２４の上面、電極パッド２５の上面及び側面、ビアホール２１ｙの壁面、ビアホール２１ｙの底部に露出する電極パッド１５の上面を覆うように絶縁層２８を形成する。絶縁層２８は、例えばプラズマＣＶＤ法等により形成することができる。絶縁層２８の材料としては、例えばＳｉ３Ｎ４やＳｉＯ２等を用いることができる。絶縁層２８の厚さは、例えば０．１μｍ〜２．０μｍとすることができる。
次いで、図４Ｌに示す工程では、ビアホール２１ｙの壁面を除く部分の絶縁層２８を除去する。絶縁層２８の除去は、例えばＲＩＥ（Reactive Ion Etching）により行うことができる。この工程は、フォトマスクを使用せずに絶縁層２８の所定部分のみを除去する工程であり、セルフアラインプロセスと称される。セルフアラインプロセスにより、ビアホール２１ｙと電極パッド２５とを正確に位置決めすることができる。又、部分的に電極パッドを設けない設計を用いることで、例えば電極パッドの無いところはエッチングが進み、更に下層に設けた異なる半導体基板の電極パッドまでエッチングされ深さの異なるビアホールを形成することができる。
次いで、図４Ｍに示す工程では、絶縁層２４の上面、電極パッド２５の上面及び側面、絶縁層２８の上面、ビアホール２１ｙの底部に露出する電極パッド１５の上面を覆うように金属層２９を形成する。金属層２９は、例えば無電解めっき法等により形成することができる。金属層２９は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層２９としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層２９として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バイヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
次いで図４Ｎに示す工程では、ビアホール２１ｙの内部を除く金属層２９の上面を覆うように感光性のレジスト膜３７を形成する。レジスト膜３７は、例えばドライフィルムレジストを金属層２９の上面に貼付することにより形成することができる。レジスト膜３７の厚さは、例えば１０μｍとすることができる。次いで、図４Ｏに示す工程では、所定のマスクを介して図４Ｎに示すレジスト膜３７を露光し、次いで露光処理されたレジスト膜３７を現像することで、レジスト膜３７に開口部３７ｘを形成する。開口部３７ｘは、例えば平面視円形であり、その直径φ５は、例えば１μｍ〜３０μｍとすることができる。
次いで図４Ｐに示す工程では、図４Ｏに示すビアホール２１ｙの内部及び開口部３７ｘの一部に金属層３８を形成する。金属層３８は、例えば金属層２９を給電層とする電解めっき法により、図４Ｏに示すビアホール２１ｙの内部及び開口部３７ｘの一部を充填するようにめっき膜を析出成長させることにより形成することができる。金属層３８を構成するめっき膜としては、例えばＣｕめっき膜を用いることができる。次いで、図４Ｑに示す工程では、図４Ｐに示すレジスト膜３７を除去する。
次いで図４Ｒに示す工程では、金属層３８に覆われていない部分の金属層２９を除去する。金属層２９は、例えばウェットエッチング等により除去することができる。次いで図４Ｓに示す工程では、電極パッド２５及び金属層３８を覆うように金属層３９を形成する。金属層３９は、例えば絶縁層２４上に電極パッド２５及び金属層３８を開口するレジスト膜を形成し、電極パッド２５及び金属層３８を給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。金属層３９としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。金属層３９として、例えばＮｉ層上にＰｄ層、Ａｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
次いで図４Ｔに示す工程では、半導体装置２１ｃの外縁部を除去する。外縁部を除去した後の半導体基板２１ｃを半導体基板２１ｄとする。外縁部の除去は、例えば外縁部を除去した後の半導体基板２１ｄが平面視円形となるように、半導体基板２１ｃの外縁部をグラインダー等を用いて研削する。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。外縁部を除去した後の半導体基板２１ｄを例えば平面視円形とした場合には、半導体基板２１ｄの平面視円形部分の直径φ６は、例えば半導体基板１１ｃの平面視円形部分の直径φ２と同様に、１９３．０±０．１ｍｍとすることができる。
次いで、半導体基板２１ｄの面２１ａに樹脂層２６を形成した後、図４Ａ及び図４Ｂに示す半導体基板１１と同様の形態である半導体基板３１を準備する。そして、図４Ｅ〜図４Ｔに示す工程を繰り返す。更に半導体基板４１〜７１についても同様の工程を繰り返す。そして、最後に周知の方法で外部接続端子９１を形成する。外部接続端子９１を形成する場合には、金属層３９として例えばＮｉ層を形成する。そして、Ｎｉ層を露出する開口部７６ｘを有するソルダーレジスト層７６を形成し、開口部７６ｘ内に露出するＮｉ層上に外部接続端子９１を形成する。
外部接続端子９１は、半導体装置１０と半導体装置１０の外部に設けられた配線基板等とを電気的に接続するために設けられた端子である。外部接続端子９１としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子９１として、はんだボールを用いた場合には、外部接続端子９１の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
このようにして、図３に示す半導体装置１０が製造される。半導体装置１０は、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
本発明の第１の実施の形態によれば、薄型化せずに外縁部のみを除去（小径化）した第１の半導体基板を準備する。又、外縁部のみを残し、中心部近傍を薄型化するように凹部を形成した第２の半導体基板を準備する。そして、第１の半導体基板に第２の半導体基板の凹部を接合し、薄型化された第２の半導体基板を貫通するビアホールを形成して、第１及び第２の半導体基板の半導体チップの電極パッド同士をビアホールに充填された金属層を介して電気的に接続する。そして、第２の半導体基板の外縁部を除去する。更に、第２の半導体基板と同様に外縁部のみを残し、中心部近傍を薄型化するように凹部を形成した第３の半導体基板を準備する。そして、第２の半導体基板に第３の半導体基板の凹部を接合し、薄型化された第３の半導体基板を貫通するビアホールを形成して、第２及び第３の半導体基板の半導体チップの電極パッド同士をビアホールに充填された金属層を介して電気的に接続する。そして、第３の半導体基板の外縁部を除去する。
このような工程を繰り返すことにより、複数の半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続することができる。この際、従来のように半導体基板に支持体を接合及び除去するという、通常の半導体装置におけるウェハプロセスとは異なる工程が必要なくなるため、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。なお、準備した第１の半導体基板の径が、第２の半導体基板の凹部の底面の径よりも小さい場合には、第１の半導体基板の外縁部を除去することなく、本発明に係る上下配線方式を適用することができる。
又、本発明の第１の実施の形態によれば、半導体基板同士を接続する際に、ビアホールにバンプを形成する工程が必要なくなるため、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
又、本発明の第１の実施の形態によれば、半導体集積回路が形成されている面と、半導体集積回路が形成されていない面とを対向させるように半導体基板同士を接合するため、単純に同様の工程を繰り返すだけで３個以上の半導体基板を積層することが可能となり、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
又、本発明の第１の実施の形態によれば、ビアホールは半導体基板の薄型化された部分のみに形成され、深いビアホールを形成する必要がないため、ビアホールの孔加工や金属充填の時間が長くなったり、又、必要な材料が増えたりすることがなく、半導体装置の製造コストの上昇を防止することができる。
又、本発明の第１の実施の形態によれば、半導体基板を極めて薄型化してからビアホールを形成するため、ビアホールのサイズや密度が異なってもビアホール先端部分の直径が変わる度合いを軽減することが可能となり、電気的接続の際の抵抗値のばらつきを軽減し信頼性を向上することができる。
〈第１の実施の形態の変形例〉
第１の実施の形態では、半導体基板２１の面２１ｂに、半導体基板２１の外縁部（複数の半導体チップ形成領域Ａを除く部分）のみを残し、中心部近傍（複数の半導体チップ形成領域Ａを含む部分）を薄型化するように凹部２１ｘを形成することにより、凹部２１ｘを形成した後の半導体基板２１ｃが十分な剛性を維持する例を示した。しかしながら、凹部２１ｘを形成せずに半導体基板２１の面２１ｂ側全体を薄型化しても構わない。この場合には、以下のような製造工程とすることができる。
図５Ａ〜図５Ｄは、本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を例示する図である。図５Ａ〜図５Ｄにおいて、図３に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
始めに、図４Ａ及び図４Ｂに示す半導体基板１１を準備する。次いで、図５Ａに示す工程では、半導体基板１１の外縁部１１ｘを除去することなく、半導体基板１１の面１１ａに樹脂層１６を形成する。この際、図４Ｄに示す工程と同様に、半導体基板１１ｃの面１１ｂを基準面とし、基準面に対する樹脂層１６の面１６ａの高さＨ１のばらつきが１μｍ以下であることが好ましい。従って、樹脂層１６を形成した後、高さＨ１のばらつきを確認する工程を設けることが好ましい。高さＨ１のばらつきが１μｍを超えている場合には、高さＨ１のばらつきが１μｍ以下となるように樹脂層１６の面１６ａを加工する工程を設けることが好ましい。樹脂層１６の面１６ａは、例えばＣＭＰ等により加工することができる。
なお、既にｎ枚の半導体基板が積層され、その最上層（第ｎ層）の半導体基板上に樹脂層を形成する場合には、最下層の半導体基板の背面（デバイスが形成されていない側の面）を基準面とし、基準面に対して樹脂層の上面が平行であることが好ましい。この場合の平行とは、基準面に対する樹脂層の上面の高さのばらつきが（１×ｎ）μｍ以下であることをいう。すなわち、前述のように、１枚の半導体基板上に樹脂層を形成する場合は、基準面に対する樹脂層の上面の高さのばらつきは１×１＝１μｍ以下であることが好ましく、例えば１０枚積層した半導体基板上に樹脂層を形成する場合は、基準面（最下層の半導体基板の背面）に対する樹脂層の上面の高さのばらつきは１×１０＝１０μｍ以下であることが好ましい。
次いで、図５Ｂに示す工程では、図４Ａ及び図４Ｂに示す半導体基板１１と同様の形態である半導体基板２１を準備する。そして、半導体基板２１の面２１ａに接着層９６を形成し支持体９７を接合（仮接着）する。支持体９７としては、アライメント時に光が透過する基板を用いることが好ましく、例えば石英ガラスの基板等を用いることができる。接着層９６としては、後述する図５Ｄに示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層９６は、例えばスピンコート法により半導体基板２１の面２１ａに形成することができる。接着層９６は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法を用いて半導体基板２１の面２１ａに形成しても構わない。
次いで、図５Ｃに示す工程では、半導体基板２１の面２１ｂ側全体を薄型化する。薄型化後の半導体基板２１を半導体基板２１ｃとする。薄型化は、例えば半導体基板２１の面２１ｂをグラインダー等を用いて研削することにより実現することができる。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。半導体基板２１ｃの薄型化された部分の厚さＴ３は、例えば１μｍ〜１００μｍ程度とすることができるが、強度の観点からは１０μｍ〜５０μｍ程度とすることが好ましい。半導体基板２１ｃの薄型化された部分の厚さＴ３を１０μｍ〜５０μｍ程度とすることにより、機械的振動などによる破壊や半導体チップに対する応力が低減されるからである。支持体９７は、薄型化されて剛性が低下した半導体基板２１ｃを支持する機能を有する。半導体基板２１ｃの薄型化された部分の厚さＴ３を１μｍ以上としなければならない理由は前述のとおりである。
次いで、図５Ｄに示す工程では、半導体基板２１ｃの面２１ｂに、半導体基板１１の面１１ａに形成されている樹脂層１６の面１６ａが接するように半導体基板１１上に支持体９７を有する半導体基板２１ｃを配置する。半導体基板１１及び半導体基板２１ｃの、例えばスクライブ領域Ｂには位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板１１上への支持体９７を有する半導体基板２１ｃの配置は、アライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μm以下とすることができる。そして、例えば２５０℃で加熱した状態で、図５Ｄに示す構造体を支持体９７の方向から押圧し、半導体基板２１ｃの面２１ｂに半導体基板１１の面１１ａに形成されている樹脂層１６の面１６ａを圧着させる。これにより、樹脂層１６は硬化し、半導体基板１１は半導体基板２１ｃの面２１ｂ側に接合される。この加熱には３００℃を用いることもできるが望ましくは２００℃以下である。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。なお、接着層９６は図５Ｄに示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いているため、支持体９７は半導体基板１１と２１ｃとを接合後、容易に除去することができる。
次いで、第１の実施の形態の図４Ｇと同様の工程により、半導体基板２１ｃの面２１ａを覆うように感光性のレジスト膜２７を形成する。レジスト膜２７は、例えば液状レジストを半導体基板２１ｃの面２１ａに塗布することにより形成する。レジスト膜２７の厚さは、例えば１０μｍとすることができる。以降、第１の実施の形態の図４Ｈ〜図４Ｔと同様の工程を実施する。
次いで、半導体基板２１ｃの面２１ａに樹脂層２６を形成した後、図４Ａ及び図４Ｂに示す半導体基板１１と同様の形態である半導体基板３１を準備する。そして、上述の工程及び図４Ｈ〜図４Ｔに示す工程を繰り返す。更に半導体基板４１〜７１についても同様の工程を繰り返す。そして、最後に周知の方法で外部接続端子９１を形成する。外部接続端子９１を形成する場合には、金属層３９として例えばＮｉ層を形成する。そして、Ｎｉ層を露出する開口部７６ｘを有するソルダーレジスト層７６を形成し、開口部７６ｘ内に露出するＮｉ層上に外部接続端子９１を形成することにより、図３に示す半導体装置１０に相当する半導体装置が製造される。ただし、製造された半導体装置において、積層された各半導体基板の外縁部は除去されていない。製造された半導体装置は、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
本発明の第１の実施の形態の変形例によれば、薄型化しない第１の半導体基板を準備する。又、薄型化した第２の半導体基板を準備する。そして、第１の半導体基板に第２の半導体基板を接合し、薄型化された第２の半導体基板を貫通するビアホールを形成して、第１及び第２の半導体基板の半導体チップの電極パッド同士をビアホールに充填された金属層を介して電気的に接続する。更に、薄型化した第３の半導体基板を準備する。そして、第２の半導体基板に第３の半導体基板を接合し、薄型化された第３の半導体基板を貫通するビアホールを形成して、第２及び第３の半導体基板の半導体チップの電極パッド同士をビアホールに充填された金属層を介して電気的に接続する。
このような工程を繰り返すことにより、複数の半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続することができる。その結果、半導体基板同士を接続する際に、ビアホールにバンプを形成する工程が必要なくなるため、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
又、本発明の第１の実施の形態の変形例によれば、半導体集積回路が形成されている面と、半導体集積回路が形成されていない面とを対向させるように半導体基板同士を接合するため、単純に同様の工程を繰り返すだけで３個以上の半導体基板を積層することが可能となり、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
又、本発明の第１の実施の形態の変形例によれば、ビアホールは半導体基板の薄型化された部分のみに形成され、深いビアホールを形成する必要がないため、ビアホールの孔加工や金属充填の時間が長くなったり、又、必要な材料が増えたりすることがなく、半導体装置の製造コストの上昇を防止することができる。
又、本発明の第１の実施の形態の変形例によれば、半導体基板を極めて薄型化してからビアホールを形成するため、ビアホールのサイズや密度が異なってもビアホール先端部分の直径が変わる度合いを軽減することが可能となり、電気的接続の際の抵抗値のばらつきを軽減し信頼性を向上することができる。
〈第２の実施の形態〉
［本発明の第２の実施の形態に係る半導体装置の構造］
始めに、本発明の第２の実施の形態に係る半導体装置の構造について説明する。図６は、本発明の第２の実施の形態に係る半導体装置を例示する断面図である。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する場合がある。本発明の第２の実施の形態に係る半導体装置１０Ａは、隣接する半導体基板の金属パッド同士を接続するビアホール及び金属層が、１個から４個に変更された点を除いて、本発明の第１の実施の形態に係る半導体装置１０と同様に構成される。
図６において、２１ｚ〜７１ｚはビアホールを、３８ａ〜８８ａはビアホール２１ｚ〜７１ｚを充填する金属層を示している。ビアホール及び金属層は、各半導体基板の１個の金属パッドに対して４個ずつ設けられている。
このように、１つの金属パッドに対して複数個のビアホール及び金属層を設けることにより、金属パッド同士の接続信頼性を向上することができる。又、直下の半導体基板に金属パッドを設計しなければ、一つ以上の下層の半導体基板に対しビアホール及び金属層を設けることができる。この方式では、同じ電気信号、或いは異なる電気信号を所望の半導体基板に接続することができる。又、ビアホール径が小さくなるため、ビアホール及び金属層を設ける工程に要する時間を短縮することができる。なお、１個の金属パッドに対して設けられるビアホール及び金属層の数は、２個、３個又は５個以上であっても構わない。
［本発明の第２の実施の形態に係る半導体装置の製造工程］
続いて、本発明の第２の実施の形態に係る半導体装置の製造工程について説明をする。図７Ａ〜図７Ｆは、本発明の第２の実施の形態に係る半導体装置の製造工程を例示する図である。図７Ａ〜図７Ｆにおいて、図６に示す半導体装置１０Ａと同一構成部分には同一符号を付し、その説明を省略する場合がある。又、本発明の第１の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
始めに、図４Ａ〜図４Ｇと同様の工程を行う。次いで、図７Ａ及び図７Ｂに示す工程では、所定のマスクを介して図４Ｇに示すレジスト膜２７を露光し、次いで露光処理されたレジスト膜２７を現像することで、レジスト膜２７に開口部２７ｙを形成する。図７Ａは断面図であり、図７Ｂは平面図である。なお、説明の便宜上、図７Ａ〜図７Ｆまでは、図４Ｇに示す構造体の一部分（電極パッド１５及び電極パッド２５近傍）のみを拡大して示すことにする。
次いで、図７Ｃに示す工程では、半導体基板２１ｃにビアホール２１ｚを形成する。ビアホール２１ｚは、開口部２７ｙに対応する部分の半導体基板２１ｃ（基板本体２２、半導体集積回路２３、絶縁層２４，電極パッド２５）及び樹脂層１６を貫通し、半導体基板１１ｃの電極パッド１５が露出するように形成する。ビアホール２１ｚは、例えばドライエッチング等により形成することができる。ビアホール２１ｚは、例えば平面視円形であり、その直径φ７は、例えば１μｍ〜１０μｍとすることができる。ただし、ビアホール２１ｚの直径φ７は、アスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１ｚの直径φ７をアスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることにより、ビアホール２１ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１ｚへの金属層３８ａの埋め込みやすさの向上等を実現できるからである。
次いで、図７Ｄに示す工程では、図７Ｃに示すレジスト膜２７を除去する。次いで、図４Ｋ〜図４Ｑと同様な工程を行い、図７Ｅに示すようにビアホール２１ｚに金属層３８ａを充填する。次いで、金属層３８ａに覆われていない部分の金属層２９を、例えばウェットエッチング等により除去した後、図７Ｆに示すように、電極パッド２５及び金属層３８ａを覆うように金属層３９を形成する。金属層３９は、例えば絶縁層２４上に電極パッド２５及び金属層３８ａを開口するレジスト膜を形成し、電極パッド２５及び金属層３８ａを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
以降、第１の実施の形態と同様の工程を繰り返すことにより、図６に示す半導体装置１０Ａが製造される。半導体装置１０Ａは、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
本発明の第２の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。更に、ビアホール径が小さくなるため、ビアホール及び金属層を設ける工程に要する時間を短縮することができるとともに、１つの金属パッドに対して複数個のビアホール及び金属層を設けることにより金属パッド同士の接続信頼性を向上することができる。
〈第３の実施の形態〉
［本発明の第３の実施の形態に係る半導体装置の構造］
始めに、本発明の第３の実施の形態に係る半導体装置の構造について説明する。図８は、本発明の第３の実施の形態に係る半導体装置を例示する断面図である。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する場合がある。本発明の第３の実施の形態に係る半導体装置１０Ｂは、本発明の第２の実施の形態に係る半導体装置１０Ａでは４個のビアホール及び金属層に対して1個設けられていた金属パッドを、１個のビアホール及び金属層に対して1個設けるようにした点を除いて、本発明の第２の実施の形態に係る半導体装置１０Ａと同様に構成される。
図８において、１５ａ及び１５ｂ〜７５ａ及び７５ｂは金属パッドを示している。金属パッドは、１個のビアホール及び金属層に対して1個設ずつ設けられている。
このように、１つの金属パッドに対して１個のビアホール及び金属層を設けることにより、隣接する金属パッドに同一の信号を割り当てた場合には、第２の実施の形態と同様に金属パッド同士の接続信頼性を向上することができる。又、隣接する金属パッドに異なる信号を割り当てた場合には、配線設計の自由度を高めることができる。
［本発明の第３の実施の形態に係る半導体装置の製造工程］
続いて、本発明の第３の実施の形態に係る半導体装置の製造工程について説明をする。図９Ａ〜図９Ｆは、本発明の第３の実施の形態に係る半導体装置の製造工程を例示する図である。図９Ａ〜図９Ｆにおいて、図８に示す半導体装置１０Ｂと同一構成部分には同一符号を付し、その説明を省略する場合がある。又、本発明の第１の実施の形態又は第２の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
始めに、図４Ａ〜図４Ｇと同様の工程を行う。次いで、図９Ａ及び図９Ｂに示す工程では、所定のマスクを介して図４Ｇに示すレジスト膜２７を露光し、次いで露光処理されたレジスト膜２７を現像することで、レジスト膜２７に開口部２７ｙを形成する。図９Ａは断面図であり、図９Ｂは平面図である。なお、説明の便宜上、図９Ａ〜図９Ｆまでは、図４Ｇに示す構造体の一部分（電極パッド１５及び電極パッド２５近傍）のみを拡大して示すことにする。
次いで、図９Ｃに示す工程では、半導体基板２１ｃにビアホール２１ｚを形成する。ビアホール２１ｚは、開口部２７ｙに対応する部分の半導体基板２１ｃ（基板本体２２、半導体集積回路２３、絶縁層２４，電極パッド２５）及び樹脂層１６を貫通し、半導体基板１１ｃの電極パッド１５ａ及び１５ｂが露出するように形成する。ビアホール２１ｚは、例えばドライエッチング等により形成することができる。ビアホール２１ｚは、例えば平面視円形であり、その直径φ７は、例えば１μｍ〜１０μｍとすることができる。ただし、ビアホール２１ｚの直径φ７は、アスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１ｚの直径φ７をアスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることにより、ビアホール２１ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１ｚへの金属層３８ｂの埋め込みやすさの向上等を実現できるからである。
次いで、図９Ｄに示す工程では、図９Ｃに示すレジスト膜２７を除去する。次いで、図４Ｋ〜図４Ｑと同様な工程を行い、図９Ｅに示すようにビアホール２１ｚに金属層３８ｂを充填する。次いで、金属層３８ｂに覆われていない部分の金属層２９を、例えばウェットエッチング等により除去した後、図９Ｆに示すように、電極パッド２５及び金属層３８ｂを覆うように金属層３９ａを形成する。金属層３９ａは、例えば絶縁層２４上に電極パッド２５及び金属層３８ｂを開口するレジスト膜を形成し、電極パッド２５及び金属層３８ｂを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
以降、第１の実施の形態と同様の工程を繰り返すことにより、図８に示す半導体装置１０Ｂが製造される。半導体装置１０Ｂは、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
本発明の第３の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。更に、隣接する金属パッドに同一の信号を割り当てた場合には、第２の実施の形態と同様に金属パッド同士の接続信頼性を向上することができる。又、隣接する金属パッドに異なる信号を割り当てた場合には、配線設計の自由度を高めることができる。
〈第４の実施の形態〉
［本発明の第４の実施の形態に係る半導体装置の構造］
始めに、本発明の第４の実施の形態に係る半導体装置の構造について説明する。図１０は、本発明の第４の実施の形態に係る半導体装置を例示する断面図である。同図中、図８と同一構成部分には同一符号を付し、その説明は省略する場合がある。本発明の第４の実施の形態に係る半導体装置１０Ｃは、本発明の第３の実施の形態に係る半導体装置１０Ｂでは全ての半導体基板の全てのビアホールに対応する位置に設けられていた金属パッドを、一部設けないようにし、金属パッドが設けられた半導体基板同士をビアホール及び金属層で直接接続している点を除いて、本発明の第３の実施の形態に係る半導体装置１０Ｂと同様に構成される。
このように、金属パッドを一部の半導体基板のみに設けることにより、隣接していない半導体基板同士をビアホール及び金属層で直接接続することができるため、配線設計の自由度を高めることができる。
［本発明の第４の実施の形態に係る半導体装置の製造工程］
続いて、本発明の第４の実施の形態に係る半導体装置の製造工程について説明をする。図１１Ａ〜図１１Ｈは、本発明の第４の実施の形態に係る半導体装置の製造工程を例示する図である。図１１Ａ〜図１１Ｈにおいて、図１０に示す半導体装置１０Ｃと同一構成部分には同一符号を付し、その説明を省略する場合がある。又、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
始めに、図４Ａ〜図４Ｇと同様の工程を行う。次いで、図１１Ａ及び図１１Ｂに示す工程では、所定のマスクを介して図４Ｇに示すレジスト膜２７を露光し、次いで露光処理されたレジスト膜２７を現像することで、レジスト膜２７に開口部２７ｚを形成する。図１１Ａは断面図であり、図１１Ｂは平面図である。なお、説明の便宜上、図１１Ａ〜図１１Ｈまでは、図４Ｇに示す構造体の一部分（電極パッド１５及び電極パッド２５近傍）のみを拡大して示すことにする。
次いで、図１１Ｃに示す工程では、半導体基板２１ｃにビアホール２１ｚを形成する。ビアホール２１ｚは、開口部２７ｚに対応する部分の半導体基板２１ｃ（基板本体２２、半導体集積回路２３、絶縁層２４，電極パッド２５）及び樹脂層１６を貫通し、半導体基板１１ｃの電極パッド１５ａ及び１５ｂが露出するように形成する。ビアホール２１ｚは、例えばドライエッチング等により形成することができる。ビアホール２１ｚは、例えば平面視円形であり、その直径φ７は、例えば１μｍ〜１０μｍとすることができる。ただし、ビアホール２１ｚの直径φ７は、アスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１ｚの直径φ７をアスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることにより、ビアホール２１ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１ｚへの金属層３８ｂの埋め込みやすさの向上等を実現できるからである。
次いで、図１１Ｄに示す工程では、図１１Ｃに示すレジスト膜２７を除去する。次いで、図４Ｋ〜図４Ｌと同様な工程を行った後、図１１Ｅに示すように、絶縁層２４の上面、電極パッド２５の上面及び側面、絶縁層２８の上面、ビアホール２１ｚの底部に露出する電極パッド１５ａ及び１５ｂの上面を覆うように金属層２９を形成する。金属層２９は、例えば無電解めっき法等により形成することができる。金属層２９は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層２９としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層２９として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バイヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
次いで図１１Ｆに示す工程では、ビアホール２１ｚの内部を除く金属層２９の上面を覆うように感光性のレジスト膜３７を形成する。レジスト膜３７は、例えばドライフィルムレジストを金属層２９の上面に貼付することにより形成することができる。レジスト膜２７の厚さは、例えば１０μｍとすることができる。その後、所定のマスクを介してレジスト膜３７を露光し、次いで露光処理されたレジスト膜３７を現像することで、レジスト膜３７に開口部３７ｙを形成する。開口部３７ｙは電極パッド２５が形成されている部分に対応するビアホール２１ｚ上のみに形成される。
次いで、図４Ｐ〜図４Ｒと同様な工程を行い、図１１Ｇに示すように、金属層３８ｂに覆われていない部分の金属層２９を除去する。次いで図１１Ｈに示す工程では、電極パッド２５及び金属層３８ｂを覆うように金属層３９ａを形成する。金属層３９ａは、例えば絶縁層２４上に電極パッド２５及び金属層３８ｂを開口するレジスト膜を形成し、電極パッド２５及び金属層３８ｂを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
以降、第１の実施の形態と同様の工程を繰り返すことにより、図１０に示す半導体装置１０Ｃが製造される。なお、金属層が充填されていないビアホールは、電極パッドを有する半導体基板を積層した後に、第１の実施の形態と同様な方法により充填される。半導体装置１０Ｃは、切断位置Ｃにおいてダイシングブレード等により切断され、個片化されることにより最終製品の形態となる。
なお、金属パッドをどの半導体基板のどの位置に設け、どの位置に設けないかは、任意に決定することができ、図１０に例示した態様には限定されない。
本発明の第４の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。更に、全ての半導体基板の全てのビアホールに対応する位置に設けられていた金属パッドを、一部設けないようにすることにより、隣接していない半導体基板同士をビアホール及び金属層で直接接続することができるため、配線設計の自由度を高めることができる。
〈第５の実施の形態〉
第１〜第４の実施の形態では、半導体チップを有する複数の半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続する半導体装置の製造方法を例示した。しかしながら、積層する基板は全て半導体チップを有する半導体基板でなくてもよく、半導体チップを有しない構造層を一部に含んでいても構わない。そこで、第５の実施の形態では、半導体チップを有しない構造層を含む半導体装置の製造方法を例示する。ここで、構造層とは、シリコン基板、金属層、絶縁層等を含む半導体チップを有しない全ての層を指すものとする。
［本発明の第５の実施の形態に係る半導体装置の構造］
始めに、本発明の第５の実施の形態に係る半導体装置の構造について説明する。図１２は、本発明の第５の実施の形態に係る半導体装置を例示する断面図である。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する場合がある。本発明の第５の実施の形態に係る半導体装置１０Ｄは、図３に示す本発明の第１の実施の形態に係る半導体装置１０の樹脂層６６と半導体基板７１ｃとの間に構造層８１及び樹脂層８６を設けた点を除いて、半導体装置１０と同様に構成される。
図１２に示す半導体装置１０Ｄにおいて、構造層８１は、樹脂層６６を介して半導体基板６１ｃ上に積層され、半導体基板７１ｃは樹脂層８６を介して構造層８１上に積層されている。構造層８１には、半導体基板６１ｃと７１ｃとを電気的に接続するためのビアホール（図示せず）や金属層（図示せず）等が設けられている。樹脂層８６としては、樹脂層１６等と同様の材料を用いることができる。
構造層８１は、半導体チップを有しないシリコン基板８１ｃと、絶縁膜８１ｄと、溝８１ｘとを有する。溝８１ｘはシリコン基板８１ｃの半導体基板７１ｃ側に設けられ、溝８１ｘを含むシリコン基板８１ｃの表面には、例えばＳｉ３Ｎ４やＳｉＯ２等から構成されている絶縁膜８１ｄが形成されている。シリコン基板８１ｃは、絶縁膜８１ｄにより、隣接する半導体基板７１ｃと絶縁されている。溝８１ｘには例えば水やエタノール等の冷却媒体が充填されており、溝８１ｘは冷媒流路として機能する。溝８１ｘの形状や形成位置は任意で構わない。
このように、半導体装置において積層する基板は半導体チップを有する半導体基板には限定されず、半導体チップを有しない構造層を一部に含んでも構わない。半導体装置において積層する構造層に、例えば冷媒流路を有するシリコン基板を含めることにより、半導体基板で発生する熱を放熱する冷却機能を持たせることができる。冷却機能を有する構造層は、特にＣＰＵ等の発熱の大きなデバイスを含む半導体基板に隣接して設けると有効である。なお、半導体装置は、半導体チップを有しない構造層を複数層含んでも構わない。
［本発明の第５の実施の形態に係る半導体装置の製造工程］
続いて、本発明の第５の実施の形態に係る半導体装置の製造工程について説明をする。
始めに、構造層８１を準備する。具体的には、シリコン基板８１ｃを所定の外径に加工し、一方の面に溝８１ｘを形成する。溝８１ｘは、例えばＤＲＩＥ（Deep Reactive Ion Etching）等により形成することができる。そして、溝８１ｘを含むシリコン基板８１ｃの表面に絶縁膜８１ｄを形成する。絶縁膜８１ｄは、例えばプラズマＣＶＤ法等により形成することができる。以上の工程により、構造層８１が完成する。
次いで、図４Ａ〜図４Ｔと同様の工程により、半導体基板１１ｃから半導体基板６１ｃ、樹脂層６６、構造層８１、樹脂層８６及び半導体基板７１ｃを順次積層しビアホールや金属層等を形成することにより、半導体装置１０Ｄが完成する。
以上、半導体チップを有しないシリコン基板を含む構造層を含む半導体装置の製造方法を例示したが、構造層は半導体チップを有しないシリコン基板以外に、Ｃｕ等の金属層やエポキシ樹脂等の絶縁層を含んでも構わないし、ＭＥＭＳを有する構造であっても構わない。ＭＥＭＳの一例としては、圧力センサや加速度センサ等を挙げることができる。
本発明の第５の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。更に、半導体装置に半導体チップを有しない構造層を設けることにより、半導体基板で発生する熱を放熱する冷却機能等を実現することができる。
〈第６の実施の形態〉
第１〜第４の実施の形態では、半導体チップを有する複数の半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続する半導体装置の製造方法（ＷＯＷ）を例示した。又、第５の実施の形態では、半導体チップを有しない構造層を含む半導体装置の製造方法を例示した。第６の実施の形態では、ＷＯＷに周知の半導体装置の工程（所謂前工程や後工程）も含めた半導体装置全体の製造工程について例示する。
図１３は、ＷＯＷに周知の半導体装置の工程も含めた半導体装置全体の製造工程のフローチャートの例である。図１３を参照するに、まず『酸化』の工程（Ｓ１１）では、半導体基板の表面に酸化膜を形成する。次に『拡散』の工程（Ｓ１２）では、半導体基板にドーパント（不純物）を導入し半導体領域を形成する。次に『ＦＥＯＬ（Front End Of Line）』の工程（Ｓ１３）では、リソグラフィー（Ｓ１３ａ）、エッチング（Ｓ１３ｂ）、成膜（Ｓ１３ｃ）及びＣＭＰ（Ｓ１３ｄ）を必要回数繰り返すことにより、トランジスタ等のデバイスを形成する。
具体的には、リソグラフィー（Ｓ１３ａ）の工程では、半導体基板にフォトレジスト（感光性物質）を塗布し、露光装置を用いてフォトマスクに描かれた素子・回路のパターンを焼き付ける。エッチング（Ｓ１３ｂ）の工程では、不要な酸化膜や金属膜等を物理的又は化学的に食刻加工することにより除去する。成膜（Ｓ１３ｃ）の工程では、スパッタリングやＣＶＤ等の方法によりトランジスタ等のデバイスを構成する酸化膜や金属膜等を成膜する。ＣＭＰ（Ｓ１３ｄ）の工程では、半導体基板の表面を研磨する。
次に『ＢＥＯＬ（Back End Of Line）』の工程（Ｓ１４）では、リソグラフィー（Ｓ１４ａ）、エッチング（Ｓ１４ｂ）、成膜（Ｓ１４ｃ）及びＣＭＰ（Ｓ１４ｄ）を必要回数繰り返すことにより、半導体基板に形成されたトランジスタ等のデバイスをＣｕ等で配線し回路を完成させる。リソグラフィー（Ｓ１４ａ）、エッチング（Ｓ１４ｂ）、成膜（Ｓ１４ｃ）及びＣＭＰ（Ｓ１４ｄ）については、前述のとおりである。これにより、半導体チップを有する半導体基板が完成する。
次に『ＷＯＷ（ウェハオンウェハ）』の工程（Ｓ１５）では、薄型化（Ｓ１５ａ）、積層（Ｓ１５ｂ）、リソグラフィー（Ｓ１５ｃ）、ビアホールエッチング（Ｓ１５ｄ）、成膜（Ｓ１５ｅ）及び平坦化（Ｓ１５ｆ）を必要回数繰り返すことにより、半導体チップを有する複数の半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続する。
具体的には、薄型化（Ｓ１５ａ）の工程では、図４Ｅや図５Ｃに示したように半導体基板を薄型化する。積層（Ｓ１５ｂ）の工程では、図４Ｆや図５Ｄに示したように薄型化した半導体基板と薄型化していない半導体基板を積層する。リソグラフィー（Ｓ１５ｃ）、ビアホールエッチング（Ｓ１５ｄ）、成膜（Ｓ１５ｅ）及び平坦化（Ｓ１５ｆ）の工程では、図４Ｈから図４Ｓ等に示したように、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続する。
次に『電気検査』の工程（Ｓ１６）では、積層された半導体基板の電気的な検査を行う。次に『グラインディング』の工程（Ｓ１７）では、積層された半導体基板を研磨して厚さを調整する。次に『ダイシング』の工程（Ｓ１８）では、積層された半導体基板を切断し、複数の積層された半導体チップを作製する。次に『ボンディング』の工程（Ｓ１９）では、積層された半導体チップをリードフレームに固着し、半導体チップの電極パッドとリードフレームとをボンディングワイヤで電気的に接続する。次に『モールディング』の工程（Ｓ２０）では、リードフレームに固着された積層された半導体チップを樹脂で封止する。次に『最終検査』の工程（Ｓ２１）では、Ｓ２０の工程で最終製品の形態になった積層された半導体チップの出荷検査（電気特性検査や外観検査等）を行う。以上で全工程が終了する。
図１３において、Ｓ１１からＳ１４までは個片化（ダイシング）前の半導体基板を取り扱う周知の工程である。Ｓ１５の本発明に係るＷＯＷの工程も、Ｓ１４に引き続き個片化（ダイシング）前の半導体基板を取り扱う工程である。すなわち、個片化（ダイシング）前の半導体基板の状態を保ったままで、三次元化し（半導体チップを有する複数の半導体基板を積層し）、異なる層の半導体基板を構成する半導体チップ同士を信号伝達可能に接続することができる。『ＢＥＯＬ（Back End Of Line）』の工程の後に半導体チップを個片化（ダイシング）し、個片化された半導体チップの状態で三次元化を行う従来の工程と比較すると、ＷＯＷでは『ＢＥＯＬ（Back End Of Line）』の工程の後に寸断なく個片化（ダイシング）前の半導体基板を三次元化する工程に移行することができる。その結果、半導体装置の製造工程を簡略化できると共に、量産設備に対する投資を抑制することができる。
又、ＷＯＷでは、半導体基板を積層する枚数に対する理論的限界がない。つまり、半導体基板を積層する枚数に従った集積度が得られる。例えば半導体基板１０枚をＷＯＷで積層した半導体装置を作製すれば、例えば半導体チップ当たり３２ＧＢのメモリーデバイスは３２０ＧＢとなり、約１０００個の三次元チップが得られる。ロジックデバイスでは、ＣＰＵコア部とキャッシュ部を別々の半導体基板に作り込み、ＷＯＷで積層すれば、１６コア、３２コア、６４コア・・・といったマルチコア化が可能になる。３２コアといった多数コアが実現できれば、ＣＰＵコア自体を冗長的に扱うことが可能となり、実効的に不良のない三次元ロジックデバイスを編成できる。
更に、ＷＯＷでは、半導体基板の厚さが配線距離になり、デバイス層の厚さを加味しても２０μｍ程度でデバイス同士を接続することができる。通常回路の長配線が数１００μｍから数１０ｍm程度であること考えると、配線を非常に短縮することができる。このため、信号線として取り扱うと、単位ビアホール当たりのバス・バンド幅が大きい高速情報転送が可能となる。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、各実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。
又、半導体集積回路が形成されている基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いても構わない。
又、各実施の形態では、積層された半導体基板を構成する半導体チップ同士をビアホール内に形成された金属層を介して電気信号により接続する例を示したが、積層された半導体基板を構成する半導体チップ同士の接続は電気信号には限定されず、例えば光信号により接続しても構わない。この際、ビアホール内には金属層に代えて光導波路を形成すればよい。
又、各実施の形態では、半導体基板に電極パッドを形成してからビアホールを形成する例を示したが、ビアホールを形成してから電極パッドを形成しても構わない。又、ビアホールを充填した金属層の上面をＣＭＰ（Chemical Mechanical Polishing）等で削る工程（ダマシン工程）を設けても構わない。
又、各実施の形態では、半導体基板の外縁部のみを残し、中心部近傍を薄型化するように凹部を形成する例を示したが、凹部は薄型化された半導体基板が十分な剛性を維持するために形成するものである。従って、半導体基板が十分な剛性を維持することができれば特定の形状には限定されない。例えば、格子状の部分のみを残し、その他の部分を薄型化するような形状（複数の凹部を形成する）としても構わない。
又、各実施の形態で説明した電極パッドとビアホールの接続形態は、一つの半導体装置内に混在していても構わない。
又、第２の実施の形態から第５の実施の形態に対して、第１の実施の形態の変形例と同様な変形を加えても構わない。
１０，１０Ａ，１０Ｂ，１０Ｃ 半導体装置
１１，１１ｃ，２１ｃ，３１ｃ，４１ｃ，５１ｃ，６１ｃ，７１ｃ 半導体基板
１１ａ，１１ｂ，１６ａ，２１ａ，２１ｂ 面
１１ｘ 外縁部
１２，２２ 基板本体
１３，２３ 半導体集積回路
１４，２４，２８ 絶縁層
１５，１５ａ，１５ｂ，２５，２５ａ，２５ｂ，３５，３５ａ，３５ｂ，４５，４５ａ，４５ｂ，５５，５５ａ，５５ｂ、６５，６５ａ，６５ｂ，７５，７５ａ，７５ｂ 電極パッド
１６，２６，３６，４６，５６，６６，７６，８６ 樹脂層
２１ｘ 凹部
２１ｙ，２１ｚ，３１ｙ，３１ｚ，４１ｙ，４１ｚ，５１ｙ，５１ｚ，６１ｙ，６１ｚ，７１ｙ，７１ｚ ビアホール
２７，３７ レジスト膜
２９，３８，３８ａ，３９，３９ａ，３８ｂ，４８，４８ａ，５８，５８ａ，６８，６８ａ，７８，７８ａ，８８，８８ａ 金属層
２７ｘ，２７ｙ，２７ｚ，３７ｘ，３７ｙ，７６ｘ 開口部
８１ 構造層
８１ｃ シリコン基板
８１ｄ 絶縁膜
８１ｘ 溝
９１ 外部接続端子
９６ 接着層
９７ 支持体
Ａ 半導体チップ形成領域
Ｂ スクライブ領域
Ｃ 切断位置
Ｄ１、Ｄ２ 深さ
Ｈ１ 高さ
Ｔ１〜Ｔ３ 厚さ
φ１〜φ７ 直径

Claims (12)

  1. 主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板を、全ての前記半導体基板の主面が同一方向を向くように積層し、異なる層の前記半導体基板を構成する前記半導体チップ同士を信号伝達可能に接続し、その後前記半導体チップ部分を個片化する半導体装置の製造方法であって、
    第１の半導体基板及び第２の半導体基板を準備する第１工程と、
    支持体を準備し、主面を前記支持体側に向けて前記第２の半導体基板を前記支持体に仮固定し、前記支持体に仮固定された前記第２の半導体基板の主面と反対側を薄型化する第２工程と、
    薄型化された前記第２の半導体基板の主面と反対側の面を、絶縁層を介して前記第１の半導体基板の主面に固着し、前記支持体を除去する第３工程と、
    薄型化された前記第２の半導体基板に、前記第２の半導体基板の主面から主面と反対側の面に貫通するビアホールを、前記第２の半導体基板の主面側から前記反対側の面に向かって形成する第４工程と、
    前記ビアホールを介して、前記第１の半導体基板の前記半導体チップと前記第２の半導体基板の前記半導体チップとの間の信号伝達を可能にする接続部を形成する第５工程と、を有することを特徴とする半導体装置の製造方法。
  2. 更に、他の半導体基板を準備し、前記他の半導体基板に前記第２工程から前記第５工程と同様の工程を繰り返し、前記第２の半導体基板上に他の半導体基板を積層する第６工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記半導体基板は、平面視略円形形状であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記接続部は、前記半導体チップ同士を電気信号により接続することを特徴とする請求項１乃至３の何れか一項記載の半導体装置の製造方法。
  5. 前記接続部は、前記半導体チップ同士を光信号により接続することを特徴とする請求項１乃至３の何れか一項記載の半導体装置の製造方法。
  6. 積層された前記半導体基板の一部に、前記半導体基板と絶縁された、半導体チップを有しない構造層を含むことを特徴とする請求項１乃至５の何れか一項記載の半導体装置の製造方法。
  7. 前記構造層は、基板、金属層又は絶縁層であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記構造層は、前記半導体基板を冷却する機能を有することを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記構造層はＭＥＭＳを有することを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記第２工程において薄型化された部分の前記半導体基板の厚さは、前記半導体基板の有するデバイスの素子分離深さの５倍以上であることを特徴とする請求項１乃至９の何れか一項記載の半導体装置の製造方法。
  11. 前記第２工程において薄型化された部分の前記半導体基板の厚さは１μｍ以上であることを特徴とする請求項１乃至１０の何れか一項記載の半導体装置の製造方法。
  12. 前記第４工程において形成されたビアホールのアスペクト比は、０．５以上５以下であることを特徴とする請求項１乃至１１の何れか一項記載の半導体装置の製造方法。
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