JP2017130571A - インターポーザ基板、半導体装置、インターポーザ基板の製造方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】インターポーザ基板において半導体チップ同士を接続する配線の層数を増やす。
【解決手段】第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアと、第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアと、前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し前記第１コアと前記第２コアに挟まれた配線層とを有する。
【選択図】図１

Description

本発明は、インターポーザ基板、半導体装置、インターポーザ基板の製造方法および半導体装置の製造方法に関する。

インターポーザ基板は、回路基板やパッケージ基板（以下、回路基板等と呼ぶ）と複数の半導体チップの間に配置され、半導体チップと回路基板等を電気的に接続する基板である。インターポーザ基板には、複数の半導体チップ同士を接続する配線層と、該配線層と回路基板等を接続する貫通電極とが設けられる（例えば、特許文献１参照）。

なお、絶縁膜を挟む一対のグリーンシートを焼成して、セラミック回路基板を形成する技術が提案されている（例えば、特許文献２参照）。上記絶縁膜には導体層が設けられ、グリーンシートのスルーホールに設けられた導体と接続される。

特開２０１４−１１１６９号公報 特開昭６１−１４７５９７号公報

上述したようにインターポーザ基板の一面には、半導体チップ同士を接続する配線層が設けられる。多くの場合、インターポーザ基板の配線層には、樹脂層に囲まれた配線が設けられる。

配線を囲う樹脂層は、コア材に塗布された樹脂原料を熱硬化させることで形成される。樹脂原料を熱硬化させる際、樹脂原料中の分子が重合する。すると、樹脂層が収縮して、内部応力が発生する。この内部応力の反作用として、コア材にも応力が発生する。その結果、インターポーザ基板が反る。

インターポーザ基板の配線層は、複数の樹脂層と夫々が複数の樹脂層の一つにより囲われた複数の配線の層とを有する。この樹脂層の層数が増加するほど、コア材に発生する内部応力は大きくなる。すると、インターポーザ基板の反りは大きくなる。

従って、インターポーザ基板に形成可能な樹脂層の層数は高々３〜４層に限られる。このため、配線の層数も高々３〜４層に限られる。従って、インターポーザ基板の配線の高密度化は困難である。

そこで本発明は、このような問題を解決することを課題とする。

上記の問題を解決するために、本装置の一観点によれば、第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアと、第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアと、前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し前記第１コアと前記第２コアに挟まれた配線層とを有するインターポーザ基板が提供される。

開示の装置によれば、インターポーザ基板において半導体チップ同士を接続する配線の層数を増やすことができる。

図１は、実施の形態１のインターポーザ基板の断面図である。 図２は、実施の形態１のインターポーザ基板と半導体チップとを有する半導体装置の断面図である。 図３は、実施の形態１のインターポーザ基板の製造方法の一例を説明する工程断面図である。 図４は、実施の形態１のインターポーザ基板の製造方法の一例を説明する工程断面図である。 図５は、実施の形態１のインターポーザ基板の製造方法の一例を説明する工程断面図である。 図６は、発明者が従来から製造しているシリコン・インターポーザ基板の断面である。 図７は、実施の形態１のインターポーザ基板における反りの抑制を説明する断面図である。 図８は、実施の形態１のインターポーザ基板の応用例を説明する斜視図である。 図９は、実施の形態２の製造方法を説明する図である。 図１０は、実施の形態２の製造方法を説明する図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。図面が異なっても同じ構造を有する部分等には同一の符号を付し、その説明を省略する。

（実施の形態１）
（１）インターポーザ基板
図１は、実施の形態１のインターポーザ基板１４の断面図である。

図１に示すように、実施の形態１のインターポーザ基板１４は、第１コア６ａと第２コア６ｂと配線層１２とを有する。

第１コア６ａは、第１貫通電極２ａと、第１貫通電極２ａを囲む絶縁性の第１無機物（例えば、溶融石英または合成石英）４ａとを有する。第２コア６ｂは、第２貫通電極２ｂと、第２貫通電極２ｂを囲む絶縁性の第２無機物（例えば、溶融石英または合成石英）４ｂとを有する。

配線層１２は、第１貫通電極２ａと第２貫通電極２ｂとを接続する配線８と配線８を囲む絶縁性の有機物（例えば、ポリイミド）１０とを有する。配線層１２は、第１コア６ａと第２コア６ｂに挟まれた配線層である。

具体的に例えば、第１コア６ａは、第１無機物４ａに囲まれた複数の第１貫通電極１０２ａを有する。第１貫通電極２ａは、複数の第１貫通電極１０２ａのうちの一つである。第２コア６ｂは、第２無機物４ｂに囲まれた複数の第２貫通電極１０２ｂを有する。第２貫通電極２ｂは、複数の第２貫通電極１０２ｂのうちの一つである。

複数の第１貫通電極１０２ａは夫々、有機物１０で囲われた複数の配線１０８の何れかに接続される。配線８は、複数の配線１０８の一つである。更に複数の第２貫通電極１０２ｂは夫々、複数の配線１０８の何れかに接続される。これらの接続により、複数の第１貫通電極１０２ａは夫々、複数の第１貫通電極１０２ａのうちの別の貫通電極または複数の第２貫通電極１０２ｂの何れかに接続される。

第１コア６ａの複数の第１貫通電極１０２ａは例えば、第１ピッチＰ１で配置されたエリアアレイである。第２コア６ｂの複数の第２貫通電極１０２ｂは例えば、第１ピッチＰ１より広い第２ピッチＰ２で配置されたエリアアレイである。

複数の第２貫通電極１０２ｂ夫々の両端のうち少なくとも配線層１２とは反対側の一端は、第２コア６ｂの貫通孔内に配置される。インターポーザ基板１４は、夫々が第２貫通電極１０２ｂの上記一端に接する複数の接合材１８を有してもよい。

複数の配線１０８のうちの少なくとも一つの配線（例えば、配線８）は例えば、複数の第１貫通電極１０２ａの一つ（例えば、第１貫通電極２ａ）と複数の第２貫通電極１０２ｂの一つ（例えば、第２貫通電極２ｂ）とを接続する配線である。複数の配線１０８のうちの別の配線（以下、端子間配線と呼ぶ）は、複数の第１貫通電極１０２ａの一つと複数の第１貫通電極１０２ａのうちの別の第１貫通電極とを接続する配線であってもよい。

（２）半導体装置
図２は、実施の形態１のインターポーザ基板１４と半導体チップ２０とを有する半導体装置２２の断面図である。

半導体チップ２０は、集積回路（図示せず）が形成された半導体基板１５と、該集積回路に接続された複数の端子（例えば、Ｃｕ電極）１６とを有する半導体素子である。複数の端子１６は夫々、第１コア６ａの複数の第１貫通電極１０２ａの何れかに接続されている。複数の第１貫通電極１０２ａは夫々、複数の配線１０８の一つと複数の第２貫通電極１０２ｂの一つと複数の接合材１８の一つとを介して回路基板（例えば、プリント基板）の配線に接続される。

従ってインターポーザ基板１４によれば、第１ピッチＰ１（図１参照）で配置された半導体チップ２０の複数の端子１６を、第１ピッチＰ１より広い第２ピッチＰ２で配置された回路基板上の複数の電極に接続することができる。

第１ピッチＰ１と第２ピッチＰ２は、インターポーザ基板１４の接続相手に応じて変化する。従って第１ピッチＰ１は、第２ピッチＰ２より狭くなくてもよい。

図２に示す例では、半導体装置２２は複数の半導体チップ２０を有している。これら複数の半導体チップ２０の少なくとも一つは、第１貫通電極１０２ａ同士を接続する端子間配線により複数の半導体チップ２０のうちの別の半導体チップに接続されてもよい。

インターポーザ基板１４は、端子間配線を含まなくてもよい。この場合、インターポーザ基板１４は、半導体チップ２０の端子間隔を、回路基板等の端子間隔に変換する部材として用いることができる。また、インターポーザ基板１４に搭載される半導体チップ２０は、一つであってもよい。

（３）製造方法
（３−１）インターポーザ基板の製造方法
図３〜５は、実施の形態１のインターポーザ基板１４の製造方法の一例を説明する工程断面図である。

―第１コアの形成（図３（ａ）参照）―
まず図３（ａ）に示すように、複数の第１貫通電極２ａ，１０２ａと、複数の第１貫通電極２ａ，１０２ａを囲む第１無機物４ａとを有する第１コア６ａを形成する。

具体的には例えば、ウエハ状のガラス基板３（無機物）の表面に、レーザー加工により、複数の第１貫通電極２ａ，１０２ａに対応する凹所（有底ビア）を形成する。ガラス基板３は例えば、溶融石英または合成石英の基板である。凹所のピッチ（第１ピッチＰ１）は例えば、ＣＰＵ（Central Processing Unit）や３次元メモリの電極のピッチである２５〜１００μｍである。

凹所が形成されたガラス基板３の表面に、シード層（例えば、Ｔｉ膜とＣｕ膜の積層膜）を堆積する。このシード層上に例えばＣｕを電解メッキにより形成して、上記凹所をＣｕ等の導体膜（導電性の膜）で埋め込む。次に、Ｃｕ等の導体膜のうち凹所の外側の部分およびシード層のうち凹所の外側の部分を、例えばＣＭＰ（Chemical Mechanical Polishing）により除去する。

次に、ガラス基板３の裏面をサポート基板に貼り付ける。その後、ガラス基板３の裏面を凹所内のＣｕ等が露出するまで研削して、複数の第１貫通電極２ａ，１０２ａを完成する。研削後のガラス基板３の厚さは例えば、２５〜１５０μｍである。研削後、サポート基板は取り外す。

上記工程によれば、平面視において両端が貫通孔内に位置する複数の第１貫通電極２ａ，１０２ａが形成される。またサポート基板に貼り付けた状態でガラス基板３を研削するので、ガラス基板を薄くすることができる。従って凹所を浅くできるので、メッキが容易になる。

なお図３（ａ）には、ウエハ状の第１コア６ａのうちインターポーザ基板１４に対応する部分だけが示されている。図３（ｂ）〜図５（ｂ）についても同様である。

―第２コアの形成（図３（ｂ）参照）―
上記「第１コアの形成」と略同じ手順により、図３（ｂ）に示すように、複数の第２貫通電極２ｂ，１０２ｂと、複数の第２貫通電極２ｂ，１０２ｂを囲む第２無機物４ｂ（例えば、溶融石英または合成石英）とを有する第２コア６ｂを形成する。

複数の第２貫通電極２ｂ，１０２ｂの両端は、平面視において第２コア６ｂの貫通孔内に形成される。第２貫通電極１０２ｂの第２ピッチＰ２は例えば、有機物を含む基板であるプリント基板の電極のピッチに相当する７５〜３００μｍである。

―第１配線層の形成（図３（ｃ）〜図４（ａ）参照）―
第１コア６ａ（図４（ａ）参照）の第１面に、第１配線８ａと第１配線８ａを囲む第１有機物１０ａ（例えば、ポリイミド）とを有する第１配線層１２ａを形成する。

例えば第１有機物１０ａで囲われた複数の第１配線２０８ａを形成する。第１配線８ａは、複数の第１配線２０８ａの一つである。複数の第１配線２０８ａの一端は夫々、複数の第１貫通電極１０２ａの何れかに接続される。例えば第１配線８ａは、第１貫通電極２ａに接続される。

複数の第１配線８ａ，２０８ａの他端を、第１有機物１０ａから露出させる。好ましくは、複数の第１配線８ａ，２０８ａの他端を第１有機材料３２ａ（図３（ｃ）参照）で覆った後、第１有機材料３２ａを平坦化すると共に複数の第１配線８ａ，２０８ａの他端を露出させる。

図３（ｃ）では、第１有機材料３２ａは孤立した複数の層に分かれている。しかし、第１有機材料３２ａは一つの層である。図３（ｃ）では、第１有機材料３２ａの凸部の間に存在する薄い領域が省略されている。第１有機材料３２ａの凹凸の高低差は、第１配線層１２ａが厚くなる程大きくなる。

具体的には例えば、まず第１コア６ａの第１面（第１配線層１２ａを形成する面）の反対側の面に、サポート基板３０（図３（ｃ）参照）を貼り付ける。次に、第１コア６ａの第１面に、感光性のポリイミド前駆体溶液を塗布する（後述するポリイミド前駆体溶液についても同様）。

次に塗布したポリイミド前駆体溶液を加熱して、半硬化させる。更に、半硬化させたポリイミド前駆体溶液のうち複数の第１配線２０８ａに対応する領域を感光させる。その後、半硬化させたポリイミド前駆体溶液を現像して、一層目の配線２６（図３（ｃ）参照）の下側部分に対応する貫通孔形成する。

その後、半硬化させたポリイミド前駆体溶液を再加熱して硬化させる。この再加熱によりポリイミド前駆体溶液の重合が略完了し、ポリイミド膜２４が形成される。

配線２６は、下側部分が１層目のポリイミド膜２４の貫通孔に配置され上側部分がポリイミド膜２４上に配置される配線である。図３（ｃ）等では、図面を簡素化するため、配線２６はポリイミド膜２４の内部に記載されている（後述する配線１２６についても同様）。

ポリイミド膜２４の表面に例えばスパッタリングにより、シード層（例えば、Ｔｉ膜とＣｕ膜の積層膜）を堆積する。このシード層の上にフォトレジスト膜（図示せず）を形成した後、配線２６の上側部分に対応する開口を上記フォトレジスト膜に形成する。

次に、ポリイミド膜２４に形成した貫通孔およびフォトレジスト膜の開口の内部に、導電体（例えば、Ｃｕ）を電界メッキにより形成する。その後、上記フォトレジスト膜を除去し更に、フォトレジスト膜の除去により露出するシード層を除去する。これらの工程により、一層目の配線２６と一層目のポリイミド膜２４（絶縁性の有機物）が形成される。すなわちセミアディティブ法により、配線２６の層と配線２６を囲むポリイミド膜２４を形成する。

その後、セミアディティブ法を繰り返すことで、二層目以降の配線１２６と二層目以降のポリイミド膜１２４とを形成する。最終的には、ポリイミド膜２４，１２４と配線２６，１２６の層を例えば３〜４層形成する。

二回目以降のセミアディティブ法では、ポリイミド前駆体溶液は直前に形成した、ポリイミド膜２４，１２４および配線２６，１２６の上に塗布する。配線２６,１２６の最小線幅は、例えば１〜４μｍである。配線２６，１２６の最小間隔は、例えば１〜４μｍである。すなわち配線２６,１２６は、集積回路の配線と同程度の最小線幅および最小間隔を有する微細な配線である。

最後に形成した、ポリイミド膜２４，１２４および配線２６，１２６の上に更にポリイミド前駆体溶液を塗布しその後、このポリイミド前駆体溶液を加熱して半硬化させる。この半硬化させたポリイミド前駆体溶液３２ａ（第１有機材料）の表面を例えばＣＭＰにより除去する（図４（ａ）参照）。この除去により、半硬化させたポリイミド前駆体溶液３２ａ（第１有機材料）を平坦化すると共に最後に形成した配線１２６の先端を露出させる。半硬化させたポリイミド前駆体溶液３２ａ（第１有機材料）の表面を除去する際、複数の第１配線８ａ，２０８ａの先端の表層を除去してもよい。

ＣＭＰの代わりに例えば単結晶ダイヤモンドバイトにより、半硬化させたポリイミド前駆体溶液３２ａの表面を切削してもよい。この平坦化により、半硬化させたポリイミド前駆体溶液３２ａの表面と複数の第１配線８ａ，２０８ａの先端は、一つの面上に整列する。

セミアディティブ法の繰返しにより形成される各層の配線２６，１２６は互いに積層されて、複数の第１配線８ａ，２０８ａ（図４（ａ）参照）になる。一方、セミアディティブ法の繰返しにより形成される各層のポリイミド膜２４，１２４は積層されて、複数の第１配線８ａ，２０８ａを囲む第１有機物１０ａになる。

―第２配線層の形成（図４（ｂ）〜図４（ｃ）参照）―
「第１配線層の形成」と略同じ手順により、第２コア６ｂ（図４（ｃ）参照）の第２面に、第２配線８ｂ（例えば、Ｃｕ配線）と第２配線８ｂを囲む第２有機物１０ｂ（例えば、ポリイミド）とを有する第２配線層１２ｂを形成する。

例えば、第２有機物１０ｂ（図４（ｃ）参照）で囲われた複数の第２配線２０８ｂを形成する。第２配線８ｂは、複数の第２配線２０８ｂの一つである。複数の第２配線２０８ｂの一端は夫々、複数の第２貫通電極２ｂ，１０２ｂの何れかに接続される。例えば第２配線８ｂは、第２貫通電極２ｂに接続される。

複数の第２配線８ｂ,２０８ｂの他端を、第２有機物１０ｂから露出させる（図４（ｃ）参照）。具体的には例えば、複数の第２配線８ｂ,２０８ｂ夫々の他端を第２有機材料３２ｂ(図４（ｃ）参照)で覆った後、第２有機材料３２ｂをＣＭＰ研磨または研削して第２有機材料３２ｂを平坦化すると共に複数の第２配線８ｂ,２０８ｂの他端を露出させる。第２有機材料３２ｂは例えば、半硬化させたポリイミド前駆体溶液である。

この平坦化により、半硬化させたポリイミド前駆体溶液３２ｂの表面と複数の第２配線８ｂ,２０８ｂの先端は、一つの面上に整列する。

―第１〜第２コアの圧着（図５（ａ）参照）―
第１配線層１２ａと第２配線層１２ｂを圧着して、第１配線層１２ａの複数の第１配線８ａ，２０８ａと第２配線層１２ｂの複数の第２配線８ｂ，２０８ｂとを接続する。この接続により、複数の配線１０８（図１参照）が形成される。例えば、第１配線８ａ（図４（ａ）参照）と第２配線８ｂ（図４（ｃ）参照）が接続されて、第１配線８ａと第２配線８ｂとを有する配線８になる（図１参照）。

具体的には例えば、第１配線層１２ａ（図５（ａ）参照）と第２配線層１２ｂとを密着させた後、第１コア６ａのサポート基板３０と第２コア６ｂのサポート基板１３０に圧力３４を加える。複数の第１配線８ａ，２０８ａと複数の第２配線８ｂ，２０８ｂが接触するように、第１コア６ａの位置を調整する。例えば、第１配線８ａの露出した他端と第２配線８ｂの露出した他端とを接触させる。

サポート基板３０,１３０の押圧（圧力３４の印加）は、例えばウエハボンダーにより行うことができる。押圧の間、第１配線層１２ａと第２配線層１２ｂとを加熱して、夫々の温度を２００〜３００℃に保持する。押圧時間は、３０分〜１２０分である。

この加熱により、第１配線層１２ａの最表面に位置する半硬化ポリイミド膜（半硬化させたポリイミド前駆体溶液）は軟化して、タック性が高くなる。同様に、第２配線層１２ｂの最表面に位置する半硬化ポリイミド膜（半硬化させたポリイミド前駆体溶液）は軟化して、タック性が高くなる。その結果、第１配線層１２ａと第２配線層１２ｂとが接続される。

更に第１〜第２配線層１２ａ，１２ｂの上記加熱により、第１配線層１２ａおよび第２配線層１２ｂ夫々の半硬化ポリイミド膜は、略完全に重合してポリイミドの膜になる。

更に第１〜第２配線層１２ａ，１２ｂの加熱および押圧（すなわち、熱圧着）により、互いに接触した第１〜第２配線２０８ａ，２０８ｂの構成元素（例えば、Ｃｕ）が固相拡散して、第１〜第２配線２０８ａ，２０８ｂが強固に接続される。固相拡散を促進するため、第１〜第２配線層１２ａ，１２ｂの熱圧着は、蟻酸ガスなどの還元雰囲気中で行ってもよい。

配線２０８ａ，２０８ｂの先端を、Ｓｎを含む低融点合金（例えば、融点が１３０℃〜２３０℃のＳｎ・Ａｇ・Ｃｕ系はんだ）または電極材料（例えば、ＡｕまたはＮｉ）で覆ってもよい。

第１〜第２配線２０８ａ，２０８ｂの先端を例えばＡｕで覆うことで、第１〜第２配線２０８ａ，２０８ｂの表面酸化を抑制できる。従って還元雰囲気を用いなくても、第１〜第２配線２０８ａ，２０８ｂを強固に接続できる。第１〜第２配線２０８ａ，２０８ｂの先端を低融点合金で覆うと、低融点合金により第１〜第２配線２０８ａ，２０８ｂ同士が強固に溶融接合する。

―接合材の形成（図５（ｂ）参照）―
第１配線層１２ａと第２配線層１２ｂの圧着後、第２コア６ｂ（図５（ｂ）参照）の複数の第２貫通電極２ｂ，１０２ｂ夫々の一端に接合材１８（例えば、半田バンプ）を形成する。接合材１８は、半導体チップ２０の搭載後に形成してもよい。接合材１８は、形成しなくてもよい。

―個片化―
圧着した第１〜第２コア６ａ，６ｂを、個片化（チップへの分割）する。この個片化により、インターポーザ基板１４が完成する。

個片化は例えば、ダイシングにより行う。個片化は例えば、接合材１８の形成後に行う。

―配線密度の向上―
上述したように、インターポーザ基板１４の配線層１２（図１参照）は、第１配線層１２ａと第２配線層１２ｂとが接合されたものである。第１〜第２配線層１２ａ，１２ｂは、熱硬化した有機物の膜（例えば、ポリイミド膜２４,１２４などの樹脂）を含む。熱硬化する有機物は熱硬化時に収縮して、応力を発生する。発生した応力は第１〜第２コア６ａ，コア６ｂに作用して、第１〜第２コア６ａ，６ｂを反らす。このような応力は、有機物の膜（以下、有機膜と呼ぶ）の層数が増えるほど大きくなる。

配線層が一面に形成されたインターポーザ基板では、このような応力がインターポーザ基板を反らせて種々の問題を起こすので、配線の層数（＝有機膜の層数）を一定数以上に増やすことは困難である（「（４）比較例」参照）。

実施の形態１では、第１〜第２コア６ａ，６ｂをサポート基板３０，１３０に固定したまま、第１配線層１２ａと第２配線層１２ｂとを圧着する。従って、第１〜第２コア６ａ，６ｂに含まれる有機膜の層数を増やしても、第１〜第２コア６ａ，６ｂが反って圧着が困難になることはない。例えば、第１〜第２コア６ａ，６ｂ夫々の層数を５〜６層に増やしても、第１〜第２コア６ａ，６ｂの圧着は可能である。更に実施の形態１によれば、インターポーザ基板１４の反りも抑制される（「（５）反りの抑制」参照）。従って実施の形態１によれば、配線層１２中の配線の層数を増やすことは容易である。

以上の説明では、第１〜第２配線層１２ａ，１２ｂの圧着後に、第１〜第２コア６ａ，６ｂからサポート基板３０，１３０を剥離する。しかし、第１〜第２配線層１２ａ，１２ｂの圧着前に、第１〜第２コア６ａ，６ｂからサポート基板３０，１３０を剥離してもよい。

この場合（圧着前に、第１〜第２コアからサポート基板を剥離する場合）、第１〜第２コア６ａ，６ｂの反りを抑制するため、第１〜第２配線層１２ａ，１２ｂ中の有機膜の層数は一定数（以下、有機膜の制限数と呼ぶ）以下に制限される。この制限により、第１配線層１２ａと第２配線層１２ｂとが密着して、第１配線層１２ａと第２配線層１２ｂの圧着が可能になる。

ところで配線層１２中の配線の層数は、第１〜第２配線層１２ａ，１２ｂ夫々に含まれる配線の層数の合計である。従って配線層１２中の配線の層数は、有機膜の制限数の２倍になる。

第１〜第２コア６ａ，６ｂ夫々の有機膜の制限数（例えば、３〜４層）は、配線層を表面に形成したインターポーザ基板における配線の層数の上限と略同じである。従って上記の場合（圧着前に、第１〜第２コアからサポート基板を剥離する場合）でも、配線層１２中の配線の層数を２倍程度に増やすことができる。

以上の例では、第１配線層１２ａと第２配線層１２ｂの接続には、半硬化ポリイミド膜が用いられる。しかし、半硬化ポリイミド膜以外の有機膜を用いてもよい。例えば、半硬化ポリイミド膜の代わりに半硬化状態のエポキシ樹脂膜（好ましは、フィラーを含まないもの）を用いてもよい。

また以上の例では、有機物１０、第１有機物１０ａおよび第２有機物１０ｂは、ポリイミドである。しかし有機物１０、第１有機物１０ａおよび第２有機物１０ｂは、ポリイミド以外の有機物であってもよい。有機物１０、第１有機物１０ａおよび第２有機物１０ｂは例えば、ベンゾシクロブテン、ポリベンゾオキサゾールおよびフェノール等であってもよい。

また以上の例では、第１コア６ａの無機物（第１無機物）は、溶融石英または合成石英である。しかし第１コア６ａの無機物は、溶融石英または合成石英以外の無機物であってもよい。

例えば第１コア６ａの無機物は、シリコン（例えば、単結晶シリコンおよび多結晶シリコン）またはＳｉＯ_２を有する第１ガラスであってもよい。第１ガラスは、Ｂ_２Ｏ_３，Ｎａ_２Ｏ，ＣａＯおよびＡｌ_２Ｏ_３からなる群から選択された少なくとも一つの酸化物を含んでもよい。第２コア６ｂの無機物（第２無機物）についても、同様である。

すなわち、第１ガラスは例えば、溶融石英、合成石英、ソーダガラス、無アルカリガラス、ホウケイ酸ガラス等である。

ただしシリコンは導電性を有するので、第１無機物がシリコンの場合、ＳｉＯ_２等の絶縁膜で第１無機物（シリコン）の表面を覆うことが望ましい。第２無機物についても、同様である。

（３−２）半導体装置の製造方法
実施の形態１の半導体装置２２（図２参照）は、インターポーザ基板１４の第１コア６ａ側に複数の半導体チップ２０（図２参照）を搭載して形成する。複数の半導体チップ２０は、複数の第１貫通電極１０２ａを介して配線層１２により相互に接続される。複数の半導体チップ２０は更に、配線層１２を介して複数の第２貫通電極２ｂ，１０２ｂに接続される。半導体装置２２は例えば、ＣＰＵとメモリとを有するＣＰＵモジュールである。

具体的には例えば、半導体チップ２０（例えば、ＣＰＵやメモリデバイス）の複数の端子１６と第１コア６ａの複数の第１貫通電極１０２ａを熱圧着により接合する。熱圧着は、例えばフリップチップボンダーにより行うことができる。

好ましくは、複数の端子１６の間を半硬化状態のエポキシ樹脂３６で満たし、このエポキシ樹脂３６により半導体チップ２０を第１コア６ａに接着する。具体的には、半硬化状態のエポキシ樹脂３６を加熱しながら、半導体チップ２０を第１コア６ａに押圧する。すると、半硬化状態のエポキシ樹脂３６が軟化し、半導体チップ２０が第１コア６ａに接着される。

複数の端子１６の間を満たすエポキシ樹脂３６は例えば、半硬化状態のエポキシ樹脂を切削することで形成できる。例えば、複数の端子１６が配置された半導体チップの一面に、エポキシ樹脂の原液（好ましくは、フィラーを含まないもの）を塗布する。次に、この原液を加熱して半硬化させる。その後、半硬化させたエポキシ樹脂の表層をダイヤモンドバイト等により切削して、半導体チップ２０の端子１６の先端を露出させる。この切削により、複数の端子１６の間を満たす半硬化状態のエポキシ樹脂３６の形成が完了する。

ところで実施の形態１によれば、インターポーザ基板１４の反りを抑制することができる（「（５）反りの抑制」参照）。従って、熱圧着の代わりにマスリフローによって、半導体チップ２０をインターポーザ基板１４に搭載することも可能である。

（４）比較例
図６は、発明者が従来から製造しているシリコン・インターポーザ基板１１４の断面である。シリコン・インターポーザ基板１１４の表面には、半導体チップ同士を接続するポリイミド配線層１１２が設けられる。更に、シリコン・インターポーザ基板１１４の裏面には、回路基板に接続されるエポキシ配線層２１２が設けられる。シリコン・インターポーザ基板１１４のコア６（シリコン基板）には、ポリイミド配線層１１２とエポキシ配線層２１２を接続する貫通電極（図示せず）が設けられる。

ポリイミド配線層１１２は、複数の微細配線の層と、夫々の微細配線の層を囲む複数のポリイミド膜とを有する配線層である。ポリイミド配線層１１２は、集積回路の配線工程と略同じ手順により形成される。ポリイミド膜は微細加工には適しているが、原料が高価な絶縁膜である。微細配線の最小線幅および最小間隔は夫々、例えば１〜４μｍである。

エポキシ配線層２１２は、複数の太い配線の層と、夫々が太い配線の層を囲む複数のエポキシ膜とを有する配線層である。エポキシ膜は微細加工には適していないが、原料が安価で加工が容易な絶縁膜である。エポキシ膜は更に、優れた接着性を有している。

ポリイミド配線層１１２のポリイミド膜は、コア６の表面に塗布したポリイミド前駆体溶液を熱硬化させて形成する。この熱硬化の過程で、ポリイミド膜に内部応力が発生する。コア６の表面には、この内部応力の反作用として圧縮応力が作用する。ポリイミド膜の内部応力は、熱硬化時のポリイミドの収縮により発生する。後述するエポキシ膜の内部応力についても、同様である。

同様に、エポキシ配線層２１２のエポキシ膜の熱硬化過程でエポキシ膜に内部応力が発生し、この内部応力の反作用としてコア６の裏面に圧縮応力が作用する。

ポリイミド配線層１１２は複数のポリイミド膜が積層された配線層なので、コア６の表面には各ポリイミド膜の内部応力の反作用が合成された大きな圧縮応力４０が作用する。この合成された圧縮応力４０は、ポリイミド膜の層数が増えるほど大きくなる。同様に、コア６の裏面に作用する圧縮応力１４０は、エポキシ膜の層数が増えるほど大きくなる。

ポリイミドよりエポキシ樹脂の方が熱硬化による収縮率が大きいので、エポキシ配線層２１２がコア６の裏面に及ぼす圧縮応力１４０は、ポリイミド配線層１１２がコア６の表面に及ぼす圧縮応力４０より大きくなる。従って、図６に示すようにコア６は表面側に反り返る。

コア６の反りが大きくなると、インターポーザ基板１１４への半導体チップの搭載が困難になる。仮に半導体チップを搭載できても、搭載された半導体チップはコア６に沿って反る。その結果、半導体チップの特性が変動してしまう。

これらの問題を解決するため、シリコン・インターポーザ基板１１４では、ポリイミド配線層１１２に含まれるポリイミド膜の層数が一定数（例えば、３〜４層）以下に制限される。同様に、エポキシ配線層２１２に含まれるエポキシ膜の層数も制限される。

従って、半導体チップ同士を接続する配線層（例えば、ポリイミド配線層１１２）が表面に設けられたインターポーザ基板では、半導体チップ同士を接続する微細な配線の層数（＝ポリイミド膜の層数）を一定数以上に増やすことは困難である。

ところでコア６を厚くすることで、インターポーザ基板１１４の反りを抑制することが考えられる。しかしコア６を厚くすると、貫通孔となる凹所は深くなる。このため、凹所へのメッキが困難になる。従って、コア６を厚くすることは好ましくない。

更に、エポキシ配線層２１２の代わりに、ポリイミド配線層をコア６の裏面に設けて、微細配線の層数を増やすことも考えられる。この場合、コア表面側のポリイミド配線層の内部応力とコア裏面側のポリイミド配線層の内部応力が釣り合って、コア６は反らないようにも思える。

しかし、コア６の表面にポリイミド配線層１１２を形成した段階で、コア６にある程度の反りが発生する。この反りにより、コア６の裏面における微細な配線の形成が困難になる。具体的には、コア６の反りにより裏面に形成したポリイミド膜が湾曲し、ポリイミド膜表面の垂直位置の変動が、露光機の焦点深度を超えてしまう。その結果、ポリイミド膜の微細加工が困難になる。従って、コア６の裏面には微細な配線を形成できない。

（５）反りの抑制
図７は、実施の形態１のインターポーザ基板１４における反りの抑制を説明する断面図である。図７では、インターポーザ基板１４の細部は省略されている。

今、第１コア６ａと第２コア６ｂは、同じ厚さ（第１厚さ）を有するとする。更に、第１コア６ａの第１無機物４ａ（図１参照）と第２コア６ｂの第２無機物４ｂは、同じ無機材料（第１無機材料）であるとする。更に、第１配線層１２ａと第２配線層１２ｂは同じ厚さ（第２厚さ）を有するとする。更に、第１有機物１０ａ（図４（ａ）参照）と第２有機物１０ｂ（図４（ｃ）参照）は、同じ有機材料（第１有機材料）であるとする。

この場合、第１有機物１０ａの収縮（熱硬化時の収縮）により第１配線層１２ａが受ける応力２４０（引張応力）は、第２有機物１０ｂの収縮（熱硬化時の収縮）により第２配線層１２ｂが受ける応力３４０（引張応力）と略同じになる。

すなわち、配線層１２が第１コア６ａから受ける応力２４０は、配線層１２が第２コア６ｂから受ける応力３４０と略同じである。従って、配線層１２の表面が受ける応力と配線層１２の裏面が受ける応力とが釣り合う。その結果、インターポーザ基板１４は殆ど反らない。

上記条件（第１〜第２コア６ａ，６ｂの同一性および第１〜第２配線層１２ａ，１２ｂの同一性）を満たすことは容易である。従って実施の形態１によれば、インターポーザ基板１４の反りを容易に抑制できる。なお上記条件が完全に満たされなくても、インターポーザ基板１４の反りは、一面に微細な配線の層が設けられるインターポーザ基板（例えば、図６のシリコン・インターポーザ基板１１４）より十分小さい。

ところで、第１〜第２コア６ａ，６ｂは無機物である。従って、第１〜第２コア６ａ，６ｂの弾性率は、配線層１２の有機物１０の弾性率（例えば、５〜２０ＧＰａ）より格段に大きい。すなわち、実施の形態１のインターポーザ基板１４は、構成材料の側面からも反り難い構造になっている。第１〜第２コア６ａ，６ｂを形成する第１〜第２無機材料の弾性率は好ましくは、４０〜２００ＧＰａ（更に好ましくは、６０〜１５０Ｇｐａ）である。

上記条件は、中心面３８（図７参照）に対するインターポーザ基板１４の対称性を向上させる。しかしインターポーザ基板１４の裏面に電極パッドを設けると、上記対称性が劣化してインターポーザ基板１４は反り易くなる。インターポーザ基板１４裏面の電極パッドは、接合材の接続を容易にするために設けられる。

実施の形態１の接合材１８（図１参照）は、第２貫通電極２ｂに直接接続される。従って、実施の形態１のインターポーザ基板１４には、反りを誘発する電極パッドは設けられない。

（６）変形例
以上の例では、インターポーザ基板１４の表面および裏面の何れにも、配線層は設けられない。しかし、インターポーザ基板１４の表面および裏面のいずれか一方又は双方に、配線層を設けてもよい。ただし当該配線層は、当該配線層による第１〜第２コア６ａ，６ｂの反りが無視できる程度に十分薄いことが好ましい。

（７）応用例
図８は、実施の形態１のインターポーザ基板１４の応用例を説明する斜視図である。インターポーザ基板１４は例えば、高性能サーバーやスーパーコンピュータといったハイエンド機器に設けられる。

例えば、実施の形態１のインターポーザ基板１４には、ＣＰＵやメモリデバイス（例えば、３次元メモリ）等の半導体チップ２０が搭載される。半導体チップ２０が搭載されたインターポーザ基板１４は、高性能サーバーやスーパーコンピュータ等の回路基板４２（例えば、プリント基板）に搭載される。

ハイエンド機器の半導体チップには、広いバンド幅と低消費電力が求められる。上述したように、インターポーザ基板１４の配線８，１０８の最小線幅および最小間隔は、集積回路と同程度に狭い。従って半導体チップ２０のバス幅を、増加させることは容易である。このため、実施の形態１のインターポーザ基板１４によれば、半導体チップ２０のバンド幅を広帯域することは容易である。

更にインターポーザ基板１４によれば、半導体チップ２０の間隔を狭くすることも容易である。従って実施の形態１のインターポーザ基板１４によれば、半導体チップ２０間を伝搬する信号の伝送ロスを低減できる。従ってインターポーザ基板１４によれば、半導体チップ２０の送受信バッファを低消費電力化できる。このため、実施の形態１のインターポーザ基板１４によれば、半導体チップ２０を低消費電力化できる。

以上のように、実施の形態１のインターポーザ基板１４によれば、半導体チップ２０のバンド幅の広帯域化と低消費電力化が可能である。従って、実施の形態１のインターポーザ基板１４はハイエンド機器に適している。実施の形態１のインターポーザ基板１４は、低消費電力化が重要な携帯端末にも適している。

また、実施の形態１によれば、配線８，１０８の層数を増やすことが可能である。従って実施の形態１によれば、インターポーザ基板１４上に、従来より複雑な回路を形成することができる。

ところで、インターポーザ基板１４と回路基板４０の間には、アンダーフィルが充填される。実施の形態１のインターポーザ基板１４の裏面には配線層が設けられないので、第１コア６ｂ（図１参照）とアンダーフィルが直接触れる。

ガラス基板の表面は、他の物質（例えば、シリコン基板）の表面より格段に滑らかである。従って、第２コア６ｂの第２無機物４ｂがガラスの場合、アンダーフィル注入時の抵抗が格段に小さくなる。従って、アンダーフィルの充填が容易になる。

以上のように、実施の形態１のインターポーザ基板１４には、配線８，１０８（図１参照）を有機物１０で囲んだ配線層１２を無機物のコア６ａ，６ｂで挟んだ構造が設けられる。この構造は、第１〜第２配線２０８ａ，２０８ｂ（図４（ａ）および（ｃ）参照）を囲むコア表面の有機膜２４，１２４同士を熱圧着することで形成できる。従って実施の形態１によれば、有機膜２４，１２４の応力による反りを、２つのコア６ａ，６ｂに分散できる。更に、サポート基板３０，１３０（図４（ａ）および（ｃ）参照）によれば、第１〜第２コア６ａ，６ｂ夫々の反りを抑制することも可能である。従って実施の形態１によれば、半導体チップ同士を接続する配線８の層数を増やすことができる。

（実施の形態２）
実施の形態２は、実施の形態１において、第１〜第２コア６ａ,６ｂの圧着と半導体チップ２０の搭載を同時に行うものである。その他の装置構成および工程は実施の形態１と略同じである。従って、実施の形態１と同じ構成および工程等については、説明を省略または簡単にする。図９〜１０は、実施の形態２の製造方法を説明する図である。

―第１〜２コアおよび第１〜２配線層の形成―
まず実施の形態１で説明した手順により、第１コア６ａ（図３（ａ）参照）、第１配線層１２ａ（図４（ａ）参照）、第２コア６ｂ（図３（ｂ）参照）および第２配線層１２ｂ（図４（ｃ）参照）を形成する。

―仮接続工程（図９（ａ）参照）―
次に、第１配線層１２ａ（図９（ａ）参照）と第２配線層１２ｂが接するように、第１コア６ａと第２コア６ｂとを重ね合わせる。

具体的には例えば、まず第１コア６ａ（図４（ａ）参照）を、サポート基板３０ごと個片化する。同様に、第２コア６ｂ（図４（ｃ）参照）を、サポート基板１３０ごと個片化する。次に、第１配線層１２ａ（図９（ａ）参照）と第２配線層１２ｂが接するように、第１コア６ａと第２コア６ｂを重ね合わせる。その後、少なくとも第１配線層１２ａと第２配線層１２ｂとを加熱しながらサポート基板３０，１３０に短時間圧力３４を加えて、第１コア６ａと第２コア６ｂを仮接続する。加熱時間は例えば、１〜６秒である。加熱温度は例えば、１００〜１５０℃である。仮接続は例えば、フリップチップボンダーにより行うことができる。

―半導体チップの載置（図９（ｂ）参照）―
次に、第１コア６ａ（図９（ｂ）参照）と第２コア６ｂを重ね合わせたまま、第１コア６ａの裏面（第１面の反対側の面）に半導体チップ２０を載置する。

具体的には例えば、まずサポート基板３０を第１コア６ａから剥離する。次に、「仮接続工程」と同じ手順により、半導体チップ２０を第１コア６ａの裏面に仮接続する。半導体チップ２０の複数の端子１６の間は、半硬化状態のエポキシ樹脂３６により満たされている。このエポキシ樹脂３６を短時間加熱して軟化させ、半導体チップ２０を第１コア６ａに仮接続する。加熱時間は例えば、１〜６秒である。加熱温度は例えば、１００〜１５０℃である。

―圧着工程（図１０（ａ）参照）―
次に、半導体チップ２０を第１コア６ａに押圧して、半導体チップ２０と第１コア６ａとを圧着する。この時、第１配線層１２ａと第２配線層１２ｂも圧着される。

具体的には例えば、少なくとも半導体チップ２０と第１コア６ａと第１配線層１２ａと第２配線層１２ｂとを加熱しながら、サポート基板１３０と半導体チップ２０とに圧力３４を加える。この加熱と押圧により、第１コア６ａと半導体チップ２０を接続すると共に、第１配線層１２ａと第２配線層１２ｂを接続する。加熱時間は例えば、３０〜１２０分である。加熱温度は例えば、２００〜３００℃である。半導体チップ２０には、例えば耐熱ゴムなどの弾性体を介して圧力３４を印加する。弾性体を介することで、半導体チップ２０に印加される圧力が均等化される。

接続のメカニズムは、実施の形態１で説明したものと同じである。すなわち、加熱による半硬化状態の樹脂（例えば、ポリイミドやエポキシ樹脂）の流動化およびその後の硬化と配線金属の固相拡散により、第１配線層１２ａと第２配線層１２ｂが接続される。同様のメカニズムにより、半導体チップ２０と第１コア６ａも接続される。

―接合材の形成（図１０（ｂ）参照）―
サポート基板１３０を、第２コア６ｂから剥離する。その後、第２コア６ｂの複数の第２貫通電極２ｂ，１０２ｂ夫々の一端に接合材１８（例えば、半田バンプ）を形成する。接合材１８は、形成しなくてもよい。

図１０（ａ）に示す例では、第２コア６ｂは、第１コア６ａと第２コア６ｂの仮接続後もサポート基板１３０によりサポートされている。しかし、仮接続により第１〜２コア６ａ，６ｂは反り難くなるので、仮接続後はサポート基板１３０を、第２コア６ｂから剥離してもよい。

実施の形態２によれば、半導体チップ２０と第１コア６ａの接続および第１コア６ａと第２コア６ｂの接続が同時に完了する。従って、半導体装置２２の製造時間が短縮される。

以上、本発明の実施形態について説明したが、実施の形態１〜２は、例示であって制限的なものではない。

例えば、実施の形態１〜２では、第１コア６ａの第１無機物４ａと第２コア６ｂの第２無機物４ｂは同じ材料である。しかし、第１無機物４ａと第２無機物４ｂは異なる材料であってもよい。

また実施の形態１〜２では、第１配線層１２ａの第１有機物１０ａと第２配線層１２ｂの第２有機物１０ｂは同じ材料である。しかし、第１有機物１０ａと第２有機物１０ｂは異なる材料であってもよい。

また実施の形態１〜２では、インターポーザ基板１４は回路基板に搭載される。しかし、実施の形態１〜２のインターポーザ基板１４は回路基板以外のものに搭載されてもよい。例えば、インターポーザ基板１４はパッケージ基板に搭載されてもよい。

また実施の形態１〜２では、インターポーザ基板１４には半導体チップだけが搭載される。しかし実施の形態１〜２のインターポーザ基板１４には半導体チップ以外の素子も搭載されてもよい。例えば、インターポーザ基板１４には半導体チップと受動素子（例えば、コンデンサ）が搭載されてもよい。

以上の実施の形態１〜２に関し、更に以下の付記を開示する。

（付記１）
第１貫通電極と、前記第１貫通電極を囲む第１無機物とを有する第１コアと、
第２貫通電極と、前記第２貫通電極を囲む第２無機物とを有する第２コアと、
前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し、前記第１コアと前記第２コアに挟まれた配線層とを有する
インターポーザ基板。

（付記２）
前記配線層は、前記第１貫通電極に接続された第１配線と前記第１配線を囲む第１有機物とを有する第１配線層と、前記第２貫通電極に接続された第２配線と前記第２配線を囲む第２有機物とを有する第２配線層とを有し、
前記配線は、前記第１配線と前記第２配線とを有し、
前記第１コアと前記第２コアは、第１厚さを有し、
前記第１無機物と前記第２無機物は、第１無機材料であり、
前記第１配線層と前記第２配線層は、第２厚さを有し、
前記第１有機物と前記第２有機物は、第１有機材料であることを
特徴とする付記１に記載のインターポーザ基板。

（付記３）
前記第２貫通電極の両端のうち前記配線層とは反対側の一端は、平面視において前記第２コアの貫通孔内に位置し、
前記第２貫通電極の前記一端に接する接合材を、更に有することを
特徴とする付記１又は２に記載のインターポーザ基板。

（付記４）
前記有機物は、ベンゾシクロブテン、ポリベンゾオキサゾールおよびフェノールからなる群から選択された一つの有機物であり、
前記第１無機物は、シリコンまたはＳｉＯ_２を有する第１ガラスであり、
前記第２無機物は、シリコンまたはＳｉＯ_２を有する第２ガラスであることを
特徴とする付記１乃至３のいずれか１項に記載のインターポーザ基板。

（付記５）
前記第１貫通電極は、第１ピッチで配置され
前記第２貫通電極は、前記第１ピッチより広い第２ピッチで配置されていることを
特徴とする付記１乃至４のいずれか１項に記載のインターポーザ基板。

（付記６）
第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアと、第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアと、前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し前記第１コアと前記第２コアに挟まれた配線層とを有するインターポーザ基板と、
前記第１貫通電極に接続された電極と、前記電極に接続された集積回路とを有する半導体チップとを有する
半導体装置。

（付記７）
第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアの第１面に、前記第１貫通電極に一端が接続された第１配線と前記第１配線を囲むと共に前記第１配線の他端を露出させる第１有機物とを有する第１配線層とを形成する工程と、
第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアの第２面に、前記第２貫通電極に一端が接続された第２配線と前記第２配線を囲むと共に前記第２配線の他端を露出させる第２有機物とを有する第２配線層とを形成する工程と、
前記第１配線層と前記第２配線層を圧着して、前記第１配線と前記第２配線を接続する工程とを有する
インターポーザ基板の製造方法。

（付記８）
前記第２貫通電極の両端のうち前記配線とは反対側の一端は、平面視において前記第２コアの貫通孔内に位置し、
前記第２貫通電極の前記一端に接する接合材を形成する工程を更に有することを
特徴とする付記７に記載のインターポーザ基板の製造方法。

（付記９）
前記第１配線層を形成する工程は、前記第１配線の前記他端を第１有機材料で覆い、前記第１有機材料を平坦化すると共に前記第１配線の前記他端を露出させる工程を含み、
前記第２配線層を形成する工程は、前記第２配線の前記他端を第２有機材料で覆い、前記第２有機材料を平坦化すると共に前記第２配線の前記他端を露出させる工程を含むことを
特徴とする付記７又は８に記載のインターポーザ基板の製造方法。

（付記１０）
第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアの第１面に、前記第１貫通電極に一端が接続された第１配線と前記第１配線を囲むと共に前記第１配線の他端を露出させる第１有機物とを有する第１配線層とを形成する工程と、
第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアの第２面に、前記第２貫通電極に一端が接続された第２配線と前記第２配線を囲むと共に前記第２配線の他端を露出させる第２有機物とを有する第２配線層とを形成する工程と、
前記第１配線層と前記第２配線層が接するように、前記第１コアと前記第２コアとを重ね合わせる工程と、
前記重ね合わせる工程の後に、前記第１コアと前記第２コアとを重ね合わせたまま、前記第１コアの前記第１面の反対側の面に半導体チップを載置する工程と、
前記半導体チップを押圧して、前記第１配線層と前記第２配線層を圧着すると共に前記第１配線と前記第２配線を接続し更に、前記半導体チップと前記第１コアとを圧着する工程とを有する
半導体装置の製造方法。

２ａ・・・第１貫通電極 ２ｂ・・・第２貫通電極
４ａ・・・第１無機物 ４ｂ・・・第２無機物
６ａ・・・第１コア ６ｂ・・・第２コア
８・・・配線
８ａ・・・第１配線 ８ｂ・・・第２配線
１０・・・有機物
１０ａ・・・第１有機物 １０ｂ・・・第２有機物
１２・・・配線層
１２ａ・・・第１配線層 １２ｂ・・・第２配線層
１４・・・インターポーザ基板
１６・・・複数の電極
１８・・・接合材
２０・・・半導体チップ
２２・・・半導体装置
３２ａ・・・第１有機材料 ３２ｂ・・・第２有機材料

Claims (6)

1. 第１貫通電極と、前記第１貫通電極を囲む第１無機物とを有する第１コアと、
   第２貫通電極と、前記第２貫通電極を囲む第２無機物とを有する第２コアと、
   前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し、前記第１コアと前記第２コアに挟まれた配線層とを有する
   インターポーザ基板。
2. 前記配線層は、前記第１貫通電極に接続された第１配線と前記第１配線を囲む第１有機物とを有する第１配線層と、前記第２貫通電極に接続された第２配線と前記第２配線を囲む第２有機物とを有する第２配線層とを有し、
   前記配線は、前記第１配線と前記第２配線とを有し、
   前記第１コアと前記第２コアは、第１厚さを有し、
   前記第１無機物と前記第２無機物は、第１無機材料であり、
   前記第１配線層と前記第２配線層は、第２厚さを有し、
   前記第１有機物と前記第２有機物は、第１有機材料であることを
   特徴とする請求項１に記載のインターポーザ基板。
3. 前記第２貫通電極の両端のうち前記配線層とは反対側の一端は、平面視において前記第２コアの貫通孔内に位置し、
   前記第２貫通電極の前記一端に接する接合材を、更に有することを
   特徴とする請求項１又は２に記載のインターポーザ基板。
4. 第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアと、第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアと、前記第１貫通電極と前記第２貫通電極とを接続する配線と前記配線を囲む有機物とを有し前記第１コアと前記第２コアに挟まれた配線層とを有するインターポーザ基板と、
   前記第１貫通電極に接続された電極と、前記電極に接続された集積回路とを有する半導体チップとを有する
   半導体装置。
5. 第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアの第１面に、前記第１貫通電極に一端が接続された第１配線と前記第１配線を囲むと共に前記第１配線の他端を露出させる第１有機物とを有する第１配線層とを形成する工程と、
   第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアの第２面に、前記第２貫通電極に一端が接続された第２配線と前記第２配線を囲むと共に前記第２配線の他端を露出させる第２有機物とを有する第２配線層とを形成する工程と、
   前記第１配線層と前記第２配線層を圧着して、前記第１配線と前記第２配線を接続する工程とを有する
   インターポーザ基板の製造方法。
6. 第１貫通電極と前記第１貫通電極を囲む第１無機物とを有する第１コアの第１面に、前記第１貫通電極に一端が接続された第１配線と前記第１配線を囲むと共に前記第１配線の他端を露出させる第１有機物とを有する第１配線層とを形成する工程と、
   第２貫通電極と前記第２貫通電極を囲む第２無機物とを有する第２コアの第２面に、前記第２貫通電極に一端が接続された第２配線と前記第２配線を囲むと共に前記第２配線の他端を露出させる第２有機物とを有する第２配線層とを形成する工程と、
   前記第１配線層と前記第２配線層が接するように、前記第１コアと前記第２コアとを重ね合わせる工程と、
   前記重ね合わせる工程の後に、前記第１コアと前記第２コアとを重ね合わせたまま、前記第１コアの前記第１面の反対側の面に半導体チップを載置する工程と、
   前記半導体チップを押圧して、前記第１配線層と前記第２配線層を圧着すると共に前記第１配線と前記第２配線を接続し更に、前記半導体チップと前記第１コアとを圧着する工程とを有する
   半導体装置の製造方法。

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