JP2002158444A

JP2002158444A - 多層配線基板

Info

Publication number: JP2002158444A
Application number: JP2000351561A
Authority: JP
Inventors: Takayuki Ono; 孝之尾野; Tsutomu Imai; 勉今井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-31

Abstract

(57)【要約】【課題】配線基板の層数を増加することなく、配線密度
を向上できる多層配線基板を提供することにある。【解決手段】基板１２の両面には、ベタパターン１６が
形成され、単層セラミック基板１０が形成される。ま
た、薄膜信号配線層２０は、絶縁性フィルム２２の上
に、薄膜信号線２８が形成されている。薄膜信号配線層
２０が、単層セラミック基板１０の上に接着されて薄膜
信号線付き単層セラミック基板３０が形成される。接合
層４０は、導通引出部を有するフィルム４２からなる。
複数の単層セラミック基板１０を、接合層４０を介して
接合して、多層配線基板５０を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線基板に係
り、特に、電子計算機等に使用される半導体チップ等の
電子部品を搭載するに好適な微細配線の可能な多層配線
基板に関する。

【０００２】

【従来の技術】近年、電子計算機等に使用される半導体
チップ等の電子部品を基板に搭載する実装技術として
は、近年の半導体チップの多ピン化，狭ピッチ化，高速
化，低コスト化に伴い、フリップチップ接合法に適した
基板及び実装構造の開発が進められている。

【０００３】従来、半導体チップをはんだボールを用い
て電気的接合を得るフリップチップ実装するために用い
られる基板としては、半導体チップとの熱膨張を整合さ
せたムライト等のセラミック配線基板が用いられてい
る。セラミック配線基板は、ＷやＭｏ，Ｃｕ等の配線層
をセラミックグリーンシート上に印刷し、シート積層
後、グリーンシートと配線層を同時燒結する厚膜プロセ
スにより製造される。しかしながら、そのパターン印刷
等のプロセス制限により、格子ピッチが０．３ｍｍ程度
であり、また、配線密度も１本ｃｈであり、配線密度が
低く、十分な配線密度が得られないものであった。

【０００４】そこで、最近、厚膜プロセスと薄膜プロセ
スを併用した多層配線基板が開発されつつある。厚膜プ
ロセスと薄膜プロセスを併用した多層配線基板は、従来
の厚膜プロセスによって形成されたセラミック多層配線
基板の上に、逐次積層技術による薄膜プロセスを用い
て、配線層を形成するものである。薄膜プロセス技術を
用いることにより、格子ピッチが０．３ｍｍ程度の場
合、配線密度を３本ｃｈとでき、配線密度を向上するこ
とができる。

【０００５】

【発明が解決しようとする課題】しかしながら、厚膜プ
ロセスと薄膜プロセスを併用した多層配線基板では、表
面の配線層は、薄膜技術により配線密度を向上すること
ができるが、セラミック多層配線基板の中の配線層は、
従来通り、格子ピッチが０．３ｍｍ程度の場合、配線密
度は１本ｃｈであるため、配線数やピン数が増加する
と、セラミック多層配線基板の層数が増加するという問
題があった。セラミック多層配線基板は、配線層が印刷
されたグリーンシートを複数積層した上で、同時焼結す
る必要があるため、グリーンシートの異方収縮によっ
て、歩留まりが低下することになる。

【０００６】本発明の目的は、配線基板の層数を増加す
ることなく、配線密度を向上できる多層配線基板を提供
することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも一方の面にベタパターンが形
成された基板の上に、薄膜信号線の形成された薄膜信号
配線層を接着して形成された単層基板と、導通引出部を
有するフィルムからなる接合層とから構成され、複数の
上記単層基板を、それぞれの間に上記接合層を介して接
合するようにしたものである。かかる構成により、信号
配線層の格子ピッチ間に配線できる信号配線の本数を増
やして、信号配線密度を増し、積層する層数を減らし
て、なおかつ、配線密度を向上することができる。

【０００８】また、上記多層配線基板において、さら
に、少なくとも一方の面にベタパターンが形成された基
板の上に、ビルトアップ層を接着して形成されたビルト
アップ基板を備え、複数の上記単層基板を、それぞれの
間に上記接合層を介して接合するとともに、さらに、上
記単層基板の最下層に、上記接合層を介して、上記ビル
トアップ層を接合するようにしたものである。かかる構
成により、マザーボード等に接合する際にも、熱膨張係
数の差を吸収して、接続不良を防止し得るものとなる。

【０００９】また、さらに、上記多層配線基板におい
て、上記信号配線層の基材として、比誘電率の小さい材
質を用いるようにしたものである。かかる構成により、
信号伝播速度を向上し得るものとなる。

【００１０】

【発明の実施の形態】以下、図１を用いて、本発明の第
１の実施形態による多層配線基板の構成及び製造方法に
ついて説明する。図１は、本発明の第１の実施形態によ
る多層配線基板の構成及び製造方法を示す工程図であ
る。

【００１１】最初に、図１（Ａ）を用いて、単層セラミ
ック基板１０の構造について説明する。単層セラミック
基板１０は、絶縁性の基板１２と、導電性のビアホール
１４(14A,14B,14C)と、導電性のベタパターン１６（16
A,16B,16C,16D,16E,16F)と、導電性のビアパット１８(1
8A,18B,18C,18D)とから構成されている。基板１２は、
例えば、ムライト製であり、例えば、厚さは０．１ｍｍ
である。ビアホール１４は、基板１２を貫通して設けら
れた導電性部材であるとともに、基板１２上に格子状に
配列されている。ビアホール１４のピッチＰ１は、例え
ば、０．３ｍｍである。ベタパターン１６及びビアパッ
ト１８は、基板１２の表面及び裏面に形成されている。
ビアパッド１８は、ビアホール１４と導通している。ビ
アホール１４，ベタパターン１６及びビアパット１８
は、例えば、タングステン（Ｗ）製である。

【００１２】ベタパターン１６は、ビアパット１８とは
分離して形成されるとともに、ビアパット１８が設けら
れている部分以外の基板１２の表面を覆うように形成さ
れる。ベタパターン１６は、図１（Ｃ）を用いて後述す
るように、単層セラミック基板１０の表面に信号線が形
成されたとき、信号線の特性インピーダンス制御のため
用いられるものであり、グランド電圧レベル若しくは電
源電圧レベルに保持される。

【００１３】そして、例えば、ベタパターン１６Ｃ及び
ペタパターン１５Ｄは、ビアホール１４Ｂによって互い
に導通接続されている。ビアパット１８Ａ，１８Ｂは、
ビアホール１４Ａによって互いに導通接続されている。
ビアパット１８Ｃ，１８Ｄは、ビアホール１４Ｃによっ
て互いに導通接続されている。即ち、ビアホール１４
は、基板１２の両面に設けられたベタパターン１６若し
くはビアパット１８を互いに接続するものである。

【００１４】単層セラミック基板１０は、３〜４ｐｐｍ
／℃の低熱膨張係数を有し、約１００ＧＰａの弾性係数
を有するため、３ｐｐｍ／℃の低熱膨張係数を有する半
導体チップをフィリップチップ実装するには適当なコア
基板となる。

【００１５】次に、同じく図１（Ａ）を用いて、単層セ
ラミック基板１０の製造工程について説明する。

【００１６】基板１２の材料となるムライト製のグリー
ンシートに格子状に配列された貫通穴を形成する。次
に、グリーンシートに形成された貫通穴に、スクリーン
印刷により、ビアホール１４の材料となるＷ（タングス
テン）の導電性ペーストを充填する。次に、スクリーン
印刷により、ベタパターン１６及びビアパット１８とな
るＷ（タングステン）の導電ペーストを印刷する。その
後、全体を焼結して、単層セラミック基板１０を形成す
る。

【００１７】次に、図１（Ｂ）を用いて、薄膜信号配線
層２０の構造について説明する。薄膜信号配線層２０
は、絶縁性フィルム２２と、導通引出部２４(24A,24B,2
4C)と、ビアパット２６(26A,26B,26C)と、信号配線パタ
ーン２８(28A1,28A2,28A3,28B1,28B2,28B3)とから構成
されている。絶縁性フィルム２２は、例えば、ポリイミ
ドからなり、厚さは２０μｍである。導通引出部２４
は、フィルム２２を貫通して設けられた導電性部材であ
るとともに、フィルム２２上に格子状に配列されてい
る。導通引出部２４，ビアパット２６，信号配線パター
ン２８は、例えば、銅（Ｃｕ）によって構成される。導
通引出部２４のピッチＰ２は、例えば、０．３ｍｍであ
り、ビアホール１４のピッチＰ１と等しくなっている。
ビアパット２６は、フィルム２２の表面及び裏面に形成
されており、導通引出部２４と導通している。

【００１８】信号配線パターン２８は、それぞれ、ビア
パット２６の間に設けられている。即ち、信号配線パタ
ーン２８Ａと信号配線パターン２８Ｂの間には、３本の
信号配線パターン２８Ａ１，２８Ａ２，２８Ａ３が設け
られており、３本ｃｈとなっている。即ち、配線密度を
向上することができる。ビアパット２６及び信号配線パ
ターン２８は、薄膜プロセスにより形成されるため、微
細加工が可能である。また、フィルム２２として、例え
ば、ポリイミドを用いる場合、ポリイミドの比誘電率
は、４以下であるため、セラミック基板の表面に信号配
線を設けた場合に比べて、信号伝播速度を向上すること
ができる。なお、信号配線パターン２８は、３本ｃｈと
しているが、格子ピッチが０．３ｍｍの場合、５本ｃｈ
とすることもできる。

【００１９】同じく、図１（Ｂ）を用いて、薄膜信号配
線層２０の製造工程について説明する。絶縁性フィルム
２２に、レーザ光等を用いて、貫通穴を形成する。次
に、フィルム２２の表面の全面に、銅（Ｃｕ）めっきを
施す。これによって、貫通穴も銅が充填される。その
後、フィルム２２の貫通穴には、銅が残り、導通引出部
２４が形成される。次に、フィルム２２の表面の全面に
レジスト膜を形成する。そして、レジスト膜を部分的に
露光して、ビアパット２６及び信号配線パターン２８が
形成される部分以外を硬化させた後、硬化されていない
部分のレジスト膜を除去する。次に、レジスト膜が部分
的に残っているフィルム２２の表面の全面に、銅めっき
を施す。そして、レジスト膜を除去することにより、ビ
アパット２６及び信号配線パターン２８を形成する。以
上の工程により、薄膜信号配線層２０が形成される。

【００２０】次に、図１（Ｃ）を用いて、薄膜信号層付
き単層セラミック基板３０の構造について説明する。薄
膜信号層付き単層セラミック基板３０は、図１（Ａ）に
示した１層の単層セラミック基板１０と、図１（Ｂ）に
示した２枚の薄膜信号層２０Ａ，２０Ｂから構成され
る。単層セラミック基板１０の表面及び裏面に、それぞ
れ、薄膜信号層２０Ａ及び薄膜信号層２０Ｂを設置し、
熱圧着により、３層を接着して、薄膜信号層付き単層セ
ラミック基板３０を製造する。

【００２１】次に、図１（Ｄ）を用いて、接合層４０の
構造及び製造工程について説明する。接合層４０は、絶
縁性フィルム４２と、導通引出部４４(44A,44B,44C)と
から構成されている。絶縁性フィルム４２は、例えば、
ポリイミドからなる。導通引出部４４は、フィルム４２
を貫通して設けられた導電性部材であるとともに、フィ
ルム４２上に格子状に配列されている。導通引出部４４
は、例えば、銅（Ｃｕ）によって構成される。導通引出
部４４のピッチＰ３は、例えば、０．３ｍｍであり、上
述したピッチＰ１，Ｐ２と等しくなっている。

【００２２】次に、製造工程について説明する。絶縁性
フィルム４２に、レーザ光等を用いて、貫通穴を形成す
る。次に、フィルム４２の表面の全面に、銅（Ｃｕ）め
っきを施す。これによって、貫通穴も銅が充填される。
その後、フィルム４２の貫通穴には、銅が残り、導通引
出部４４が形成される。

【００２３】次に、図１（Ｅ）を用いて、多層配線基板
５０の構造及び製造工程について説明する。多層配線基
板５０は、図１（Ｃ）に示した薄膜信号層付き単層セラ
ミック基板３０Ａ，３０Ｂ，３０Ｃを複数枚と、図１
（Ｄ）に示した接合層４０Ａ，４０Ｂを複数枚とから構
成される。複数枚の薄膜信号層付き単層セラミック基板
３０Ａ，３０Ｂ，３０Ｃと、複数枚の接合層４０Ａ，４
０Ｂを交互に積層した後、熱圧着により、多層を接着し
て、多層配線基板５０を製造する。なお、最下層に位置
する薄膜信号層付きセラミック基板３０Ｃの下面側に
は、導電性の接続用パッド２９Ａ，２９Ｂが形成されて
いる。接続用パッド２９Ａ，２９Ｂは、多層配線基板５
０を他の基板等と接続するために用いられる。接続用パ
ッド２９Ａ，２９Ｂは、図１（Ｂ）において説明したビ
アパット２６や信号配線パターン２８と同様にして形成
される。

【００２４】次に、図１（Ｆ）を用いて、多層配線基板
５０を用いた半導体チップのフリップチップ接合構造に
ついて説明する。図１（Ｅ）において説明した多層配線
基板５０の上に、はんだパンプ７０Ａ，７０Ｂ，７０Ｃ
を用いて、半導体チップ６０を搭載する。

【００２５】以上説明したように、本実施形態によれ
ば、配線基板の層数を増加することなく、配線密度を向
上できるものである。即ち、図１（Ｃ）において説明し
たように、薄膜信号層付き単層セラミック基板３０は、
厚膜プロセスと薄膜プロセスを併用することにより、信
号配線密度は、３本ｃｈ〜５本ｃｈとすることができ
る。さらに、図１（Ｅ）において説明したように、薄膜
信号層付き単層セラミック基板３０を複数層積層して、
多層配線基板５０を製造している。従って、例えば、信
号配線密度を３本ｃｈとすると、多層配線基板の積層数
は、従来の約１／３とすることができる。即ち、配線基
板の層数を増加することなく、配線密度を向上すること
ができる。また、単層セラミック基板１０の熱膨張係数
は、半導体チップの熱膨張係数とほぼ等しくすることが
できるため、フィリップチップ実装時にも、熱膨張差に
よる接続不良等を防止することができる。さらに、薄膜
プロセスにより信号配線を形成することにより、薄膜信
号配線層２０の比誘電率を小さくでき、信号伝播速度を
向上することができる。信号伝播速度は、比誘電率εに
対して、１／√εに比例する。そこで、例えば、セラミ
ックの比誘電率は６〜１０であるので、仮に９とし、エ
ポキシ樹脂の比誘電率を４とすると、信号伝播速度は、
１／３から１／２まで、約１５％向上する。また、図１
（Ａ）において説明したように、グリーンシート１２を
焼結して単層セラミック基板１０を形成し、それを、図
１（Ｅ）に示したように、熱圧着により接合するように
しているため、従来のグリーンシートを多層積層してか
ら同時焼結した場合に問題となる異方収縮による歩留ま
りの低下を回避して、製造歩留まりを向上することがで
きる。

【００２６】次に、図２を用いて、本発明の第２の実施
形態による多層配線基板の構成及び製造方法について説
明する。図２は、本発明の第２の実施形態による多層配
線基板の構成及び製造方法を示す工程図である。なお、
図１と同一符号は、同一部分を示している。

【００２７】図２（Ａ）における単層セラミック基板１
０の構造及び製造工程は、図１（Ａ）に示したものと同
様である。図２（Ｂ）における薄膜信号配線層２０の構
造及び製造工程は、図１（Ｂ）に示したものと同様であ
る。図２（Ｃ）における薄膜信号層付き単層セラミック
基板３０の構造及び製造工程は、図１（Ｃ）に示したも
のと同様である。図２（Ｄ）における接合層４０の構造
及び製造工程は、図１（Ｄ）に示したものと同様であ
る。

【００２８】次に、図２（Ｅ）を用いて、ビルトアップ
基板８０の構造及び製造工程について説明する。ビルト
アップ基板８０は、コア基板８１と、２枚のビルトアッ
プ層２０Ａ，２０Ｂとから構成されている。コア基板８
１は、絶縁性の基板８２と、導電性のビアホール８３
と、導電性のベタパターン８４（84A,84B,84C,84D,84E,
84F)と、導電性のビアパット８５(85A,85B,85C,85D)と
から構成されている。基板７２は、例えば、ガラス布基
材エポキシ樹脂やポリイミド樹脂製であり、その熱膨張
係数は、１０〜２０ｐｐｍ／℃であり、厚さは０．１ｍ
ｍである。なお、基板７２として、熱膨張係数が３〜１
０ｐｐｍ／℃のＩｎｖａｒ（Ni-Fe合金）等の金属合金
材を用いることもできる。この熱膨張係数は、単層配線
基板１０の絶縁基板１２の熱膨張係数（例えば、３〜４
ｐｐｍ／℃）と、マザーボードの熱膨張係数（例えば、
１５〜２０ｐｐｍ／℃）の間の値となるように、材質が
選択されている。ビアホール８３は、基板８２を貫通し
て設けられた導電性部材であるとともに、基板８２上に
格子状に配列されている。ビアホール８３のピッチは、
例えば、１．２ｍｍであり、ビアホール１４のピッチＰ
１の３倍のピッチとなっている。このピッチは、マザー
ボードの導電パッドのピッチに合わせてある。ベタパタ
ーン８４及びビアパット８５は、基板８２の表面及び裏
面に形成されている。ビアパッド８４は、ビアホール８
３と導通している。ビアホール８３，ベタパターン８４
及びビアパット８５は、例えば、銅（Ｃｕ）製である。

【００２９】ベタパターン８４は、ビアパット８５とは
分離して形成されるとともに、ビアパット８５が設けら
れている部分以外の基板８２の表面を覆うように形成さ
れる。ベタパターン８４は、コア基板８１の表面にビル
トアップ層８６Ａによって信号線が形成されたとき、信
号線の特性インピーダンス制御のため用いられるもので
あり、グランド電圧レベル若しくは電源電圧レベルに保
持される。

【００３０】次に、コア基板８１の製造工程について説
明する。基板８２の材料となるガラス布基材エポキシ樹
脂に、ドリル等を用いて、格子状に配列された貫通穴を
形成する。次に、基板８２の表面の全面に、銅（Ｃｕ）
めっきを施す。これによって、貫通穴も銅が充填され
る。その後、基板８２の貫通穴には、銅が残り、ビアホ
ール８３が形成される。次に、基板８２の表面の全面に
レジスト膜を形成する。そして、レジスト膜を部分的に
露光して、ベタパターン８４及びベアパッド８５が形成
される部分以外を硬化させた後、硬化されていない部分
のレジスト膜を除去する。次に、レジスト膜が部分的に
残っている基板８２の表面の全面に、銅めっきを施す。
そして、レジスト膜を除去することにより、ベタパター
ン８４及びベアパッド８５を形成する。以上の工程によ
り、コア基板８１が形成される。

【００３１】ビルトアップ層２０Ａ，２０Ｂは、コア基
板８１とは独立して製造されるものであり、薄膜信号配
線層２０と同様な構造及び製造工程をとるものである。

【００３２】ビルトアップ層２０Ａは、絶縁性フィルム
２２Ａと、導通引出部２４(24A,24B,24C)と、ビアパッ
ト２６(26A,26B,26C)と、信号配線パターン２８(28A1,2
8A2,28A3,28B1,28B2,28B3)とから構成されている。絶縁
性フィルム２２Ａは、例えば、ポリイミドからなる。導
通引出部２４は、フィルム２２Ａを貫通して設けられた
導電性部材であるとともに、フィルム２２Ａ上に格子状
に配列されている。導通引出部２４，ビアパット２６，
信号配線パターン２８は、例えば、銅（Ｃｕ）によって
構成される。導通引出部２４のピッチは、例えば、０．
３ｍｍであり、ビアホール１４のピッチＰ１と等しくな
っている。ビアパット２６は、フィルム２２Ａの表面及
び裏面に形成されており、導通引出部２４と導通してい
る。

【００３３】信号配線パターン２８は、それぞれ、ビア
パット２６の間に設けられている。即ち、信号配線パタ
ーン２８Ａと信号配線パターン２８Ｂの間には、３本の
信号配線パターン２８Ａ１，２８Ａ２，２８Ａ３が設け
られており、３本ｃｈとなっている。薄膜信号配線層２
０Ａの製造工程は、図１（Ｂ）において説明した通りで
ある。

【００３４】ビルトアップ層２０Ｂは、絶縁性フィルム
２２Ｂと、導通引出部２４Ｄと、接続用パット２６Ｄと
から構成されている。絶縁性フィルム２２Ｂは、例え
ば、ポリイミドからなる。導通引出部２４Ｄは、フィル
ム２２Ｂを貫通して設けられた導電性部材であるととも
に、フィルム２２Ｂ上に格子状に配列されている。導通
引出部２４Ｄ，接続用パット２６Ｄは、例えば、銅（Ｃ
ｕ）によって構成される。導通引出部２４Ｄのピッチ
は、例えば、１．３ｍｍであり、ビアホール１４のピッ
チＰ１の３倍となっている。接続用パット２６Ｄは、フ
ィルム２２Ｂの裏面に形成されており、導通引出部２４
Ｄと導通している。薄膜信号配線層２０Ｂの製造工程
は、図１（Ｂ）において説明したものと同様である。

【００３５】次に、図２（Ｆ）を用いて、多層配線基板
５０Ａの構造及び製造工程について説明する。多層配線
基板５０Ａは、図１（Ｃ）に示した薄膜信号層付き単層
セラミック基板３０Ａ，３０Ｂ，３０Ｃを複数枚と、図
１（Ｄ）に示した接合層４０Ａ，４０Ｂを複数枚と、図
１（Ｅ）に示したコア層８０を１枚とから構成される。
複数枚の薄膜信号層付き単層セラミック基板３０Ａ，３
０Ｂと、複数枚の接合層４０Ａを交互に積層し、さら
に、接合層４０Ｂを介して、コア層８０を積層した後、
熱圧着により、多層を接着して、多層配線基板５０Ａを
製造する。

【００３６】次に、図２（Ｇ）を用いて、多層配線基板
５０Ａを用いた半導体チップのフリップチップ接合構造
について説明する。図２（Ｆ）において説明した多層配
線基板５０Ａの上に、はんだパンプ７０Ａ，７０Ｂ，７
０Ｃを用いて、半導体チップ６０を搭載する。また、多
層配線基板５０Ａは、はんだパンプ７０Ｄを用いて、マ
ザーボード９０の上に搭載される。

【００３７】以上説明したように、本実施形態によれ
ば、多層配線基板の内、マザーボードと接続される部分
にコア基板を使用することにより、マザーボードの熱膨
張係数に近くでき、はんだバンプを用いて、マザーボー
ドとの接続を可能とすることができる。また、配線基板
の層数を増加することなく、配線密度を向上できるもの
である。さらに、単層セラミック基板の熱膨張係数は、
半導体チップの熱膨張係数とほぼ等しくすることができ
るため、フィリップチップ実装時にも、熱膨張差による
接続不良等を防止することができる。従来のビルトアッ
プ基板では、ビルトアップ基板と半導体チップの熱膨張
係数に差があるため、アンダーフィル等のはんだバンプ
部の応力緩和材が必要となっていたが、本実施形態で
は、単層セラミック基板の熱膨張係数が半導体チップの
熱膨張係数を整合しているため、応力緩和材を不要にす
ることができる。また、薄膜プロセスにより信号配線を
形成することにより、薄膜信号配線層の比誘電率を小さ
くでき、信号伝播速度を向上することができる。さら
に、従来のグリーンシートを多層積層してから同時焼結
した場合に問題となる異方収縮による歩留まりの低下を
回避して、製造歩留まりを向上することができる。な
お、従来のビルトアップ基板では、基板材質として、ガ
ラスエポキシ等の吸湿性が高く、ガラス転移点のある材
質を用いていたため、寸法精度が悪く、反りやすく、ま
た、はんだ付け温度等の挙動の把握が困難であるという
問題があったが、本実施形態では、多層配線基板の基材
材質は、セラミックであるため、かかる問題が解消され
るものである。

【００３８】

【発明の効果】本発明によれば、配線基板の層数を増加
することなく、配線密度を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による多層配線基板の
構成及び製造方法を示す工程図である。

【図２】本発明の第２の実施形態による多層配線基板の
構成及び製造方法を示す工程図である。

【符号の説明】１０…単層セラミック基板１０１２…基板１４…ビアホール１６…ベタパターン１８…ビアパット１８２０…薄膜信号配線層２０Ａ，２０Ｂ…ビルトアップ層２２，４２…絶縁性フィルム２４，４４…導通引出部２６…ビアパット２８…信号配線パターン３０…薄膜信号層付き単層セラミック基板４０…接合層５０…多層配線基板６０…半導体チップ７０…はんだパンプ８０…ビルトアップ基板８１…コア基板９０…マザーボード

フロントページの続きＦターム(参考） 5E346 AA02 AA13 BB02 CC10 CC16 CC32 CC36 DD02 DD22 DD34 EE06 EE07 EE21 EE33 FF07 FF18 GG15 HH25 HH31

Claims

【特許請求の範囲】

【請求項１】少なくとも一方の面にベタパターンが形成
された基板の上に、薄膜信号線の形成された薄膜信号配
線層を接着して形成された単層基板と、導通引出部を有するフィルムからなる接合層とから構成
され、複数の上記単層基板を、それぞれの間に上記接合層を介
して接合したことを特徴とする多層配線基板。
【請求項２】請求項１記載の多層配線基板において、さ
らに、少なくとも一方の面にベタパターンが形成された基板の
上に、ビルトアップ層を接着して形成されたビルトアッ
プ基板を備え、複数の上記単層基板を、それぞれの間に上記接合層を介
して接合するとともに、さらに、上記単層基板の最下層に、上記接合層を介し
て、上記ビルトアップ層を接合したことを特徴とする多
層配線基板。
【請求項３】請求項１記載の多層配線基板において、上記信号配線層の基材として、比誘電率の小さい材質を
用いたことを特徴とする多層配線基板。