TWI403251B - 具有減小穿孔導體棒之高速電路化基板，製造該基板之方法及使用該基板之資料處理系統 - Google Patents

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Description

具有減小穿孔導體棒之高速電路化基板，製造該基板之方法及使用該基板之資料處理系統 [對共同待決申請案之交叉參考]
本申請案係2003年1月30日提出申請的名稱為「高速電路板及其製作方法」之第10/354,000號申請案(發明人：B.Chan等)之部分接續申請案。
本發明係關於電路化基板，一個主要實例係多層印刷電路板(pcb)，其包括複數個位於其中的穿孔，用於提供形成基板之一部分的不同導電(例如，信號)層之間的互連。本發明亦關於製作此種基板之方法及能夠利用此種基板作為其一部分的各種產品(例如，資訊處理系統)。最特定而言，本發明係關於此種基板、方法和其中該基板係被稱為高速類型基板之產品。
隨著對諸如電子組件(例如半導體晶片及包括半導體晶片之模組，其固定在諸如晶片載體及印刷電路板(pcbs)之電路化基板上且藉由基板之電路耦接在一起)等電子結構之運作要求之增加，主機基板亦須能夠對其進行補償。一種特定之增加係所安裝組件之間需要較高頻率連接，如上所述，此種連接藉由下面之主機基板進行。此種連接受到此種習知基板佈線之固有特性所引起的諸如信號劣化等不利影響。舉例而言，信號劣化由信號對躍變響應之「上升時間」或「下降時間」來表達。可使用公式(Z 0 *C )/2量化信號之劣化，其中Z0 係傳輸線路特徵阻抗，且C係通路電容量。與上文所提及之母專利申請案中所定義的本發明之0.5 pf埋入式通路之 12.5 ps降格相比，在一具有典型50 Ω傳輸線路阻抗之導線中，一具有4微微法(pf)電容之電鍍穿孔通路將代表100微微秒(ps)上升時間(或下降時間)降格。在以800 MHZ或更快之頻率運作之系統(其中存在200 ps或更快之相關信號躍遷速率)中，此種差異甚為顯著。本文中所教示之基板能夠提供至少約3.0至約10.0十億位元/秒(Gb/s)範圍內之信號速度，其表明需要增加此一最終結構之複雜度。
由於組件(尤其係晶片)間連接中直流電流(dc)電阻最大值所施加之限制，一典型高效能(高速)基板(例如用於習知晶片載體及多層pcb之基板)一直不能提供超過一特定點之佈線密度。類似地，高速信號需要比正常pcb線路更寬之線路，以最大限度減小長線路中之「趨膚效應」損耗。製造具有所有寬線路之pcb將係不切實際，主要因為所產生的最終板所需之多餘厚度。自設計角度講，此種增加之厚度顯然不可接受。如下文所標識專利中引用之實例所闡釋，人們已使用各種替代技術來嘗試提供此種高速信號處理，但這些技術通常亦需對基板做出不可接受之修改，此對大規模製作及/或一個相對簡單構造之產品係無益。同樣，該些技術中之大多數亦增加了製成品之最終成本。
如上所述，本發明涉及利用將在本文中稱作「穿孔」之電路化基板及所合成之總成。該些穿孔通常係部分或全部延伸穿過基板厚度以彼此互連各個層及/或組件之電鍍(使用諸如銅等冶金)開孔。每個穿孔可互連數個此類層及/或組件。若僅位於多層結構內部，則此種穿孔通常被簡單地稱作「通路」，而若該些穿孔自基板之一個或多個表面延伸一預定深度，則它們被稱作「盲孔」。若該些穿 孔自一個表面到另一表面幾乎延伸穿過整個結構厚度，則此種穿孔在所屬技術中通常被稱作「電鍍穿孔」(pth)。本文中使用之術語「穿孔」意在包括所有三種類型之此種開孔。根據上文描述可知，包括此種穿孔之習知基板通常受到上文所述通路電容-信號降格問題之影響，若所使用之穿孔具有一延伸長度且許多信號通過其上時僅通過其一部分長度，則此問題可被大大地放大。見下面緊隨之更多說明。
使用穿孔作為其一部分之多層電路化基板存在的另一信號傳輸問題係由穿孔「殘餘」引起之被稱作信號損耗之問題。顯然，使用上文所界定類型之穿孔據認為對於給多層結構提供最大運作能力來說係必需。然而，當信號不沿穿孔之整個長度傳送時(例如，該些信號傳送至亦耦接至該穿孔但僅在其部分深度耦接至該穿孔的內部導電層)，會出現信號「衝突」，因為部分信號趨向於遍曆穿孔之剩餘長度(「殘餘」)而另一部分將直接傳送至內部層。由於信號之遍曆部分之「反彈」，此種「衝突」之結果係信號「雜訊」或損耗。如本文中所解釋，本發明能夠基本上消除此種損耗。
在第5,638,287號美國專利中，闡述了多種信號投送電路(例如，在印刷電路插件或板上)，該信號投送電路據說可將具有極短上升時間之脈衝信號自一有損耗驅動器投送至多個裝置。在該些投送電路中，一複雜之導體網路自一鄰近驅動器輸出之共用接點分支出多個(在所揭示之實施例中為三個)長度不等之傳導路徑。根據本發明，驅動器之內部阻抗與分支路徑之組合特徵阻抗相匹配，且無損耗補償電路被附著至一最短分支路徑。補償電路經設計以藉由最短分支將預定形式之信號反射傳輸至驅動器處之分支接點。若沒有 補償電路，則自最短路徑提供至分支接點之反射與自其他分支路徑提供至該接點之反射係不同。因此，再反射自該接點返回至該等分支，引起裝置處所感測之信號失真。然而，若補償電路連接於最短分支中，則自該分支提供至接點之反射以與其他分支所提供反射相匹配之形式出現；且來自所有分支之反射隨後在驅動器接點處消去。因此，由於沒有再反射，在裝置處感測到的信號失真明顯降低。在一較佳實施例中，補償電路由一具有預定長度(代表一具有預定相位延遲特性之傳輸線殘餘)的印刷電路跡線構成，該印刷電路跡線與一具有預定電容(決定補償反射之形狀)之點電容器(或幾個點電容器)串聯。延伸超出最短分支末端之補償電路連接在該分支之末端與參考電位(例如，大地)之間。最短分支之末端亦被附著至需要用來感測出現在彼點之信號之裝置。本發明揭示了一種特別用於分析此種網路(及總體用於分析傳輸線效應)之新方法和極化橋裝置。此種方法和裝置允許準確地觀察和比較發源於一共用接點的一網路之多個分支中所產生之反射，且精確地確定適於修改此種反射之補償。
在第6,084,306號美國專利中闡述了一積體電路封裝，其具有第一及第二層、複數個與第一層形成為一體之選路襯墊、複數個分別設置於該第一層之上下表面上之上下導管(其中一個上導管電連接至一個下導管)、複數個設置於第二層上之襯墊、多個將襯墊電連接至下導管之通路、及一黏結於具有焊墊之第二層上之晶片(其中至少一個晶片電連接至一個選路襯墊)。
在第6,353,539號美國專利中闡述了一種印刷電路板，其包括固定在印刷電路板第一側上之第一組件。第二組件有與第一組件相 同之管腳引出線。第二組件安裝在印刷電路板之第二側上。第一信號線將耦接至第一組件上第一觸點之第一焊盤與耦接至第二組件上相應之第一觸點之第二焊盤相連接。第二信號線將耦接至第一組件上第二觸點之第三焊盤與耦接至第二組件上相應之第二觸點之第四焊盤相連接。第一信號線與第二信號線長度相等。本專利討論不同之通路「殘餘」長度。
在第6,526,519號美國專利中闡述了一種用於減小印刷電路板上定時偏移之設備和方法，該印刷電路板包括複數個互連第一節點和第二節點之傳導跡線。移除一印刷電路板跡線之至少一部分以切斷一跡線且阻止信號沿被切斷之跡線自第一節點傳送至第二節點。以此種方式，可調節信號路徑長度以減小電路中之定時偏移。可藉由使用雷射、CVD、刻模機、電漿或藉由使足夠之電流穿過跡線之薄弱區域來自該跡線移除部分跡線。
在第6,541,712號美國專利中闡述了一種多層印刷電路板，其包括具有導電上部、導電下部及位於上部與下部之間的一電絕緣中間部分之通路。在一個實施例中，通路之絕緣中間部分由電路板之一非電鍍層提供，其可由PTFE構成。具有連續導電塗層之通路可藉由非電鍍層中之間隔孔形成，可藉由在層壓該板之前在孔中填入電鍍材料(例如環氧樹脂)或藉由以化學方式調節非電鍍材料以使其可電鍍來藉助一可電鍍內表面提供該些間隔孔。在又一實施例中，該通路之絕緣中間部分具有一較導電上部和下部窄之直徑。本專利討論藉由僅電鍍該板中孔之所選擇部分且亦可能在該孔中插入一導電「栓塞」來消除諧振「殘餘」雜訊。
在第6,545,876號美國專利中闡述了一種用於減少多層電路板 中層數之「技術」。多層電路板有複數個用於往來於至少一個安裝在該板表面之電子組件投送電信號之導電信號層。在一個實施例中，該技術藉由在多層電路板中形成自多層電路板表面延伸至第一複數個導電信號層之第一複數個導電通路來達成，其中第一複數個導電通路經佈置以在第一複數個導電通路下面之第二複數個導電信號層中形成一通道。
在第6,570,271號美國專利中闡述了一種用於往來於至少一個電路組件(例如至另一個電路組件)投送信號之「設備」，該至少一個電路組件具有複數個輸入/輸出引線且定位在印刷電路板之表面上。該「設備」包括具有第一側和第二側之支撐結構，該第一側上適合附裝電路組件之輸入/輸出引線。其尚包括一具有第一端和第二端之信號投送帶。投送帶之第一端經構造和調整以電連接至電路組件輸入/輸出引線，以用於傳輸信號往來於該電路組件。
在第6,601,125號美國專利中闡述了一種用於電互連設置在印刷電路板上之第一匯流排信號路徑及同樣設置在印刷電路板上之第二匯流排信號路徑之積體電路封裝。該積體電路封裝可具有一基板、一由基板支撐之積體電路晶片晶粒。互連網路可用於將第一匯流排信號路徑和第二匯流排信號路徑電連接至晶片晶粒上之一晶片襯墊。因此，第一匯流排信號路徑和第二匯流排信號路徑可僅由互連電路電互連。
在第6,608,376號美國專利中闡述了一種允許對信號線實施高密度選路之積體電路封裝。該封裝之基板可包括一其上駐存有黏結指之上表面、一其上駐存有焊錫球之下表面及一其上一信號跡線導體以一介電間隔距離駐存於該上表面與該下表面之間的信號導體 平面。一通路自上表面垂直延伸，將黏結指連接至信號跡線導體之第一部分。一第二通路自下表面垂直延伸，將焊錫球連接至信號跡線導體之第二部分。通路及信號跡線導體之選路導致信號線自積體電路封裝適合容納該積體電路之區域扇入或扇去。
在第6,662,250號美國專利中闡述了一種用於印刷電路板之匯流排選路策略。該選路策略保證耦接至複數個同步裝置之跡線不選路經過每個封裝之中心區域，保證匯流排中每條跡線之長度大致相等。此明顯有助於最大限度減小其上發生「頸收縮」之長度，且保證以無急轉彎方式選路該跡線。使用該選路策略，每組跡線中之傳播時間差據稱被最小化。該專利尚提及每個封裝下面之印刷電路板中心區域可供用於連接至旁路電容器之通路。
在第6,681,338號美國專利中闡述了一種用於減少由一個或多個模組基板中介電材料變化所引起之信號偏移之方法和系統。在一個實施例中，具有一長軸線之伸長模組基板包括由模組基板支撐之多個信號投送層。諸如記憶體裝置(比如DRAM)等多個裝置由模組基板支撐且以可運作方式與信號投送層連接。該模組中之多個偏移減小位置(例如通路)允許在兩個或兩個以上多信號投送層投送之信號被切換至一不同之信號投送層。偏移減小位置可被佈置成大體橫跨模組基板之長軸線之至少一行。該偏移減小位置行可設置在該模組上之各個位置處。例如，一行偏移減小位置可設置在靠近該模組中間之位置以有效抵消偏移。多個偏移減小位置亦可被設置在該模組之其他位置以便當信號在該模組中傳播時多次不同地切換信號。
在第6,720,501號美國專利中闡述了一種多層印刷電路板，該印刷電路板在電力層中具有羣集的盲「通路」(一部分深度穿孔， 在本文之下文中有更詳細解釋)以方便信號層中信號線路之選路。電力層中之一部分盲通路被組合在一起以形成一盲通路羣集。在信號層中設置相應之信號投送通道並與電力層中盲通路羣集對準以允許穿過盲通路羣集對信號跡線或信號電路進行選路。一種製造多層印刷電路板之方法包括：裝配一電力層之第一子總成、形成一組穿過該第一子總成之羣集電力通路、裝配一信號層之第二子總成、組合第一子總成與第二子總成以使第一子總成中之羣集通路對準第二子總成中之信號投送通道、形成延伸穿過第一和第二子總成之信號通路並種晶或電鍍該電力與信號通路。
各種其他電路化基板闡述於如下專利中：4,902,610 C.Shipley
5,336,855 J.Kahlert等人
5,418,690 R.Conn等人
5,768,109 J.Gulick等人
5,891,869 S.Lociuro等人
5,894,517 J.Hutchison等人
6,023,211 J,Somei
6,075,423 G.Saunders
6,081,430 G.LaRue
6,146,202 S.Ramey等人
6,222,740 K.Bovensiepen等人
6,246,010 R.Zenner等人
6,431,914 T.Billman
6,495,772 D.Anstrom等人
US2002/0125967 R.Garrett等人
JP4025155A2 O.Takashi
所有上述文獻之教示內容均以引用方式併入本文中。
自下文中將瞭解到，本發明之主要目的係提供一改進型電路化基板，該基板藉由基板中之一增強型信號投送系統提供安裝在基板上之電子組件之間的增強高速連接，該基板利用穿孔之最大長度，從而基本上消除了由穿孔「殘餘」引起之信號損耗。
據信，此一基板、一製作此種基板之方法、一利用兩個或兩個以上此種基板之多層電路化基板總成、一使用至少一個電路化基板且其上面安裝有至少一個電組件之電總成及一使用此種基板(及總成)之資訊處理系統將代表該技術之重大進步。
因此，本發明之主要目的係藉由提供能夠高速傳送信號至安裝在基板上之互連電子組件之基板來增強電路化基板技術。
本發明之另一目的係提供一種製作此一基板以及由多於一個此種基板組成之多層電路化基板總成、一具有一個電路化基板及其上安裝有至少一個電子組件之電總成及適合使用此一基板之資訊處理系統之方法。
根據本發明之一態樣，其提供了一種高速電路化基板，其包括：複數個導電層；複數個介電層；其交替定位在該等導電層之所選擇對之間並使該等導電層彼此電絕緣；及複數個穿孔，其間隔定位在該基板中且延伸穿過該等介電層及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許在該些互連導電層之間傳送電信號。該等電信號穿過該等穿孔之 最大長度以便基本上消除穿孔殘餘引起之信號損耗。
根據本發明之另一態樣，其提供一種製作高速電路化基板之方法，該方法包括：提供複數個導電層；提供複數個介電層，且將該等介電層之所選擇層交替定位在該等導電層之所選擇對之間，以使該等導電層彼此電絕緣；在基板中，以間隔定向方式形成複數個穿孔，以使該等複數個穿孔延伸穿過該等介電層及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許在這些互連導電層之間傳送電信號。該等電信號穿過該等穿孔之最大長度，以便基本上消除由穿孔殘餘所引起之信號損耗。
根據本發明之又一態樣，其提供一種包括一高速電路化基板之電總成，該高速電路化基板包括：複數個導電層；複數個介電層，其交替定位在該等導電層之所選擇對之間並使這些導電層彼此電絕緣；複數個穿孔，其間隔定位在該基板中且延伸穿過該等介電及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許在這些互連導電層之間傳送電信號。該等電信號穿過該等穿孔之最大長度，以基本上消除由穿孔殘餘引起之信號損耗。該總成進一步包括至少一個定位在該電路化基板上，並電耦接至該電路化基板之電組件。
根據本發明之又一態樣，其提供一種高速電路化基板總成，該高速電路化基板總成包括：第一高速電路化基板，其包括第一複數個導電層及第一複數個交替定位在第一導電層之所選擇對之間並使該第一導電層彼此電絕緣之介電層；第二高速電路化基板，其包括第二複數個導電層及第二複數個交替定位在第二導電層之所選 擇對之間並使該第二導電層彼此電絕緣之介電層，該第二電路化基板黏結至該第一電路化基板以形成一電路化子總成；及複數個穿孔，其定位在該高速電路化基板子總成中，並電互連該第一及第二複數個導電層之所選擇層，以允許在該等互連導電層間傳送電信號。該等電信號穿過該等穿孔之最大長度，以基本上消除由穿孔殘餘引起之信號損耗。
根據本發明之另一態樣，其提供了一種包括一機箱、一定位在機箱中之高速電路化基板之資訊處理系統，該高速電路化基板包括：複數個導電層；複數個介電層，其交替定位在該等導電層之所選擇對之間並使這些導電層彼此電絕緣；複數個穿孔，其間隔定位在該基板中且延伸穿過該等介電層及該等導電層之所選擇層以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許在該等經互連之導電層之間傳送電信號，該等電信號穿過該等穿孔之最大長度以基本上消除由穿孔殘餘引起之信號損耗。該系統進一步包括至少一個定位在該電路化基板上並電耦接至該電路化基板之電組件。
為了更好地理解本發明以及本發明之其他和進一步之目的、優點和能力，本文結合上述圖式參考以下揭示內容和隨附申請專利範圍。應瞭解，各圖式中將使用相同之編號表示相同元件。
如上所述，本文中所使用之術語「高速」係指高頻信號。本文中所定義之電路化基板可獲得且使用本文中教示方法可產生之此種信號頻率之實例包括約3.0至約10.0十億位元/秒(Gb/s)範圍內之頻率。然而，該些實例並非旨在限定本發明，因為亦可獲得包括 更高頻率在內之此範圍外之頻率。自下文中可進一步瞭解，本發明中製作之電路化產品可由至少兩個在彼此黏合之前形成的獨立成層部分構成。每個此種獨立部分將最少包括至少一個介電層和一個導電層，最可能之實施例係每個部分包括數個介電層和導電層作為其一部分。每個部分亦可包括一個或多個穿孔，以對準其將要黏結至的其他基板中之相關穿孔。本發明範圍亦涵蓋彼此形成複數個此種基板(包括具有穿孔和沒有穿孔之基板)且然後在黏結(層壓)之多層結構中(黏結)提供穿孔。下文中提供之實例僅係實例(僅作為實例)且所顯示並描述之層數並非意在限定本發明之範圍。
本文將使用下列術語且應理解其具有與其相關之意義。
術語「電路化基板(circuitized substrate)」意在包括具有至少兩個介電層、兩個導電層及在大多數情況下複數個位於其中之穿孔之基板。在許多情況下，此種基板將包括數個介電層、導電層及穿孔。實例包括由諸如玻璃纖維加強環氧樹脂(某些被稱為「FR-4」介電材料)、聚四氟乙烯(Teflon)、聚醯亞胺、聚醯胺、氰酸鹽樹脂、可光成像材料及其他類似材料等介電材料製成之結構，其中每個導電層係由諸如銅等合適之冶金材料構成之一金屬層(例如電力、信號或接地)，但其可包括或包含另外之金屬(例如鎳、鋁等)或其合金。若用於該結構之介電材料係可光成像材料，則其經光成像或光圖案化及顯影後顯露出所期望之電路圖案，包括本文中所定義之所期望開孔(若需要)。該介電材料可經幕塗或網塗，或可作為亁膜提供。可光成像材料之最終固化提供一介電質之韌化基座，以在其上形成所期望之電路。一種具體之可光成像介電組合物之實例包括約86.5%至約89%之固態物質，此固態物質包括：約27.44%之 PKHC，一種苯氧基樹脂；41.16%之Epirez 5183，一種四溴雙酚A；22.88%之Epirez SU-8，一種八官能環氧雙酚A甲醛樹脂；4.85% UVE1014光起始劑；0.07%乙基紫染料；0.03% FC 430，一種來自3M公司之氟化聚醚非離子表面活性劑；3.85% Aerosil 380，一種來自Degussa之用來提供該固態物質之非晶矽。存在一約占總可光成像介電組合物11%至13.5%之溶劑。本文中所教示之介電層通常可為約2密爾至約4密爾厚，但若需要，亦可更厚。值得注意的是且如上文所述，可形成由多個此種基板組成之複合多層結構，其中一個或多個基板可已具有作為其一部分之穿孔而其他基板不具有穿孔且在對準和層壓後在最終結構中提供穿孔。該些隨後提供之穿孔可延伸穿過最終結構之整個厚度及/或僅佔據其中之一預定深度。亦可形成具有數個不帶有預先形成穿孔之電路化基板之多層結構且，在層壓後在最終結構中提供此種全部深度或部分深度之穿孔。更進一步，本文中所形成之此種最終結構可由其中各具有一個或多個穿孔之單獨電路化基板形成，其中基板經對準以使穿孔對準，然後進行黏結(層壓)。所合成之多層結構將包括數個對準之穿孔及可能包括其它內部形成之穿孔(內部「通路」)。
本文中所用術語「電路化基板總成(circuitized substrate assembly)」意在包括一黏結構造中之至少二個此等電路化基板，一黏結實例係所屬技術領域習知之習用層壓程序，而另一實例係使用導電膏沿導體(例如穿孔)之一共用圖案耦接兩個已形成之基板。
本文中使用之術語「電子組件(electronic component)」意指諸如半導體晶片、電阻器、電容器及類似組件，該等組件適合定位在諸如PCB等基板之外部導電表面上並可使用(例如)PCB之內部及 /或外部電路電耦接至其他組件及彼此電耦接。
本文中使用之術語「導電膏(electrically conductive paste)」意在包括一可塗施於本文所教示類型之開孔內之可黏結(例如，能夠層壓)導電材料。可黏結導電材料之典型實例係導電膏，例如自E.I.duPont deNemours公司購得之商標牌號為CB-100之填充有銀之環氧樹脂膏、自Ablestick公司購得之Ablebond 8175、和含有瞬變液體導電粒子或其他諸如金、錫、鈀、銅、合金及其組合等金屬粒子之熱固或熱塑型之填充聚合物系統。一特定實例係經塗布之銅膏。亦可使用設置在一聚合物基質內之金屬塗布聚合物粒子。
本文中使用之術語「黏貼片」意在包括介電材料，例如在習用之多層pcb結構中使用(例如，通常藉由層壓)之習用預浸膠材料。其他實例包括產品Pyrolux和液晶聚合物(LCP)或其他自立式薄膜。該些介電黏貼片可以黏貼方式施加在兩個電路化基板其中一個或二個上以幫助黏合二個該等組件。若需要，亦可(例如)藉由雷射或光成像將該些黏貼片圖案化。值得注意的是，此種黏貼片亦可在其中包括一導電性平面(包括信號、接地及/或電力)以進一步增加本文所教示之已製成之黏結產品之電路密度。此種黏貼片可通常為5至8密爾(千分之一)厚。
本文中使用之術語「電總成」意指至少一個本文所定義之電路化基板與至少一個與之電耦接且形成該總成一部分之電組件之間的組合。習知之此種總成之實例包括包含一半導體晶片作為該電組件之晶片載體，該晶片通常定位在該基板上並耦接至該基板外表面上之佈線(例如，襯墊)或使用一個或多個穿孔耦接至內部導體。或 許最眾所習知之此種總成係習用pcb，其具有諸如電阻器、電容器、模組(包括一個或多個晶片載體)等安裝在其上面且耦接至該pcb內部電路之數個外部組件。
本文中使用之術語‘資訊處理系統’將指主要設計用於計算、分類、處理、發射、接收、擷取、起始、切換、儲存、顯示、顯現、量測、偵測、記錄、複製、處理或利用任何形式之資訊、情報或資料供用於商業、科學、控制或其他目的之任何儀器或儀器組合。實例包括個人電腦及諸如伺服器、主機等較大處理器。此種系統通常包括一個或多個pcb晶片載體等作為其一組成部分。例如，一通常使用之pcb包括安裝在其上面之複數個各種組件，例如晶片載體、電容器、電阻器、模組等。一此類pcb可被稱作一「母板」，而可使用合適之電連接器將各種其他電路板(或插件)安裝在該母板上。
在圖1和圖2中，分別顯示多層部分20及20’之兩個實施例，當該等多層部分被黏結至另一多層部分上時，將形成根據上文所列出之母專利申請案中所標識之本發明一較佳實施例之電路化基板(母專利申請案中所參考之實例係一印刷電路板)。相應地，部分20及20’在本文中將被界定為第二部分而其他部分將被稱為第一(或基座)部分。應瞭解，根據本發明之廣闊態樣，至少一個第二部分被黏結至該第一部分以使該第二部分大體沿最終產品之外部部分定位。亦應瞭解，可將一個或多個此類第二部分黏結至該基座(第一部分)，包括黏合至如圖3-6所描述之基座之對置側上。最值得注意的是，本文中所界定之第二部分特定設計用於在諸如晶片模組或甚至僅在安裝(例如釺焊)至及/或以其他方式電耦接至第二部分之個別晶片等電子組件之間提供高頻(高速)連接。重要的是，該第 一部分或基座部分將不一定需要此種能力而以多數當前pcb所使用之習用方式形成，在上文所列文獻中描述了許多此種pcb。因此，本發明允許利用習知之pcb製造技術來製作效能大大增加之合成結構以便能夠以比迄今所能達到之速度更高之速度連接固定在其上之電子組件。在迅速擴張之pcb技術中，此種連接被認為係必需，其主要原因係對此類組件要求在相應增加。因此，母專利申請案中所界定之本發明提供了該技術中之重大進步。關於母專利申請案中同樣涉及基板形成之教示，應進一步瞭解，該教示適用於與本文中本發明之教示相關之許多方面。最重要的是，與母專利申請案中所教示之層形成(包括電路化)、層及基板層壓、穿孔形成等相關之教示同樣適用於本發明。
在圖1中，顯示多層部分20包括一在一較佳實施例中用作電力平面之中心導電平面21。平面21由兩層介電材料23所包圍，其在圖中因兩個層均黏結(層壓)至平面21而顯示為一連續結構。附加之導電平面25及27位於介電材料23之外表面上，其在母專利申請案之一較佳實施例中包含一系列信號線。因此，部分20可簡單地被稱為2S1P結構，意思係其包括兩個信號平面及一個電力平面。亦提供導電性穿孔29以連接上部信號平面25與下部平面27。在一較佳實施例中，該導電性穿孔係一使用習知技術形成之電鍍穿孔(pth)。部分20之形成係使用習知之pcb程序完成，包括層壓上文提及之介電層及沉積(例如電鍍)外部信號平面。因此相信不需要進一步之製程闡述。
如上文所提及，當結合另一多層部分形成部分20以形成一最終基板結構時，部分20設計用於在與之耦接的電子組件之間提供 高速(高頻)連接。因此，為提供此種高速連接，母專利申請案中所界定(且在本發明中可使用)之部分20(及20’)中之個別信號線較佳具有約0.005英寸至約0.010英寸之寬度及0.0010至約0.0020英寸之厚度。兩個發明中之相應介電層亦各自具有較佳約0.004英寸至約0.010英寸之厚度，或更具體而言，一保證所期望信號線阻抗所需之厚度。平面21、25及27所用之材料較佳為銅，但可使用其他導電材料。較佳介電材料23係一種低損耗介電質，一個實例係可自位於New Hampshire West Franklin之Cookson Electronics公司購得之polyclad LD621。其他材料包括可自位於New York Newburgh之Park Nelco公司購得之Nelco 6000SI及可自位於Connecticut Rogers之Rogers公司購得之Rogers 4300。該些材料具有低介電常數及損耗因子以為該結構提供最佳運作能力。其他具有0.01及較佳小於<.005之介電損耗之材料將適合用於部分20和20’二者。亦可使用上文中同樣討論過之介電材料來代替此三個實例所描述之介電材料。
應瞭解，上述厚度及所界定之材料並非意欲限制母專利申請案之發明及本發明之範圍，因為只要達到本文中所教示之所期望結果，亦可使用其他厚度和材料。在一個實例中，當使用上述厚度、寬度及材料時，可提供能夠以一約3至約10 gps範圍內之信號頻率傳送信號之第二部分20(及20’)。此亦並非意欲限制本發明，因為僅對一個或多個上述材料、參數等做相對微小之修改，亦可達成更高之頻率(例如12 gps)。根據一個實施例，所界定部分20之合成總厚度小於約0.140英寸。
儘管非係母專利和本發明之一必然要求，用於導電平面和介電 層之上述寬度和厚度通常厚於部分20及20’將要黏結之基座或第一多層部分之寬度和厚度。亦即，基座部分將通常包括更小的厚度和寬度尺寸以用於其中所使用之導電平面及介電質，此種寬度、厚度及材料係今天所使用之習知PCB結構之典型寬度、厚度及材料。因此，不需要做進一步之闡述。
圖3圖解說明母專利申請案中所教示之印刷電路板30之一實施例，其中利用了兩個第二部分20，該第二部分之每一個位於一共用第一多層部分31之對置側上。為簡化起見，將第一部分31顯示為一其上包括外導電層33及35之單一介電層。在一個實施例中，相依於最終板30之運作要求，層33及35係電力或接地平面。在一較佳實施例中，部分31包括位於其中之數個(例如，二十)具有信號、接地及/或電力能力之導電平面及相應複數個(例如，十九)介電層。在其最簡單形式中，部分31(及圖4-6中之31’)包括以第一高速頻率沿其傳送信號之至少一個信號平面。如先前所指示，第一多層部分31中使用之導電平面及介電層通常係在習用pcb中所利用之導電平面及介電層。因此，在一個實例中，部分31可包括具有約0.003英寸至約0.010英寸寬度及0.0005英寸相應厚度之導電信號線。介電層各包括一約0.003英寸至約0.010英寸之初始厚度。具有此種多層結構之第一部分31被層壓到一起以黏結數個導電介電層來形成該第一部分31。此外，以類似方式形成第二部分20作為上文所述之單獨的多層子總成。在下一步驟中，將介電層41(例如，習用之預浸膠材料)添加至中間第一部分31之對置側且將另一個介電層43添加至第一部分20之最外部表面之每一個上。現使用標準之層壓製程層壓該結構，以形成單一、多層電路化 基板總成(在母專利中該實例係一多層pcb)。由於上述及本文中所解釋之結構特性，至少第二部分20和20’中之某些信號平面可提供較至少習用第一部分31和31’中之某些信號線頻率更高之信號傳送。在母專利申請案中所教示之一較佳實施例中，與其將黏結的第一部分之信號層相比，外部部分中之所有信號線具有此種更優越之能力。自下文中可瞭解，此並非係本發明之一必然要求，在本發明中，所有信號可以相同或幾乎相同之頻率穿過該電路化基板。
為接近每個部分20上之一個或多個外部導電平面，在外部介電層43中提供開孔45。此較佳地藉由所屬領域中習知之雷射或光印刷作業來完成。移除該介電材料之後，在圖3中結構之對置側上(包括介電質之開孔中)添加一外部導電層51。在此時，在印刷電路板30上提供耦接至部分20之信號線的用於電組件之連接，此必然將保證高速信號沿著該些信號線(包括每個部分20之上下表面上之信號線)傳送至在(例如)圖3中觀察者左邊亦耦接至相同部分20之電路之第二電組件(未顯示)。如圖3所示，此種連接亦可藉由導電材料51中之開孔提供。
在圖3中應瞭解，兩個或兩個以上電組件(例如晶片載體、電容器、電阻器或僅半導體晶片)可安裝在pcb30之每一個對置側上且與高頻信號耦接在一起。因此，母專利申請案中發明之pcb及本文所教示之電路化基板及基板總成能夠獨特地耦接其對置表面(或若需要，相同側)上之高速組件以保證製成之pcb(基板子總成)及組件總成所具有之運作能力遠高於所屬技術領域內迄今習知之運作能力。
對於附加之耦接，亦可添加另一層介電材料55以覆蓋導電平 面51，在此種情況下，與開孔45中之導電材料51之連接可以和圖3中類似之開孔和導電材料61來完成，以電耦接pcb 30一側上之組件。可利用電鍍穿孔(pth)71，以延伸穿過pcb30之整個厚度，如圖3中右邊所示。此一穿孔可使用習用之技術來形成，且將包括(例如)位於其表面上之一薄導電材料(例如，銅)電鍍層。若需要此一附加組件，亦可使用該穿孔來容納一導電管腳或類似組件。該pth 71亦可耦接一個或多個組件至第一部分31中之內部導電平面。
圖3中以虛線圖解說明一個電組件之實例。如上文所提及，此一組件可包括一電子模組(晶片載體)或僅包括一個使用焊錫球79耦接至導電材料61(或另一選擇為，假若不利用材料61，則直接耦接至材料51上)之半導體晶片77。另一選擇為，此一組件可包括一凸出之引線，該凸出之引線又將連接(例如焊接)至材料61。此類組件及連接手段在所屬技術領域內已為人們所習知，相信不需要做進一步之闡述。
回到圖2，部分20’包括與圖1中部分20之彼等組件類似之組件，但其代表使用本文及母專利申請案之教示所形成一多層結構之一替代實施例。部分20’包括位於其中且作為其一部分之2S1P部分20。在部分20之對置側上添加介電層81，隨後施加(例如藉由電鍍)導電層83。如圖所示，導電層83宜為接地或電力平面，且由一電鍍穿孔85耦接在一起。如同部分20，在該第二部分中，利用數個此種穿孔來提供此種連接。出於圖解說明之目的，在圖1和圖2中僅顯示一個穿孔，但依據圖9中之實施例顯示及描述更多穿孔。介電層81宜具有與部分20中使用之低損耗介電層相類似之材料。如同部分20，使用習用製程層壓總成部分20’之各個層。
在圖4中，顯示了兩個第二多層部分20’黏結至一共用中間多層第一部分31’，在母專利之一較佳實施例中且如上文所述，其包括數個內部導電平面(未示出)，該內部導電平面由相應數量之個別介電層(亦未顯示)黏結在一起以形成多層電路化基板總成(在母專利申請案中稱為pcb)之元件。由於在最終黏結作業期間需要更少之層壓步驟，因此，圖2之實施例代表製作最終PCB(圖4中之30’)之一更簡單手段。亦即，僅需要層壓圖4中所顯示之三個先前形成之多層結構20’及31’。同樣，根據本發明之更廣闊態樣，值得注意的是，可僅將一個外部部分20’黏結至下面之習用pcb 31’。完成層壓後，可使用類似於圖3中為提供開孔45和導電材料51所定義之技術將一外部介電層55’添加至該結構且在其中提供一導電開孔51’。若需要，電鍍穿孔85可將連接至材料51’之任何組件耦接至部分20’之頂層及/或底層。為耦接PCB 30’之最外部表面，類似於圖3中之穿孔71提供一共用穿孔71’。較佳地，此一穿孔將包括與圖3中之電鍍導電材料相類似之電鍍導電材料73’。
更重要的是，穿孔71及71’可分別用於將一個或多個電組件電耦接至第一多層部分31及31’之內部佈線，由此提供這些組件與中間結構之間的直接電連接。因此，除該些組件耦接至整個結構之基座或第一部分之內部導電平面外，本發明尚提供保證該板之一側上組件之間耦接之獨特能力。此種雙重耦接代表本發明之一個重要態樣，因為它導致最終產品具有比迄今習知之產品更大之運作能力。
在圖5及圖6中，分別顯示了母專利申請案發明之兩個替代實施例30"和30'''。圖5中pcb30"之結構類似於圖4中所顯示之結 構，但添加了一個自一個外表面延伸至部分20’之一個導電平面之導電穿孔91。因此，除上文所定義之耦接附加電子組件外，亦可耦接帶管腳之組件(即圖5及圖6中顯示之管腳93)。在圖6之實施例中，提供了一穿過部分31’及較低部分20’之延長開孔95。提供開孔95之原因係為插入管腳93提供合適之間隙。與習用「背鑽」方法形成對比的是，在最終層壓前在31’及20’上預先形成(鑽製)開孔95以消除pth未使用之部分。背鑽可移除PTH銅層之一部分。當處理高速信號時，減小了pth之電容效應。除提高該些製成品之可能增加之可靠性因素外，背鑽被認為相對昂貴且通常難於實施，自而亦增加與所形成之產品相關之成本。母專利申請案中之結構及圖9中所教示並作為本發明一部分之結構不需要背鑽並取得了相同之效果。
圖7和圖8描述了母專利申請案中發明之另一態樣之一第二部分20"之一實施例。可理解，圖8係沿著圖7中線8-8截取之剖視圖，且用於圖解說明部分20"之上表面上導體之相應寬度之一實施例。圖中亦顯示了位於更寬寬度導體之相應末端之穿孔。在此種佈置中，更寬寬度導體101用作信號線以互連位於其對置末端之電鍍穿孔103。作為比較，較窄寬度信號線105以成對關係在相應外部較寬線路101對之間延伸。在一個實施例中，線路101可具有自約0.003英寸至約0.012英寸之寬度，而相應之內部較窄線路可各具有自0.002英寸至約0.010英寸之寬度。該些線路間隔開一約0.003英寸至約0.012英寸之距離。在成對較窄信號線105之對置側上提供較大寬度線路101之目的係提供正確之跡線阻抗控制及信號屏蔽，以最大限度減小耦接在信號線中間之雜訊。在圖8中可看到， 該些信號線定位在部分20"之對置側上，而位於一中間導電(例如，電力)平面106外部之較窄信號線105則耦接至中心pth 103。此種佈置提供了一連續參考平面之有利特徵，其可提供最大之信號屏蔽。此實現了亞組合物更簡化之結構，亦實現了帶有Z連接之可具有不同介電質厚度之部分；例如，快信號對慢信號。
在圖9中，顯示了根據本發明一實施例之一多層高速電路化基板總成121。總成121包括至少兩個(及較佳多個)個別電路化基板123，125及127，其每一個均具有其中交替定位有電子導電層130之多個介電質層128。與上文所界定之部分20及20’中之導電層130相類似，導電層130藉由中間介電層128彼此電絕緣。每個基板中包括複數個穿孔，其可係上文所提及三種類型中之一種或多種。例如，中間基板125中包括多個電鍍穿孔131及多個埋入式(內部)通路133，而基板123包括多個電鍍穿孔131及一個盲通路135。基板127包括多個電鍍穿孔131及兩個埋入式通路133。所顯示之穿孔數目僅用於圖解說明且應瞭解：每個基板可包括多於圖解說明之數個穿孔。所說明之導電層及介電層之數目亦係同樣情況。在本發明之一個實例中，每個基板123、125及127可包括自二至十二個介電層128、自三至十三個導電層130及自約兩萬至五萬所示類型之穿孔，後者表明可使用本發明之教示達成相對高之密度。如上文所提及，可在黏結(層壓)至其他基板之前形成其中帶有一個或多個穿孔之基板。另一選擇為，在電鍍穿孔之情況下，該基板可被層壓到一起以形成圖9中之總成且至少某些所提供(例如，使用機械鑽孔或雷射)之此類孔穿過該總成之整個厚度。因此，此三種穿孔佈置之數種組合係可能且在所屬領域技術人員所通曉之範圍內。
在圖9之實施例中，應瞭解：一中間介電層135將第一電路化基板123與中間電路化基板125分隔開來，第三電路化基板127和中間基板125亦係如此。此中間介電層較佳係上文所定義之黏貼片，且因此在相應之基板之間提供一介電層。為電連接所圖解說明之電鍍穿孔131之暴露末端，較佳使用一定數量之導電膏137。在圖9中，使用兩個此數量之導電膏以提供基板123和125之間的兩個連接，而僅使用一個此數量之導電膏來電連接基板125與基板127。提供此導電膏連接數目僅用於圖解說明目的且並非意在限定本發明，因為根據製成品之最終運作要求可製作數種其他類型之導電膏連接。例如，可將基板123中最左端之電鍍穿孔131與基板125中緊在其下麵之電鍍穿孔相耦接。當然，此種連接對於使信號自一個基板傳送至其他基板係必需。在圖9所圖解說明之實例中，不期望在此最後位置傳導信號且因此未提供一連接。
如同在上文所引用之母專利申請案中所界定之發明中，本發明之範圍涵蓋在外部基板123及127中傳送信號之頻率可大於在中間基板125中傳送信號之頻率，反之亦然。可以理解，外部基板之一個或兩者均可直接耦接至諸如晶片載體及/或半導體晶片之外部組件。圖9中以虛線部分地顯示了兩個此種組件(晶片載體14)且僅位於上部基板123之一側(上側)上。若期望耦接所示側上之元件，總成121將擁有在外部基板123(及127，若組件安裝於該基板上)以比中間基板125中更高之速度及因此更大之頻率傳送信號之能力。如上所述，本發明之範圍涵蓋耦接對置側上之組件且因此為外部基板提供類似之高速頻率能力。在此種結構中，該些外部組件將被彼此耦接在相同側上，而若期望將相對定位之組件彼此耦接在一起， 亦可形成中間基板使其具有高速能力。總成121係唯一能夠提供所有該些可能耦接組合之總成。值得注意的是，一低於高速中間基板之使用使得能夠提供一較低成本之總成121，因為中間基板可由習用的非高速信號及電力層組成，自而與製作高速基板所利用之製程相比其成本降低。
組件140(無論係晶片載體、半導體晶片或類似組件)較佳地使用上文所界定之焊錫球(現在由數字143代表)耦接至相應之導電襯墊141。假若利用對置側組件(未顯示)，則亦較佳使用此種連接。本文中所定義之電路化基板總成121基本上利用其整個厚度(所有三個基板123、125及127)以電耦接上側之兩個或兩個以上此種組件。下文圖解說明之實例即用於此目的。
如上所述，當高速信號穿過總成121時，圖9中之每個電路化基板123、125及127能夠傳送該些高速信號。在圖9中，出於解釋之目的，描繪四個信號A-D作為該些信號如何在總成121中自一個組件140傳送回另一組件140之實例，無論在多層基板總成上第二組件140係緊靠第一組件或係安裝在一更大距離處。現解釋如何達成此種耦接之實例。圖中顯示信號A自圖9左邊之組件140向下傳送穿過盲通路穿孔135並沿一信號平面傳送至另一相應穿孔(未顯示)，然後傳送回另一組件140。如所具體看到的那樣，信號A利用電鍍盲穿孔之最大長度且未能引起信號降格之穿孔「殘餘」。類似地，信號D自右邊組件140向下傳送至基板123中之第一信號層，然後傳送至相應之其他導體，其中可能包括另一盲電鍍穿孔(未顯示)，在此穿孔處信號向上返回至另一組件或甚至返回至同一組件140上之另一觸點。
當使用基本上在總成厚度內傳送之信號時，信號B和C或許代表了穿孔殘餘基本上消除之最好說明。圖中顯示信號B自組件140之左邊導體向下傳送穿過基板123之整個厚度及中間基板125中電鍍穿孔131之幾乎整個長度。然後，信號B沿著基板125之較低信號平面傳送至觀察者左邊，且向上穿過毗鄰之電鍍穿孔134到達基板125之最上部信號層。在此種情況下，信號B然後穿過內部通路穿孔133向下傳送至基板125中之第二信號層。在此行程期間，信號B基本上傳送穿過每個電鍍穿孔之最大長度以減小殘餘。可看到：圖9所示信號B傳送穿過其中之每個穿孔僅剩下電鍍穿孔之一較小長度。另一選擇為，信號B可沿著基板125中之較低信號平面傳送且傳送至毗鄰之內部通路穿孔133，然後在內部通路穿孔133處自基板125之較低表面向上傳送至第二信號平面。此亦基本上消除了殘餘干擾，因其僅利用整個電鍍穿孔131之一小部分。因此，此處之殘餘減小大於上文所述之信號B之替代路徑中之殘餘減小。
圖中顯示信號C基本上傳送穿過總成121之整個厚度且自電鍍穿孔131(形成一個連續穿孔)傳送至形成於基板127中之最低信號層。然後，圖中顯示信號C傳送至圖9中右邊之內部通路133，在內部通路133處向上傳送至基板127中之第二信號層。因此，信號C之傳送實際上沒有殘餘損耗，因為於對準之基板中共用電鍍穿孔僅剩下一最小之殘餘長度。重要的是，未用於信號C傳送之穿孔131剩下之殘餘並不比同樣用於承載信號之信號線之一個線路(跡線)寬度更長。總成121中剩下之信號路徑亦係如此。
因此，可看到：形成總成121一部分之每個電路化基板123、125及127提供實際上不發生殘餘損耗之高速信號傳送。此種獨特 能力藉由下述方式來實現：為傳送穿過該基板之信號提供新且獨特之投送路徑，以使該些信號基本上利用信號擬傳送穿過其中的每個穿孔之全部長度，而重要的是不沿著比所需要長度更長之穿孔長度傳送。在該些路徑之某些路徑中，不利用每個穿孔之僅一小部分(不長於一線路寬)，因此基本上消除了信號損耗。在大多數路徑中，使用整個長度。使用上述各種穿孔、習用介電質及導電層及用於將各種電路化基板黏合在一起之替代手段來實現本文中所教示之獨特傳送。在圖9之實例中，當使用導電膏耦接相應之穿孔且因此耦接毗鄰之基板時，亦仍可達到該些速度。應瞭解：本文中圖解說明之信號傳送僅具代表性而非限定本發明。使用本文中之教示可容易地得到數種穿孔和信號平面之其他組合。
本發明之範圍尚涵蓋提供其中帶有導電膏以保證增強之信號傳送之穿孔。此種類似於導電膏137的導電膏可被定位在相應之穿孔中且然後使用上文所提及之層壓步驟將包含該些穿孔之基板彼此黏結。假若要形成其中隨後尚設置穿過該總成整個長度之電鍍穿孔之總成121，隨後亦可為本文中所定義之目的在此種隨後形成之電鍍穿孔中置放導電膏。亦應瞭解，在本發明之更廣闊態樣中，一電路化基板總成可僅包括兩個個別基板(即123和125)。
圖10圖解說明兩個可使用本發明教示形成之電總成之實例。一個總成(多層高速電路化基板總成121)包括一pcb 122及一晶片載體124，該晶片載體124(其上具有半導體晶片140’)代表第二高速電路化基板總成。載體124包括其自身之基板總成121’及使用本文中所界定類型之習用焊錫球143安裝其上之至少一個半導體晶片140’。類似地，焊錫球143用於將電路化基板總成121’耦接至pcb 122。因此，使用本發明之教示可將高速信號自晶片140’提供至pcb 122及其他電總成(或僅提供至安裝在pcb 122上之組件(未示出))。如上所述，使用電路化基板總成121’之較佳總成亦被稱作晶片載體且通常包括使用導電膠151熱耦接至晶片之附加元件，例如散熱器150。可提供一對間隔片153以確保散熱器之定位，該些間隔片153亦使用合適之黏合膠155黏結至載體基板之上表面。圖10中顯示之晶片載體僅用於圖解說明目的，因為其他形式之晶片載體在所屬技術領域已為人們所習知且在本發明之範圍內。一種眾所習知之此種晶片載體由本發明之受讓人以HyperBGA(HyperBGA係Endicott Interconnect Technologies公司之注冊商標)晶片載體之名稱售出。相信不需要再做進一步之闡述。
圖11圖解說明根據本發明一實施例之一資訊處理系統201。如上文所定義，資訊處理系統201可係一個人電腦、大型電腦、電腦伺服器或所屬技術領域內之其他種類之資訊處理系統。通常，此種系統利用一其中定位有系統功能組件之機箱203。如本文中所定義，一個此種功能組件可係一個包括一多層電路化基板總成之電總成或(若可能)僅係一個其上定位有一個或多個電組件並作為其一部分之電路化基板。圖11之實施例中顯示包括其上安裝有圖10所示晶片載體124之圖10所示之電路化基板總成121，該整個總成在圖10和圖11中均用數字160來表示。如上所述，圖11中之多層電路化基板總成121亦較佳包括安裝在其上之數個附加電組件。相信不需要再做進一步之闡述。
因此，本文顯示及描述了電路化基板和多層電路化基板總成及製作該基板之方法及適合使用該基板之產品，其除了將各種組件耦 接至基板之內部導體及/或位於其對置側上之組件(若需要)外，尚提供各種組件(例如晶片載體及/或半導體晶片及位於同一表面上之其他電組件)之高速連接。在其最簡單形式中，本文所教示之電路化基板包括一個帶有複數個介電層和導電層及複數個穿孔之基板。在其最簡單形式中，多層電路化基板總成包括至少兩個黏結在一起以形成最終多層結構之電路化基板，該最終多層結構本身將包括複數個據認為係耦接相應之導電層且保證所需信號高速傳送所必需之穿孔。在其最簡單形式中，本文所教示之資訊處理系統將包括至少一個電路化基板及一個組件，但應瞭解：在許多情況下，該系統將利用基板總成以提供更強之高速耦接能力。本文所界定之發明能夠耦接基板之一單一側上之組件，亦能夠耦接對置側上組件。本文所教示用於製造此一結構之方法具有成本有效性且在基板(特別係pcb)製造領域技術人員之能力範圍內。因此，對最終消費者而言，可以相對低成本製造本發明。
雖然本文已顯示和闡述了本發明之當前較佳實施例，但該領域之技術人員可明顯看出，可在不背離由隨附申請專利範圍所界定之本發明範圍之前提下對本發明做各種改變和修改。
20‧‧‧多層部分
21‧‧‧導電平面
23‧‧‧介電材料
25‧‧‧導電平面/信號平面
27‧‧‧下部平面/導電平面
29‧‧‧導電性穿孔
20’‧‧‧多層部分
81‧‧‧介電層
83‧‧‧導電層
85‧‧‧電鍍穿孔
30‧‧‧印刷電路板
41‧‧‧介電層
31‧‧‧第一多層部分
33‧‧‧外導電層
43‧‧‧介電層
35‧‧‧外導電層
51‧‧‧導電材料
45‧‧‧開孔
55‧‧‧介電材料
61‧‧‧導電材料
71‧‧‧穿孔
77‧‧‧半導體晶片
79‧‧‧焊錫球
30’‧‧‧印刷電路板
51’‧‧‧導電開孔
55’‧‧‧外部介電層
31’‧‧‧第一部分、多層結構/印刷電路板
71’‧‧‧穿孔
73’‧‧‧電鍍導電材料
30"‧‧‧印刷電路板
91‧‧‧導電穿孔
93‧‧‧管腳
8‧‧‧線
101‧‧‧線路
103‧‧‧電鍍穿孔
105‧‧‧信號線
20”‧‧‧多層部分
106‧‧‧中間導電平面
121‧‧‧電路化基板總成
128‧‧‧中間介電質層
131‧‧‧電鍍穿孔
140‧‧‧組件
141‧‧‧導電襯墊
143‧‧‧焊錫球
130‧‧‧導電層
133‧‧‧內部通路穿孔
134‧‧‧電鍍穿孔
123‧‧‧電路化基板
135‧‧‧盲通路
137‧‧‧導電膏
125‧‧‧電路化基板
127‧‧‧電路化基板
150‧‧‧散熱器
151‧‧‧導電膠
140’‧‧‧半導體晶片
153‧‧‧間隔片
155‧‧‧黏合膠
124‧‧‧晶片載體
122‧‧‧印刷電路板
121’‧‧‧基板總成
160‧‧‧總成
201‧‧‧資訊處理系統
203‧‧‧機箱
圖1係根據母專利申請案中所界定本發明之一態樣的一多層電路化基板(上述母專利申請案中所界定的一實例係PCB)之一部分之側視垂直剖面圖：圖2係根據母專利申請案中本發明另一態樣的一多層PCB之一部分之側視垂直剖面圖；圖3係根據母專利申請案中本發明一態樣的一多層PCB之側視 垂直剖面圖；圖4係根據母專利申請案中本發明另一態樣的一多層PCB之側視垂直剖面圖；圖5係根據母專利申請案中本發明又一態樣的一多層PCB之側視垂直剖面圖；圖6係根據母專利申請案中本發明又一態樣的一多層PCB之側視垂直剖面圖；圖7係一俯視平面圖，其圖解說明可在根據母專利申請案中本發明一態樣之一多層PCB上使用的電路圖案；圖8係沿圖7中線7-7截取之側視垂直剖面圖；圖9係根據本發明一實施例之一高速電路化基板之側視垂直剖面圖；圖10係一能夠利用一個或多個本發明電路化基板之電總成之正視圖；及圖11一能夠使用一個或多個本發明電路化基板(且可能係電總成)之資訊處理系統之透視圖。
121‧‧‧電路化基板總成
128‧‧‧中間介電質層
131‧‧‧電鍍穿孔
140‧‧‧組件
141‧‧‧導電襯墊
143‧‧‧焊錫球
130‧‧‧導電層
133‧‧‧內部通路穿孔
134‧‧‧電鍍穿孔
123‧‧‧電路化基板
135‧‧‧盲通路
137‧‧‧導電膏
125‧‧‧電路化基板
127‧‧‧電路化基板

Claims (29)

  1. 一種高速電路化基板，其包括：複數個導電層；複數個介電層，其交替地定位在該等導電層之選擇對之間，且使該等導電層彼此電絕緣；複數個穿孔，其間隔定位在該基板中，並延伸穿過該等介電層和該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，以允許電信號在該等互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以便基本上消除由穿孔殘餘引起之信號損耗，該基板中之該等穿孔包括內部通路、盲通路及電鍍穿孔之一組合。
  2. 如請求項1之高速電路化基板，其中該複數個導電層是由銅所構成。
  3. 如請求項1之高速電路化基板，其中該複數個介電層是由一材料其選自該群由玻璃纖維加強環氧樹脂、聚四氟乙稀、聚醯亞胺、聚醯胺、氰酸鹽樹脂、可光成象材料及其組合所構成之材料所構成。
  4. 如請求項1之高速電路化基板，其中該等電信號能夠以一約3.0至約10.0十億位元/秒之速率穿過該基板。
  5. 如請求項1之高速電路化基板，其中導電層之數目自約三個至約十三個、介電層之數目自約兩個至約十二個，而穿孔之數目則是自約兩萬至約五萬個。
  6. 一種製作一高速電路化基板之方法，該方法包括：提供複數個導電層； 提供複數個介電層，且將該等介電層之所選擇之層交替定位在該等導電層之所選擇對之間，以使該等導電層彼此電絕緣；在該基板中，以一間隔定向方式形成複數個穿孔，以使該複數個穿孔延伸穿過該等介電層及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許電信號在該等經互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以基本上消除由穿孔殘餘引起之信號損耗，該形成之複數個穿孔是藉一雷射所完成。
  7. 如請求項6之方法，進一步包括將該複數個導電層與該複數個介電層黏合在一起。
  8. 如請求項7之方法，其中該複數個導電層與該複數個介電層是以一層壓製程完成該黏合。
  9. 如請求項6之方法，其中該複數個穿孔包括一電鍍金屬層。
  10. 一種電總成，其包括：一高速電路化基板，其包括：複數個導電層；複數個介電層，其交替定位在該等導電層之所選擇對之間，且使該等導電層彼此電絕緣；複數個穿孔，其間隔定位在該基板中，且延伸穿過該等介電層及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許電信號在該等經互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以基本上消除由穿孔殘餘引起之信號損耗，該基板中之該等穿孔包括內部通路、盲通路及電鍍穿孔之一組合；及至少一個定位在該電路化基板上，且電耦接至該電路化基板之電組件。
  11. 如請求項10之電總成，其中該複數個導電層是由銅所構成。
  12. 如請求項10之電總成，其中該複數個介電層是由一材料其選自該群由玻璃纖維加強環氧樹脂、聚四氟乙稀、聚醯亞胺、聚醯胺、氰酸鹽樹脂、可光成象材料及其組合所構成之材料所構成。
  13. 如請求項10之電總成，其中該等電信號能夠以一約3.0至約10.0十億位元/秒之速率穿過該基板。
  14. 如請求項10之電總成，其中該等導電層之數目自約三個至約十三個，該等介電層之數目自約兩個至約十二個，而該等穿孔之數目則是自約兩萬至約五萬。
  15. 如請求項10之電總成，其中該至少一個電組件包括一半導體晶片。
  16. 如請求項10之電總成，其中該至少一個電組件包括一晶片載體。
  17. 一種高速電路化基板總成，其包括：一第一高速電路化基板，其包括：一第一複數導電層；一第一複數介電層，其交替地定位在該等第一導電層之選擇對之間，且使該等第一導電層彼此電絕緣；一第二高速電路化基板，其包括：一第二複數導電層；一第二複數介電層，其交替地定位在該等第二導電層之選擇對之間，且使該等第二導電層彼此電絕緣，該第二電路化基板與該第一電路化基板黏合，以形成一電路化次總成；複數個穿孔，其定位在該高速電路化次總成中，以將該等第一及第二複數導電層之所選擇層電互連，以允許電信號在該等互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以便基本上消除由穿孔殘餘引起之信號損耗，該基板中之該等穿孔包括內部通路、盲通路及電鍍穿孔之一組 合。
  18. 如請求項17之高速電路化基板總成，其中該第一及第二複數個導電層是由銅所構成。
  19. 如請求項17之高速電路化基板總成，其中該第一及第二複數個介電層是由一材料其選自該群由玻璃纖維加強環氧樹脂、聚四氟乙稀、聚醯亞胺、聚醯胺、氧酸鹽樹脂、可光成象材料及其組合所構成之材料所構成。
  20. 如請求項17之高速電路化基板總成，其中該等電信號能夠以一約3.0至約10.0十億位元/秒之速率穿過該基板。
  21. 如請求項17之高速電路化基板總成，其中導電層之數目自約三個至約十三個、介電層之數目自約兩個至約十二個，而穿孔之數目則是自約兩萬至約五萬個。
  22. 如請求項17之高速電路化基板總成，其中該電路化基板總成包括一印刷電路板。
  23. 如請求項17之高速電路化基板總成，其中該電路化基板總成包括一晶片載體。
  24. 如請求項23之高速電路化基板總成，進一步包含至少一個位在該晶片載體及其形成部件之上或之內之半導體晶片。
  25. 一種資訊處理系統，其包括：一機箱；一高速電路化基板，其定位在該機箱中，且包括：複數個導電層；複數個介電層，其交替定位在該等導電層之所選擇對之間，且使該等導電層彼此電絕緣；複數個穿孔，其間隔定位在該基板中，且延伸穿過該等介電層及該等導電層之所選擇層， 以將該等導電層之所選擇層電互連至該等導電層之另一個層，從而允許電信號在該等經互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以基本上消除由穿孔殘餘引起之信號損耗，該基板中之該等穿孔包括內部通路、盲通路及電鍍穿孔之一組合；及至少一個定位在該電路化基板上，且電耦接至該電路化基板之電組件。
  26. 如請求項25之資訊處理系統，其中該資訊處理系統包括一個人電腦。
  27. 如請求項25之資訊處理系統，其中該資訊處理系統包括一大型電腦。
  28. 如請求項25之資訊處理系統，其中該資訊處理系統包括一電腦伺服器。
  29. 一種製作一高速電路化基板之方法，該方法包括：提供複數個導電層；提供複數個介電層，且將該等介電層之所選擇層交替定位在該等導電層之所選擇對之間，以使該等導電層彼此電絕緣；形成包括內部通路、盲通路及電鍍穿孔之複數個穿孔，該複數個穿孔，其間隔定位在該基板中，且延伸穿過該等介電層及該等導電層之所選擇層，以將該等導電層之所選擇層電互連至該等導電層之另一個層，以允許電信號在該等互連導電層之間傳送，該等電信號穿過該等穿孔之最大長度，以便基本上消除由穿孔殘餘引起之信號損耗。
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