JP2006108644A - スルーホールのスタブを減少した高速回路基板とその製造方法、およびこの基板を使用した情報処理システム - Google Patents

スルーホールのスタブを減少した高速回路基板とその製造方法、およびこの基板を使用した情報処理システム Download PDF

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Abstract

【課題】複数の導電層と、複数の絶縁層と、例えば基板上に載置された一部品から他の部品へ、高速信号を伝送するための複数の導電スルーホールとを含む回路基板を提供すること。
【解決手段】複数の導電層と、複数の絶縁層と、例えば基板上に載置された一部品から他の部品へ、高速信号を伝送するための複数の導電スルーホールとを含む回路基板。この基板は、スルーホール「スタブ」反響による信号の劣化（ノイズ）を実質的に無くすために可能であるスルーホールのそれぞれの最大長を使用する信号ルーティングパターンを利用する。二以上の回路基板を使用する多層回路基板組立体と、回路基板および一以上の電子部品を使用する電気組立体と、回路基板ならびに一以上の回路基板組立体および取り付けられた電子部品を組み込んだ情報処理システムが更に提供される。
【選択図】図９

Description

本発明は、一部分を形成している異なる導電層（例えば信号層）の間を相互接続するためのスルーホールを複数含む多層印刷回路基板に関する。また、本発明は、この多層印刷回路基板の製造方法に関し、この多層印刷基板を一部として使用することができる様々な製品（例えば情報処理システム）にも関する。特に、本発明は、高速タイプと称される基板、その製造方法および製品に関する。なお、本願は、２００３年１月３０日に出願された、アメリカ出願番号１０／３５４，０００、名称「High Speed Circuit Board And Method For Fabrication」（発明者：B. Chan他）の一部継続出願である。
回路基板上に載置される電子部品（例えば半導体チップおよびこのチップを含むモジュール）といった電子構造体の作動要件が高まるにつれて、複数の印刷回路基板（ＰＣＢ）が回路の中で結合されており、ホスト基板はこれを補償することが可能でなければならない。特に高まりつつある要件の１つは、搭載された部品と部品との間のより高周波での接続の必要性であり、前述のようにこの接続は、下層のホスト基板を通してなされる。上記の接続は、かかる周知の基板配線に固有の特性によって生じる、信号の劣化といった有害な影響が生じやすい。例えば、信号の劣化は、段階的変化に対する信号反応の「立ち上がり時間」または「立ち下がり時間」のどちらにおいても現れる。この信号の劣化は伝送線特性インピーダンスがＺ0である公式（Ｚ0×Ｃ）／２によって定量化することができ、Ｚ0は伝送線特性インピーダンスであって、Ｃはバイアの静電容量の値である。一般的な５０オームの伝送線インピーダンスを有する導線において、４ピコ・ファラドの静電容量を有するメッキスルーホールバイアは、１００ピコ秒の立ち上り時間（または立ち下がり時間）の劣化を示す（上記親出願において規定される本発明の０．５ピコ・ファラドの埋め込みバイアでの１２．５ピコ秒と比較する）。この違いは、２００ピコ秒以上の速さの信号移行率に関連する、８００MHz以上の速さでのシステム動作においては重要である。本明細書において教示する基板は、少なくとも約３．０ギガビット／秒から約１０．０ギガビット／秒までの範囲の信号速度を提供することができ、このことはこの基板が係る最終構造体が必要とする複雑な構造となっていることを示す。
周知のチップキャリアおよび多層印刷回路基板に必要とされる一般的な高性能（高速）基板は、部品（特にチップ）間の接続の直流抵抗極大による限界があるために一定以上の配線密度を実現することが可能ではなかった。同様に、高速信号は、長いラインにおいて「表皮影響(skin effect)」による損失を最小化するために通常の印刷回路基板のラインより太いラインを必要とする。全て太いラインを伴う印刷回路基板を製造することは、最終的な基板が過剰に厚くなってしまうことが主な理由となり非実用的である。その増加した厚みは、明らかに設計的な見地から容認できない。以下に挙げる特許で引用する実施例によって見られるように、様々な代替技術が高速信号処理を提供しようとして使用されてきたが、大量生産や比較的単純な構造の製品に使用される基板に対して許容範囲を超える変更が一般的に必要となる。従って、これらのほとんどは、完成品の総原価をも増加させてしまう。
前述したように、本発明は、本明細書において「スルーホール」と称されるものを利用する回路基板およびこれを使用した組立体を含む。これは、一般的に（銅などの冶金による）メッキされた開口部であって、この開口部は様々な層や部品を相互接続するために基板の厚みに対して部分的にまたは完全に延伸している。個々のスルーホールは、複数の層や部品を相互接続することができる。多層構造体の内部にのみ設けられている場合、このスルーホールはしばしば単に「バイア」と呼ばれ、一方、基板の一以上の表面から所定の深さに延伸する場合には「ブラインドバイア」と呼ばれる。これらが、ある表面から別の表面へと構造体の全体厚に実質的に延伸する場合、これらは、従来技術において「メッキスルーホール」としばしば呼ばれる。本明細書において使用する用語「スルーホール」は、上記の3種類の開口部全てを含む。かかるスルーホールを有する周知の基板は、上記バイアの静電容量の信号の劣化の問題が一般的に生じており、使用するスルーホールが拡張した長さであると共にこのスルーホールを通る信号の多くがその部分的な長さのみ通過する場合に、この問題は非常に大きくなる。更に以下を参照されたい。
スルーホールを一部に使用する多層回路基板に関する更なる信号伝送の問題は、スルーホールの「スタブ」による信号損失といわれるものである。明らかに、上記で規定した種類のスルーホールの使用は、最大動作能力を多層構造体に備えるために不可欠なものとみなされている。しかしながら、信号がスルーホールの全長を通過しない場合（例えば、この信号がスルーホールに接続された内部導電層に流れるが、そのスルーホールの一部にしか流れない場合）に、その信号の一部がスルーホールの残りの長さ（「スタブ」）を流れる傾向がある一方で、その別の一部が直接内層に流れるため、信号の「衝突」が起こる。この「衝突」は、信号が通過する部分の「反響（rebound）」による、信号「ノイズ」または損失をもたらす。本明細書において説明されるように、本発明はかかる損失を実質的に無くすことが可能である。
米国特許５，６３８，２８７号公報 米国特許６，０８４，３０６号公報 米国特許６，３５３，５３９号公報 米国特許６，５２６，５１９号公報 米国特許６，５４１，７１２号公報 米国特許６，５４５，８７６号公報 米国特許６，５７０，２７１号公報 米国特許６，６０１，１２５号公報 米国特許６，６０８，３７６号公報 米国特許６，６６２，２５０号公報 米国特許６，６８１，３３８号公報 米国特許６，７２０，５０１号公報 米国特許４，９０２，６１０号公報、C.シプリー 米国特許５，３３６，８５５号公報、J. カラート他 米国特許５，４１８，６９０号公報、R.コーン他 米国特許５，７６８，１０９号公報、J.ギューリック他 米国特許５，８９１，８６９号公報、S. ロシウロ他 米国特許５，８９４，５１７号公報、J.ハチソン他 米国特許６，０２３，２１１号公報、J.ソウメイ 米国特許６，０７５，４２３号公報、G.ソーンダース 米国特許６，０８１，４３０号公報、G. ラ・ルー 米国特許６，１４６，２０２号公報、S.ラミー他 米国特許６，２２２，７４０号公報、K.ボーフェンジーペン他 米国特許６，２４６，０１０号公報、R. ザナー他 米国特許６，４３１，９１４号公報、T.ビルマン 米国特許６，４９５，７７２号公報、D. アンストロム他 米国特許出願番号２００２／０１２５９６７、R.ギャレット他 特許公表公報第４０２５１５５号、O.タカシ
特許文献１において、（例えばプリント回路カード上または基板上の）信号のルート指定回路であって、この回路は損失性ドライバから多数の素子まで非常に短い立ち上がり時間でパルス信号をルート指定して送る回路であることが記載されている。これらのルート指定回路において、導体の複合ネットワークは、ドライバ出力に隣接する共通接合部から、異なる長さの多数の（開示された実施例においては３つの）導電経路に分岐する。本発明において、ドライバの内部インピーダンスは分岐経路の集合した特性インピーダンスと整合すると共に、無損失性補償回路が最も短い分岐経路に取り付けられる。この補償回路は、所定の形態の信号反射を最も短い分岐を経てドライバの分岐接合部へ伝送するように設計されている。この補償回路なしでは、最も短い分岐から分岐接合部に現れる反射は、他の分岐経路からその接合部まで現れる反射とは異なる。従って、再反射は接合部から分岐路まで戻り、素子で検知される信号のゆがみを引き起こす。しかしながら、最も短い分岐において接続される補償回路において、その分岐路から接合部までの反射は、他の分岐路によってできる反射に整合している形態にて現れ、そして全ての分岐からのこの反射は、ドライバ接合部で消去される。従って、素子で検知される信号は、再反射が無いためにゆがみをかなり減少した。好適な実施例において、この補償回路は、所定の静電容量（補償する反射の形状を決定する）を有する１つのポイントコンデンサ（または複数のポイントコンデンサ）と直列の、所定の長さ（所定の位相遅延特性を有する伝送ラインスタブである）の印刷回路配線から成る。この補償回路（最も短い分岐路の端部を越えて延在している）は、その分岐路の端部と基準電位（例えばグランド）との間を接続する。この最も短い分岐路の端部は、その箇所で現れている信号を検知するために必要とされる素子にも取り付けられる。新しい方法および分極したブリッジ・デバイスが、特にかかるネットワークを分析するために（および、伝送ラインの影響を一般的に分析するために）開示される。この方法および装置は、共通接合部から生じているネットワークの分岐路において生成される反射の正確な観察および比較を可能にすると共に、かかる反射の修正に適した補償の正確な定義づけを可能にする。
特許文献２において、集積回路パッケージであって、第１および第２層と、第1層と一体化している複数のルーティングパッドと、第1の上下層にそれぞれ配置された複数の上側コンジットおよび下側コンジットと、第２層に配置された複数のパッドと、このパッドを下側コンジットに電気的に結合するバイアと、ボンディングパッドを備える第２層に接合されたチップとを有しており、前記上側コンジットの１つは下側コンジットの１つに電気的に結合しており、前記ボンディングパッドの少なくとも１つは前記ルーティングパッドの１つに電気的に結合している、集積回路パッケージが記載されている。
特許文献３において、印刷回路基板であって、この第１側部に載置された第１部品を備える印刷回路基板が記載されている。第２部品は、第１部品と同一のピン配列を有する。第２部品は、印刷回路基板の第２側部に載置される。第１信号ラインは、第1部品上の第１接点に結合される第1ランド・パッドを、第２部品上の対応する第１接点に結合する第２ランド・パッドに接続する。第２信号ラインは、第1部品上の第2接点に結合された第３ランド・パッドを、第２部品上の対応する第２接点に結合された第４ランド・パッドに結合する。前記第１信号ラインは、前記第２信号ラインの長さに等しい。この特許は、バイア「スタブ」の異なる長さについて記載する。
特許文献４において、第１ノードおよび第２ノードを相互接続している複数の導電トレースを含む印刷回路基板上のタイミングスキュー（timing skew）を減らすための装置および方法が記載されている。少なくとも１つの区分は、トレースを切断するためと、信号が第１ノードから第２ノードまで通過している信号が切断されたトレースに行くことを防ぐために、１つの印刷回路基板のトレースから除去される。このように、信号経路の長さは、回路のタイミングスキューを減らすように調整することができる。区分は、レーザー、ＣＶＤ、ルータ、プラズマによって、またはトレースの弱まった領域を通して十分な電流を通すことによって、トレースから除去される。
特許文献５において、導電性の上部と、導電性の下部と、ならびにこれらの上部と下部の間に電気絶縁中間部を有するバイアとを備える多層印刷回路基板が記載されている。一実施例において、このバイアの絶縁中間部は、PTFE（四フッ化ポリエチレン）から成ることができる、回路基板のメッキ処理ができない層によって形成される。連続した導電性コーティングを有するバイアは、メッキ処理ができる内部表面を備えているメッキ処理ができない層においてクリアランスホールを通して形成することができ、これは、この基板の積層に先立ってエキポシ樹脂といったメッキ処理可能な材料で孔を充填することによって、またはメッキ処理を可能にするためにメッキ処理ができない材用を化学的に調整することによって達成される。更に別の実施例において、バイアの絶縁中間部は、導電性の上部および下部より小さい直径を有する。この特許は、基板の孔のうちの選択された箇所のみのメッキ処理かまたは孔への導電「プラグ」の挿入による共鳴「スタブ」ノイズの除去について述べている。
特許文献６において、多層回路基板の層の数を減らすための「技術」が記載されている。この特許は、基板の孔のうちの選択された箇所のみのメッキ処理または孔への導電「プラグ」の挿入による共鳴[スタブ」ノイズの除去について述べている。一実施例において、この技術は、多層回路基板において第1の複数の導電バイア群を多層回路基板の表面から複数の導電信号層のうちの第１層まで延伸するように形成することによって実現され、第１の複数の導電バイア群は、その下の複数の導電信号層の第2層に１つのチャネルを形成するために配列される。
特許文献７において、複数の入力/出力リードを備えると共に印刷回路基板の表面に配置される少なくとも１つの回路部品へおよびこの回路部品から（例えば別の部品に）信号を経路指定して送る「装置」が記載されている。この「装置」は第１側部および第２側部を有する支持構造体を備えており、第１側部は、取り付けられた回路部品の入力/出力リードを有するように構成される。第１端部および第２端部を有する信号を送る帯板もまた含まれる。この送信帯板の第１端部は、回路部品へおよび回路部品から信号を送信するための回路部品の入力/出力リードに電気的に接続するために構成され、適用される。
特許文献８において、印刷回路基板に配置されている第１バス信号経路を電気的に相互接続し、さらにこの回路基板上に配置された第2のバス信号経路を電気的に相互接続するための集積回路パッケージが記載される。この集積回路パッケージは基板を有することができ、集積回路チップは基板によって支持される。この相互接続ネットワークは、第１バス信号経路および第２バス信号経路をチップダイ上のチップパッドに電気的に接続するためのものである。このように、第１バス信号経路および第２バス信号経路は、その相互接続回路のみによって電気的に相互接続することができる。
特許文献９において、信号ラインの高密度ルーティングを可能にする集積回路パッケージが記載されている。パッケージの基板は、接合フィンガーがある上面と、半田ボールがある下面と、信号トレース導体がこの上面と下面の間に絶縁されるように間隔を置いてある信号導電層とを有することができる。第1のバイアはこの上面から垂直に延伸し、接合フィンガーを信号トレース導体の第１部分に結合する。第２のバイアは下面から垂直に延伸しており、半田ボールを信号トレース導体の第２部分に接続する。これらのバイアおよび信号トレース導体のルーティングは、集積回路を受けるのに適用された集積回路パッケージの領域に向かってこの信号ラインを扇形に集めるかまたはこの領域から外側に扇形に広げる。
特許文献１０において、印刷回路基板のためのバスルーティング方策が記載されている。ルーティング方策は、複数の同期式部品に結合されたトレースがそれぞれのパッケージの中心領域を経由しないことを確実にし、バスのそれぞれのトレースがほぼ同じ長さであることを確実にする。これは、明らかに「ネックダウン」が起こる長さを最小化するのに役立ち、トレースが急激に回転せずに送られることを確実にする。このルーティング方策を用いて、それぞれのトレース・グループ内の伝達時差は、主張によるところでは最小化される。この特許は、それぞれのパッケージの下の印刷回路基板の中心領域がバイパスコンデンサに接続しているバイアに利用できると述べている。
特許文献１１において、一以上のモジュール基板内の絶縁材料のバリエーションによって生じる信号のゆがみを減少する方法および装置が記載されている。一実施例において、長い軸を有する細長いモジュール基板は、これによって支持される多重信号ルーティング層を有する。メモリ素子（例えばDRAM）等の多数の部品は、モジュール基板で支持されて、信号ルーティング層と使用可能な状態に結合される。このモジュール内におけるゆがみが減少する複数の箇所（例えばバイア）は、異なる信号ルーティング層に切り替えるために二以上の多重信号ルーティング層に送信される信号を容認する。このゆがみが減少する箇所は、モジュール基板の長軸に対して通常直角な少なくとも１つのラインに配置することができる。このゆがみが減少する箇所のラインは、モジュール上のさまざまな箇所に配置することができる。例えば、ゆがみが減少する箇所のラインは、ゆがみを効果的に相殺するためにモジュールの中央近接に配置することができる。信号がモジュールを通して伝達するにつれて複数の異なる時間で切り替えられるように、複数のゆがみ減少箇所は、モジュール内の他の箇所に形成することもできる。
特許文献１２において、信号層の信号トレースのルーティングを容易にするために電源層において密集したブラインド「バイア」（以下により詳細に説明される、部分的な深さのスルーホール）を有する多層印刷回路基板が記載されている。電源層のブラインドバイアの一部は、ブラインドバイアの一群を形成するために一まとめにされる。対応する信号ルーティングチャネルは、信号層に形成されて、信号トレースまたはそれを通る信号回路のルーティングを容認し、電源層のブラインドバイアの一群に整列配置される。多層印刷回路基板を製造する方法は、電源層の第１サブ組立体を組み立てる工程と、第１サブ組立体を通して集められた電源バイアの一群を形成する工程、第1サブ組立体の集められたバイアは第２サブ組立体に信号ルーティングチャネルに整列配列するように、第1サブ組立体を第２サブ組立体に結合する工程と、第1および第２サブ組立体を通して延伸する信号バイアを形成するステップと、更に電源および信号バイアをシーディングし埋めこむ工程を含む。
他の様々な回路基板は、上記特許文献１３〜特許文献２８に記載されている。上記の全ての文献の教示は、本願明細書に引用したものとする。
以下から理解されるように、本発明の主要な目的は、改良された回路基板であって、スルーホールの最大長を利用し、スルーホール「スタブ」による信号の損失を実質的に無くすことができる基板内の強化された信号経路指定システムによって、基板上に載置された電子部品間において強化された高速接続を可能にする回路基板を提供する。
上記基板と、この基板の製造方法と、二以上の当該基板を使用する多層回路基板組立と、少なくとも１つの回路基板を使用すると共にこの基板に載置された少なくとも１つの電気部品を有する電気組立体と、この基板（および組立体）を使用する情報処理システムは、従来技術において著しい発展を呈示するであろう。
すなわち、本発明の目的とするところは、基板に載置される電子部品を相互接続するために高速信号が伝送される基板を提供することによって回路基板技術を高めることである。
上記基板を製造する方法を提供することと同様に、二以上のそうした基板から成る多層回路基板組立体と、この基板上に載置される回路基板および少なくとも１つの電子部品を有する電気組立体、更にはそうした基板を使用するために構成される情報処理システムの製造方法を提供することもまた、本発明の別の目的である。
本発明の一態様によれば、高速回路基板であって、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、該絶縁層は選択された対になっている導電層の間に交互に配置されてこれらの導電層を互いに電気的に分離しており、前記スルーホールは該基板に間隔を置かれて形成されると共に選択された絶縁層および導電層に延伸し、これらの選択された導電層を電気的に相互接続することによって導電層の間の電気信号の伝送を可能にしている、高速回路基板を提供している。この電気信号は、スルーホール・スタブによる信号の損失を無くすために、スルーホールの最大長を通過する。
本発明の別の態様では、高速回路基板の製造方法を提供しており、この製造方法は、複数の導電層を形成する工程と、複数の絶縁層を形成する工程と、導電層を互いから電気的に絶縁するために前記絶縁層の選択された層を前記導電層の選択された対の間に交互に配置する工程と、スルーホールが選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にするように複数のスルーホールを間隔を置いた配列で形成する工程と、を含んでいる。この電気信号は、スルーホール・スタブによる信号の損失を無くすために、スルーホールの最大長を通過する。
本発明の更に別の態様では、電気組立体を提供しており、この電気組立体は、高速回路基板と、少なくとも１つの電子部品を有しており、前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールである。この電気信号は、スルーホール・スタブによる信号の損失を無くすために、スルーホールの最大長を通過する。その電気アセンブリは回路基板上に配置されるとともに電気的に接続された少なくとも１つの電気要素をさらに含む。
本発明のさらに別の態様では、高速回路基板組立体を提供しており、前記高速回路基板組立体は、第1高速回路基板と、第２回路基板と、複数のスルーホールを有しており、前記第1高速回路基板は、第1の複数の導電層と、選択された対の前記第1導電層との間に交互に配置され該導電層を互いから電気的に絶縁する第1の複数の絶縁層とを有しており、前記第２高速基板は、第２の複数の導電層と、選択された対の前記第1導電との間に交互に配置され該導電層を互いから電気的に絶縁する第２の複数の絶縁層とを有していると共に、回路基板組立体を形成するために前記第1回路基板に接合されており、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸し、これらの選択された前記導電を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールである。この電気信号は、スルーホール・スタブによる信号の損失を無くすために、スルーホールの最大長を通過する。
本発明の別の態様では、情報処理システムを提供しており、前期情報処理システムは、筐体と、高速回路基板と、少なくとも１つの電子部品とを有しており、前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過する。このシステムは更に、回路基板上に配置されるとともに電気的に接続された少なくとも１つの電気要素をさらに含む。
すなわち、本発明は、まず、
「複数の導電層と、複数の絶縁層と、複数のスルーホールを有した高速回路基板であって、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸し、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過することを特徴とする高速回路基板」
を対象としている。
この場合、前記複数の導電層は、銅から成るものであり、前記複数の絶縁層は、繊維ガラスで補強されたエポキシ樹脂、ポリテトラフルオロエチレン、ポリイミド、ポリアミド、シアン酸塩樹脂、感光作画性（フォトイメージ可能な）材料、およびそれらの組合せからなる材料の群から選択される材料から形成される。
さらに、この高速回路基板の電気信号は、１秒につき約３．０ギガビット〜約１０．０ギガビットの速度で基板を通過することができるものであり、導電層の数は、約３〜約１３層であって、絶縁層の数は約２〜１２層であって、スルーホールの数は、約２０〜約５０，０００個である。また、基板内のスルーホールは、内部バイア、ブラインドバイア、メッキスルーホールの組み合わせを含むものである。
さらに、この高速回路基板は、次の製造方法によって形成される。
「複数の導電層を形成する工程と、
複数の絶縁層を形成する工程と、
前記導電層を互いから電気的に絶縁するために前記絶縁層の選択された層を前記導電層の選択された対の間に交互に配置する工程と、
スルーホールが選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にするように複数のスルーホールを間隔を置いた配列で形成する工程と、
を含んでおり、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過する」
この高速回路基板の製造方法は、複数の導電層および複数の絶縁層を互いに接合する工程を更に含んでおり、接合の工程は積層処理を用いて達成されるものであり、複数のスルーホールは、レーザーを使用して形成される。そして、複数のスルーホールは、機械によるの穿孔を用いて形成され、複数のスルーホールは、メッキされた金属の層を含むものである。
また、本発明は、
「高速回路基板と、少なくとも１つの電子部品を有した電気組立体であって、
前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される電気組立体」
をふくんでいるものである。
この場合、複数の導電層は、銅から成り、複数の絶縁層は、繊維ガラスで補強されたエポキシ樹脂、ポリテトラフルオロエチレン、ポリイミド、ポリアミド、シアン酸塩樹脂、感光作画性材料、およびこれらの組合せからなる材料の群から選択される材料からなる。
また、この電気組立体での電気信号は、１秒につき約３．０ギガビット〜約１０．０ギガビットの速度で基板を通過することができ、導電層の数は、約３〜約１３層であって、絶縁層の数は約２〜１２層であって、スルーホールの数は、約２０〜約５０，０００個である。そして、基板内のスルーホールは、内部バイア、ブラインドバイア、メッキスルーホールの組合せを含むものであり、これに搭載される少なくとも１つの電子部品は、半導体チップあるいはチップキャリアである。
また、本発明は、
「高速回路基板組立であって、
第1高速回路基板と、第２回路基板と、複数のスルーホールを有しており、
前記第1高速回路基板は、第１の複数の導電層と、選択された対の前記第1導電層との間に交互に配置され該導電層を互いから電気的に絶縁する第1の複数の絶縁層とを有しており、
前記第２高速回路基板は、第２の複数の導電層と、選択された対の前記第1導電層との間に交互に配置され該導電層を互いから電気的に絶縁する第２の複数の絶縁層とを有していると共に、回路基板組立体を形成するために前記第1回路基板に接合されており、
前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸し、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過する、高速回路基板組立体」
を含む。
この高速回路基板組立体では、
前記第１および第２の複数の導電層は、銅から成り、第１および第２の複数の絶縁層は、繊維ガラスで補強されたエポキシ樹脂、ポリテトラフルオロエチレン、ポリイミド、ポリアミド、シアン酸塩樹脂、感光作画性材料、およびこれらの組合せからなる材料の群から選択される材料からなる。そして、電気信号は、約３．０ギガビット／秒〜約１０．０ギガビット／秒の速度で基板を通過することができ、導電層の数は、約３〜約１３層であって、絶縁層の数は約２〜１２層であって、スルーホールの数は、約２０〜約５０，０００個である。
請求項２１に記載の高速回路基板。
この回路基板内のスルーホールは、内部バイア、ブラインドバイア、メッキスルーホールの組合せを含むものであり、回路基板組立体は、前述した印刷回路基板を有しており、チップ・キャリアを有し、このチップ・キャリア上またはチップ・キャリア内に配置されてこの一部となる少なくとも１つの半導体を有する。
また、本発明は、
「情報処理システムであって、
筐体と、高速回路基板と、少なくとも１つの電子部品とを有しており、
前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、
前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される情報処理システム。
この情報処理システムは、パーソナルコンピュータ、メインフレームコンピュータあるいはコンピュータ・サーバを含むものである。
すなわち、本発明では、まず、
「複数の導電層と、複数の絶縁層と、複数のスルーホールを有した高速回路基板であって、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸し、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過すること」
に特徴があり、これにより、絶縁層は選択された対になっている導電層の間に交互に配置されてこれらの導電層を互いに電気的に分離しており、前記スルーホールは該基板に間隔を置かれて形成されると共に選択された絶縁層および導電層に延伸し、これらの選択された導電層を電気的に相互接続することによって導電層の間の電気信号の伝送を可能にした高速回路基板を提供している。この電気信号は、スルーホール・スタブによる信号の損失を無くすために、スルーホールの最大長を通過する。
また、本発明では、
高速回路基板の製造方法であって、
複数の導電層を形成する工程と、
複数の絶縁層を形成する工程と、
前記導電層を互いから電気的に絶縁するために前記絶縁層の選択された層を前記導電層の選択された対の間に交互に配置する工程と、
スルーホールが選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にするように複数のスルーホールを間隔を置いた配列で形成する工程」
を含んだ高速回路基板の製造方法であり、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過する高速回路基板を製造することができる。
さらに、本発明では、
高速回路基板と、少なくとも１つの電子部品を有した電気組立体であって、
前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される電気組立体」
であって、この電気組立体のスルーホールでは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしている。この電気信号は、スルーホールの最大長を通過しているため、スルーホール・スタブによる信号の損失を無くすことができた。
そして、本発明では、
「情報処理システムであって、
筐体と、高速回路基板と、少なくとも１つの電子部品とを有しており、
前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、
前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される情報処理システム」
も含むものであって、この情報処理システムにおいても、そのスルーホールが、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしている。この電気信号は、スルーホールの最大長を通過しているため、スルーホール・スタブによる信号の損失を無くすことができた。
本発明のより良好な理解と、他の更なる目的、効果、およびその機能の理解のために、上記の図面と関連する以下の開示および添付の請求の範囲を参照する。図の数字は、その要素を示すものと理解される。
上記のように、本明細書において使用する用語「高速」は、高周波の信号を意味する。本明細書において定められると共に教示される方法を使用して製造される回路基板において達成できる信号周波数の例としては、１秒につき約３．０ギガビット〜約１０．０ギガビットの範囲内のものが含まれる。しかしながら、これらの例は、本発明を制限するものではなく、この範囲外の周波数（この範囲より高周波のものを含む）もまた達成可能である。以下で更に理解されるように、本明細書において製造される回路製品は、互いに接合する前に形成される少なくとも２つの分離した層をなす部分で形成される。以下で更に理解されるように、本明細書において製造される回路製品は、少なくとも2つの独立した層を成す部分から形成され、この部分は、互いに接合される前に個々に形成される。それぞれの基板は、一以上のスルーホールを有することができ、このスルーホールは、この基板が接合される他の基板の関連するスルーホールに対して整列配置している。複数の基板（スルーホールを有する基板およびスルーホールを有しない基板を含む）を互いに形成し、その後に接合された（積層された）多層構造においてスルーホールを（接合し）形成することもまた、本発明の範囲内である。
以下に挙げられる実施例は、あくまでも実施例のみであり、図と共に記載される層の数は本発明の範囲を制限するものではない。 以下に挙げる用語もまた、本明細書において使用され、関連する意味を有すると理解される。
用語「回路基板」は、少なくとも２層の絶縁層および２層の導電層を有する基板および、大抵の場合、その中に複数のスルーホールを備える基板を含む。多くの場合、かかる基板は、複数の絶縁層、導電層およびスルーホールを含む。実施例は、絶縁材料（例えば繊維ガラスで補強したエポキシ樹脂（「FR-４」絶縁材料と呼ばれるものも含む）、ポリテトラフルオロエチレン、ポリイミド、ポリアミド類、シアン酸塩樹脂、感光作画性（フォトイメージ可能な）材料、およびこれらに類似するもの）から形成される構造体を含んでおり、導電層は、銅のような適切な冶金の材料からなる金属層（例えば電源層、信号層またはグランド層）であるが、他の金属（例えばニッケル、アルミニウム等）もしくはそれらの合金からなるかまたは含む。この構造体の絶縁材料が感光作画性材料である場合、この材料は、必要であれば本明細書で定義されるように所望の開口部を備え、所望の回路パターンを形成するために、感光作画され、感光パターン化され、現像される。絶縁材料はカーテンで覆われるか、もしくはスクリーンを貼り付けられるか、あるいは乾燥膜として供給されることができる。感光作画性材料の最終硬化は、所望の電気回路が形成される硬化したベースを提供する。特定の感光作画性絶縁組成物の一実施例は約８６．５％〜約８９%約の固体物を含み、この固体物は、約２７．４４%のPKHC（フェノキシ樹脂）と、４１．１６%のEpirez ５１８３（四ブロモ・ビスフェノールA）と、２２．８８%のEpirez SU-８（８官能性エポキシ・ビスフェノールAホルムアルデヒド・ノボラック樹脂）と、４．８５%のUVE １０１４光重合開始剤;０．０７%のエチルバイオレット染料;０．０３%のFC ４３０（３Ｍ社のフッ化ポリエーテル・ノニオン界面活性剤）;３．８５%のAerosil ３８０（固形にするためのデグッサのアモルファス二酸化ケイ素）。溶媒は、感光作画性絶縁組成物全体の約１１%〜約１３．５%である。本明細書において教示される絶縁層は、一般的に約２ミル〜約４ミル厚であるが、必要に応じてこれより厚くてもよい。重要なことは、上記のように、多数の上記基板を用いた複合多層構造体であって、一以上のこの基板がその一部としてスルーホールをすでに備えており、一方他の基板はそれらを備えておらず整合配列および積層された後にその最終構造体においてスルーホールを形成する複合多層構造体であることである。後に形成されたこれらのスルーホールは、最終構造体の全厚みを貫通するかもしくは所定の深さのみに延伸するか、またはそれら両方を含むことができる。スルーホールを予め形成されていない複数の回路基板を有していて、積層の後、前記にあるように最終構造体に貫通するかまたは部分的な深さのスルーホールを形成する多層構造体を形成することもまた可能である。更に、本明細書において形成される最終構造体は、一以上のスルーホールを備える個々の回路基板から形成することができ、この基板は、スルーホールが整列配置されるように整列配置され、そして接合（積層）される。結果として生じる多層構造体は整列配置された複数のスルーホールを含むと共に、内部に形成された他のスルーホールをも含むことができる（内部「バイア」）。
本願明細書において使用する用語「回路基板組立体」は、結合した構成の回路基板の少なくとも２つを有することを意味する。結合の一実施例は従来技術においての積層工程であり、別の実施例は導電体の一般的なパターンに沿って２つの形成された基板を結合するための導電ペーストの使用である（例えばスルーホール）。
本願明細書において使用する用語「電子部品」は、半導体チップ、レジスタ、コンデンサなどのような部品を意味し、印刷回路基板といった基板の外部導電表面上に配置されるとともに他の部品に電気的に接続されるために採用される。さらに、例えば印刷回路基板の内部および外部回路またはいずれか１つを互いに利用する。
本願明細書において使用する用語「導電ペースト」は、ここで教示される種類の開口部内に分配されることができる接合可能な（例えば、積層可能な）導電材料を含むことを意味する。接合可能な導電材料の一般的な実施例は導電ペーストであって、例えば、取引指定CB−１００に基づきE.I. duPont deNemours & Compamyから得られるエポキシ・ペーストまたはAblestick社から得られるAblebond ８１７５が含まれる銀、および、一時的に液状の導電性粒子または他の金属粒子（例えば金、スズ、パラジウム、銅、合金およびそれらの組合せ）を含む、熱硬化性樹脂または熱可塑性のポリマーシステムが含まれる銀である。特定の一実施例は、コーティングされた銅ペーストである。ポリマーマトリックスに配置されている金属コーティングされたポリマー分子を用いることもできる。
本明細書において使用する用語「ステッカー・シート」は、（例えば、通常、積層による）従来の多層印刷回路基板形成において使用される従来のプリプレグ材料といった絶縁材料を含む。他の実施例は、製品Pyroluxと、液晶高分子（LCP）または他の独立したフィルムとを含む。これらの導電ステッカー・シートは、これらの２つの部品を結合するのを助ける２つの回路基板の一方または両方に、接着剤で字貼り付けることができる。必要に応じて、これらの板もまた、例えば、レーザーまたは感光作画によってパターン化することができる。注目すべきことは、そうしたシートは、本明細書において教示される、完成した、結合された製品の回路密度をさらに高めるために、導電層（信号、グランドおよび電源またはいずれかを含む）もまた有することができる。かかるステッカー・シートは、一般的に５〜８ミル厚である。
用語「電気組立体」は、本明細書で定義されるように、少なくとも１つの電気部品を結合し、組立体の一部として形成し、組み合わせた少なくとも１つの回路基板である。公知のそうした組立体の実施例は、電気部品として半導体チップを有するチップキャリアを含み、このチップは通常、基板上に配置されると共に、基板の外面上の配線（例えばパッド）または、１つ以上のスルーホールを用いる内部導体に結合される。おそらく最もよく知られる組立体は、レジスタ、コンデンサ、モジュール（１つ以上のチップキャリアを含む）等のいくつかの外部部品を有する従来の印刷回路基板であって、これらの部品はこの印刷回路基板に載置されると共に内部回路に結合される。
本願明細書における「情報処理システム」は、ビジネス、科学、制御、または他の目的のための、いかなる形の情報またはデータを、計算、分類、処理、送信、受信、読み出し、形成、切り替え、保存、表示、明示、測定、検出、記録、再生、処理、または利用するために主として設計されたいかなる手段または手段の集合を意味する。実施例は、パソコンおよび、サーバ、メインフレーム等のより大きなプロセッサを含む。かかるシステムは、不可欠な部分として、一般的に一以上の印刷回路基板、チップキャリア等を含む。例えば、一般的に使用される印刷回路基板は、その上に搭載された、チップキャリア、コンデンサ、レジスタ、モジュール等といった複数の各種部品を有する。そうした印刷回路基板の１つは、「マザーボード」と呼ばれ、さまざまな他の基板（またはカード）が適切な電気コネクタを使用してその上に搭載することができる。
図１および図２において、上に挙げられた親出願の発明の好適な実施例に従って、多層部分２０および２０’の２つの実施例がそれぞれ示され、これらは、別の多層部分に接合され、回路基板を形成する（実施例は親出願において印刷回路基板で参照される）。従って、部分２０および２０’は、本明細書において第２部分として定義される一方、もう一方の部分は、第1（または基底）部分として呼ばれる。本発明の広い態様に従って、少なくとも１つの第２部分が実質的に最終製品の外側部分に位置するように第１部分に接合されると理解される。また、一以上の上記第2部分が、図３〜６に示されるように、その基底部、第１部分に接合され、その両側に接合される。最も重要なことは、本明細書で定義されるように第２部分は、電子部品と電子部品（例えばチップモジュールまたは、第2部分に（半田づけ等によって）載置されるかこの第2部分に電気的に接続されるかまたはそれらの両方がなされる個々のチップ）との間の高周波（高速）接続を特に提供するために設計されていることである。重要なことは、第１部分または基底部分は、そうした性能を必ずしも必要とするわけではなく、大部分の現在の印刷回路基板のための基本的な方法で形成することができることであって、これらの多くは上に挙げた引用文献にて記載されている。本発明によって、構造体に固定される電子部品が従来技術よりも高速で接続することができるように、著しく高い性能を備える構造体を製造することができる。急速に発展している印刷回路基板技術において、この高速接続は、対応する電子部品の動作要件が高まっているだけに、大変重要なものである。従って、親出願に記載の本発明は、従来技術において重要な発展に寄与する。
基板形成に関する親出願の教示は更に、本明細書における発明の教示に関して多くの点で適用できると理解される。最も重要なことは、親出願において教示される、層の形成（回路形成を含む）、層および基板の積層、スルーホールの形成などに関する教示は、本発明にも同様に適用することができることである。
図１において、多層部分２０は、好ましい実施例では電源層として使用される中心導電層２１を含むことが示される。層２１は２枚の絶縁材料層２３によって囲まれ、層２１上へ両方の層の接合（積層）による１つの連続構造体として図面に示される。層２１は２層の誘電体材料層２３によって囲まれており、層２１上への層２３の両方の接合（積層）によって１つの連続構造体として図面に示される。従って、部分２０は単に2S1P(two signal planes and one power plane)構造体として呼ばれ、それは２つの信号層および１つの電源層から成ることを意味する。導電スルーホール２９は、また、上側信号層２５を下側層２７に接続するために形成される。好適な実施例において、導電スルーホールはメッキされたスルホールであって、周知の技術を使用して形成される。部分２０の形成は、周知の印刷回路基板工程を使用して達成され、この工程は上述した絶縁層の積層および外部信号層の蒸着（例えばメッキ処理）を含む。従って、この処理の更なる説明は、必要ではないと思われる。
上記のように、部分２０が最終基板構造体を形成するために別の多層部分と結合して形成されるときに、部分２０は、それに結合された電子部品間の高速（高周波）接続を提供するように設計される。従って、上記の高速接続を提供するために、親出願において規定した、部分２０（および２０’）の個々の信号回線（本発明においても有用である）は、好ましくは約０．００５インチ〜約０．０１０インチの幅と約０．００１０〜約０．００２０インチの厚さを有する。両発明において、それに対応する絶縁層もそれぞれの約０．００４インチ〜約０．０１０インチの厚みか、より具体的には、所望の信号回線インピーダンスを確実にするのに必要な厚みを有する。層２１、２５および２７のための材料は好ましくは銅であるが、他の導電材料を用いることも可能である。絶縁材料２３は好ましくは低損失誘電体であって、一例としては、ニューハンプシャー、ウェスト・フランクリンに所在するクックストン・エレクトロニクスから入手できるポリクラッド（polyclad） LD621である。更なる材料は、ニューヨーク州のニューバーグに所在するパーク・ネルコから入手できるネルコ（Nelco） 6000SI、およびコネティカット州のロジャーズに所在するロジャーズ社から入手できるロジャーズ(Rogers)4300を含む。これらの材料は、その構造体に最適な動作能力を備えるために、誘電率および損失率が低い。０．０１以下、好ましくは０.００５未満の誘電損失を有する他の材料は、部分２０および２０‘への使用に好適である。上でも述べた絶縁材料は、これらの3つの例によって代表されるものの代わりに使用することができる。
上記の厚みおよび定められた材料は親特許出願および本発明の範囲を制限するものではなく、本明細書において教示される所望の結果に到達することが他の場合においても可能であるということが理解されるべきである。上述した厚み、幅および材料を有する一実施例において、約３ギガビット／秒〜１０ギガビット／秒の範囲内の信号周波数で信号を通すことができる第２部分２０（および２０’）を形成することができた。更にこのことは、より高い周波数（例えば１２ギガビット／秒）が上記の材料やパラメータなどの一以上の比較的軽微な変更によって可能であるため、本発明を制限するものではない。定義された部分２０の全体の厚みは、一実施例によると約０．１４０インチ未満である。
親および本発明の必要条件ではないが、導電層および絶縁層の前述の幅および厚みは、ベースまたは、部分２０および２０’が接合される第1多層部分よりも通常は厚い。すなわち、基底（ベース）部は、今日使用される公知の印刷回路基板に一般的に用いられる幅、厚みおよび材料に対して、一般的に、非常に少ない導電層および絶縁層の厚みおよび幅の寸法を有する。従って、更なる説明は必要ではない。
図３は、親出願の中で教示される２つの第２部分２０が使用される印刷回路基板３０の実施例を例示し、これらの部分のそれぞれは、共通する第１多層部分３１の対向側に配置される。第１部分３１は、その上に外側導電層３３および３５を有する単一絶縁層として、簡略化のために例示される。一実施例において、最終基板３０の作動要件に従い、層３３および３５は電源層またはグランド層となる。好適な一実施例において、部分３１は、少なくとも信号層、グランド層または電源層のいずれか１つとなることができる複数の（例えば２０枚）導電層を有すると共に、対応する複数（例えば１９枚）の絶縁層を有する。最も簡単な形態では、部分３１（および図４〜６の３１’）は、少なくとも１つの信号層を有しており、この信号層は、この層に沿って第1高速周波数で信号を送る。前述したように、第１多層部分３１において使用される導電層および絶縁層は、一般的に従来の印刷回路基板において使用されるものである。従って、１実施例で、部分３１は、約０．００３インチ〜約０．０１０インチの幅および０．０００５インチの対応する厚さを有する導電信号回線を有することができる。それぞれの絶縁層は、約０．００３インチ〜約０．０１０インチの最初の厚さを有する。こうした多層構成の第１部分３１は、第１部分３１を形成するためにいくつかの導電層と絶縁層を接合するために、共に積層される。更に、第２部分２０は、上記の様に、別々の多層部分的組立体として同じように形成される。次のステップでは、絶縁層４１（例えば従来のプリプレグ材料）は、仮の第１部分３１の両側に加えられ、別の絶縁層４３は第１部分２０のそれぞれの最も外側の表層に加えられる。そして、この構造体は、一般的な積層処理を利用して、単一の多層回路基板組立体（親出願の実施例にある多層印刷回路基板）を形成するために積層される。上記を含む本願明細書において説明される構造特徴によって、第２部分２０および２０’の少なくともいくつかの信号層は、従来の第1部分および３１’の少なくともいくつかの信号ラインよりも高い周波数信号経路を備えることができる。親出願において教示される好適な実施例において、外側部分の全ての信号ラインは、これらが接合される第１部分の信号層と比較して、優れた性能を備えている。以下から理解されるように、これは本発明における必要条件ではなく、全ての信号は、同じかまたはほぼ同一の周波数で回路基板を通過することができる。
個々の部分２０上の一以上の外側導電層にアクセスするために、開口部４５は、外側絶縁層４３に形成される。これは、従来技術において周知のレーザーまたはフォト印画処理によって好ましくは行われる。絶縁材料の除去後の、外側導電層５１は、絶縁体の開口部内を含む図３の構造体の対向側に加えられる。そして、電子部品のための接続は、印刷回路基板３０上に施され、この基板は、高速信号が信号ライン（それぞれの部部分２０の上表面および下表面上の信号ラインを含む）に沿って通過し、例えば図３の左側にて同じ部分２０の回路にさらに結合された第２電気部品（図示されず）に届くことを確実にする部分２０の信号ラインに結合される。かかる接続は、図３に示すように導電材料５１の開口部を通して提供される。
図３においては、例えばチップキャリア、コンデンサ、レジスタまたは、単に、半導体チップといった、２以上の電気部品が、印刷回路基板 ３０のそれぞれの両側に載置することができると共に、高周波信号で互いに結合することができることが理解される。従って、本明細書において教示される回路基板および基板組立体と同様に親出願の本発明の印刷回路基板は、公知技術よりも遥かに高い作動性能を有する最終ＰＣＢ（基板半組立体）および部品組立体を確実に製造するために、対抗する表面（または必要に応じて同じ側）に高速部品に結合することができる。
付加的な結合では、絶縁材料の別の層５５は、導電層５１を覆うために加えられ、この場合、開口部４５に導電材料５１の接続は、ＰＣＢ３０の一方の側面上に部品を電気的に結合するために図３の開口部および導電材料に類似する開口部および導電材料によって達成される。メッキされたスルーホール７１は、図３の右側に例示されるように、ＰＣＢ３０の全厚みを貫通している。このスルーホールは、従来の技術を使用して形成することができ、例えば、この表層上の導電材料（例えば銅）の薄いメッキされた層を含む。このスルーホールは、導電ピンまたはこれに類似する部品を、その追加が望まれる場合において、使用することができる。このスルーホール７１は、また、一以上の部品を第１部分３１の内部導電層に結合することができる。
電気部品の一例は、図３のシルエットにおいて例示される。こうした部品は、上記したように、半田ボール７９を用いて導電材料６１に（または、材料６１が用いられない場合には材料５１に直接的に）結合された電気モジュール（チップキャリア）または単に半導体チップ７７を含むことができる。あるいは、こうした部品は、材料６１に半田等で接続される突設している金属リードを含むことができる。そうした部品および接続の手段は、公知技術であって、更なる説明は必要ではないと思われる。
図２に戻る。部分２０’は、図１の部分２０に類似する部品を含むが、本明細書および親出願における教示を用いる多層構造を形成するために別の実施例を表す。部分２０’は、2S1P部２０をその一部として含む。絶縁層８１は部分２０の両側の表面に付け加えられ、その後導電層８３が例えばめっきを経て適用される。この導電層８３は、好ましくはグランド層または電源層であって、図示されるように、メッキされたスルホール８５によって互いに結合される。部分２０のように、複数のかかるスルーホールは上記接続を提供するために第２部分に用いられる。１つのみが説明の便宜上図１および２に示されるが、さらに多くのものが図９の実施例に関してより詳細に図と共に記載される。絶縁層８１は、好ましくは部分２０において使用される損失の低い絶縁層に類似した材料である。部分２０’の層（部分２０に類似する）は、従来の積層処理を使用して組み立てられる。
図４を参照する。２つの第２多層部分２０’は、共通する仮の多層第1部分３１’に結合され、親出願の好適な実施例および上記にあるような、複数の内部導電層（図示されず）を含んでおり、この導電層は、多層回路基板組立体の要素を形成するために対応する数の絶縁層（図示されず）のそれぞれに結合される（親出願ではＰＣＢと呼ばれる）。従って、図２の実施例は、最終的に接合する工程の間に必要なより少ない積層ステップのため、最終的な印刷回路基板（図４の３０’）を製造する、より単純な手段を表す。すなわち、図４に示される３つの先に形成された多層構造２０’および３１’を積層することのみが必要である。本発明のより幅広い態様に従って、外側部分２０’の１つのみがその下の従来のＰＣＢ３１’に接合されることが注目に値する。積層の後、外側の絶縁層５５’が本構造体に加えられ、導電開口部５１’が図3で示される開口部４５および導電材料５１を形成するために定義された技術に類似する技術を使用して形成される。メッキされたスルーホール８５は、材料５１’に連結された部品を、必要に応じて部分２０’の少なくとも最上層または最下層のいずれか１つに結合される。ＰＣＢ３０’の最も外側の表面同士を結合するために、図３のスルーホール７１同様に、共通するスルーホール７１’が形成される。そうしたスルーホールは、メッキされた導電材料７３’（図３のものと同様）を好ましくは備える。
スルーホール７１および７１’は、一以上の電気部品を第1多層部分３１および３１’の内部の配線にそれぞれ電気的に結合し、よって直接電気的接続をこれらの部品および仮の構造体の間に提供する。従って、本発明は、ベースの内部導電層または構造体全体の第1部分に同じ部品を結合するのに加え、基板の一方の側面上の部品間の接続を確実にするユニークな能力を提供する。こうした二重の接続は、最終製品に周知の製品よりもより高い作動性能を備えるために、本発明の重要な態様を表す。
図５および６において、親出願の発明の２つの別の実施例３０’’および３０’’’が示される。図５の印刷回路基板 ３０”の構造体は、図４に示されるものと類似するが、外側の表面から部分２０’の導電層の１つに延伸する導電スルーホール９１の追加を伴う。従って、付加的な電気部品の先に定義された接続に加えて、ピンを入れられた部品（すなわち図5および図６に示されるピン９３）の接続が可能となる。図６の実施例において、伸長した開口部９５は、部分３１’およびその下部２０’を通して形成される。開口部９５を形成する理由は、ピン９３を嵌入するために適当なクリアランスを形成するためである。メッキされたスルーホールの未使用部分を除去するための従来の「バック・ドリリング」方法とは対照的に、最終的な積層の前に開口部９５は３１’および２０’の上に予め形成される（穿設される）ことができる。バック・ドリリングは、銅のPTH層の一部を除去する。これは、高速信号の処理時に、メッキされたスルーホールの容量性効果を減少させる。バック・ドリリングは、比較的高価かつ実施が困難であるとみなされており、従って、製品の信頼性要因を向上することができるが、製品に関するコストも増加させると考えられる。親出願および本発明の一部として図９において教示される構成は、バック・ドリリングの必要性を否定して、同じ効果を成し遂げる。
図７および８は、親出願の発明の別の態様に従って第２部分２０”の実施例を表す。図８は、図７の線８〜８に沿った断面図であって、部分２０”の上面上の導体のそれぞれの幅の一実施例を例示すると理解される。より幅の広い導体のそれぞれの端にあるスルーホールもまた示される。この構成では、より幅の広い導体１０１は、それの対向端部でメッキされたスルーホール１０３を相互接続するために信号回線として機能する。比較として、より幅が狭い信号ライン１０５は、より幅の広いライン１０１のそれぞれの外側の一対の間に二本一組となって伸びる。一実施例において、ライン１０１は、約約０．００３インチ〜０．０１２インチの幅を有する一方、対応する内側のより狭いラインはそれぞれの０．００２インチ〜約０．０１０の幅を有する。これらのラインは、約０．００３インチ〜約０．０１２インチの間隔を置いて配置されている。二本一組なったより幅が狭い信号ライン１０５の両側上により幅の広いライン１０１を形成する目的は、信号ラインと信号ラインの間に結合するノイズを最小化するために、適当なトレース・インピーダンス制御および信号遮蔽を提供することである。図８に示すように、これらのラインは、メッキされたスルーホール１０３の中央に結合された仮の導電（例えば電源）層１０６の外部に配置されたより幅が狭いラインと共に、部分２０”の両側に配置される。この配列は、最大信号遮蔽を提供することができる連続基準層の有益な特徴を提供する。このことは、より単純な構成の半複合体を提供し、更に異なる絶縁の厚みを有することができるZ接続を伴う区分に対処する（例えば、速い信号対遅い信号）。
図９において、本発明の一実施例に従う多層高速回路基板組立体１２１が示される。組立体１２１は、少なくとも2つ（好ましくはこれより多い）の個々の回路基板１２３、１２５および１２７を有しており、それぞれの基板は交互に配置される導電層１３０を備える多数の絶縁層１２８を有している。先に定義された部分２０および２０’の導電層と同様の導電層１３０は、仮の絶縁層１２８によって互いから電気的に絶縁される。それぞれの基板は複数のスルーホールをその中に備えており、それは前述の３のタイプの１つ以上であってもよい。例えば、仮の基板１２５はメッキされたスルーホール１３１および埋設された（内部）バイア１３３を共に備えており、一方、基板１２３はメッキされたスルーホール１３１およびブラインドバイア１３５を備えている。基板１２７は、メッキされたスルーホール１３１および２つの埋設されたバイア１３３を備える。図示されるスルーホールの数は例示の目的のみであり、それぞれの基板は例示された基板よりも多くのスルーホールを備えることもできると理解される。同じことが、例示された導電層および絶縁層の数にとっても当てはまる。本発明の１実施例において、基板１２３、１２５および１２７のそれぞれは、２〜１２層の絶縁層１２８と、３〜１３層の導電層１３０と、約２０個〜約5万個（後者は本発明の教示を用いて達成できる比較的高密度なものである）の図示される形態のスルーホールを備えることができる。上記のように、それぞれの基板は、他の基板に接合（積層）する前に、一以上のスルーホールを備えて形成することができる。あるいは、メッキスルーホールの場合、基板は図９の組立体を形成するために互いに積層してもよく、かかるホールの少なくともいくつかが組立体を貫通して形成される（例えば機械による穿孔またはレーザーを使用して）。これら３つのスルーホールの配列のいくつかの組合せが、本技術の範囲内において可能である。
図９の実施例において、第１回路基板１２３は、中間絶縁層１３５によって中間回路基板１２５から分離されることが理解され、第３回路基板１２７および中間基板１２５にも同じことが当てはまる。この中間絶縁層は、上記に定義されたように好ましくはステッカーであって、個々の基板の間に絶縁層を形成する。例示されたメッキスルーホール１３１の露出した端部を電気的に接続するために、ペースト１３７が好ましくは使用される。図９において、２つのペーストが基板１２３と１２５の間の接続を供給するために用いられる一方、１つのペーストのみが基板１２５を基板１２７に電気的に接続するために用いられる。ここでのペーストによる接続の数は、例示の目的のみであり、最終製品の最終作動要件によって他のペーストの種類での接続も供給することができるため、本発明の範囲を制限するものではない。例えば、さらに左にある基板１２３のメッキスルーホール１３１をすぐ下の基板１２５のメッキスルーホールに結合することも可能である。こうした接続は、一基板から他の基板へ信号の伝送を可能にするために当然欠かせない。図９に図示された例において、この最後の箇所で信号を導通することは要求されておらず、その接続も提供されない。
前記親出願において規定された発明にあるように、外側の基板１２３および１２７の中を通過する信号の周波数が中間基板１２５における周波数よりも高くても、本発明の範囲内である。外側の基板の一方または両方は、チップキャリアや半導体等の外部部品を直接接続することができると理解される。上記の部品の２つ（チップキャリア１４０）が、図９において破線で部分的に示されており、上側の基板１２３の上に一面のみ示されている。従って、この組立体１２１は、示した側面に部品の結合が必要であれば、外側の基板１２３内において、中間基板１２５内における周波数よりも高い周波数で信号を通過させる能力を有する（部品が同様に搭載される場合には１２７も同様である）。前述のように、両側の表面にある部品を結合し、類似する高速周波数能力を外側の基板に提供することは本発明の範囲内である。こうした構造体において、これらの外側の部品は同じ側で互いに接続され、反対側に配置された部品を互いに接続することが必要であるならば、中間の基板は高速能力を有して形成することもできる。組立体１２１は、これらの可能な接続の組合せの全てを提供することが可能である。特に、高速中間基板の使用を少なくすることによって、この中間基板は従来の高速ではない信号層および電源層からなることができるため、低コストの組立体１２１の供給を可能にし、高速基板を製造するために用いられる工程と比較してコストを下げることが可能である。
チップキャリア、半導体チップ等の部品１４０は、好ましくは１４３に示される前述の半田ボールを使用して個々の導電パッドに結合される。上記の接続は、反対側の部品（図示せず）にも好適である。本明細書において規定する回路基板組立体１２１は、上側の二以上の前記部品を電気的に接続するためにこの組立体（３つの基板１２３、１２５および１２７）の全厚みを実質的に使用する。以下に例示する例は、この目的のためである。
前述のように、図９の回路基板１２３、１２５および１２７のそれぞれは、高速信号が組立体１２１を通過することを可能にする。図９において、4つの信号Ａ〜Ｄは、説明の目的のために示されており、第２部品１４０が第1部品に近接して載置されるかまたは多層基板組立体に距離を置いて載置されるかに関わらず、これらの信号が組立体１２１内において一部品１４０から別の部品１４０にどのように通過するかを示している。上記の接続がどのように可能となるかについての例は、以下に説明される。信号Aは、図９の左側の部品１４０からブラインドバイアスルーホール１３５を下方に通過し、信号層に沿って別のそれぞれのスルーホール（図示せず）を通過し、その後もう一方の部品１４０に戻ることが示される。図で特に見られるように、信号Aはメッキブラインドスルーホールの最大長を利用し、よって、信号損失を引き起こす可能性があるスルーホール「スタブ」は存在しない。同様に、信号Dは右側の部品１４０から下方に通過し、基板１２３内の第1信号層に行き、その後個々の他の部品を通過する（別の部品または同じ部品１４０に別の接続のために上方に戻る別のブラインドメッキスルーホール（図示せず）を含む）。
信号ＢおよびＣは、組立体の厚み内で実質的に通過する信号を使用する場合に、スルーホールのスタブの実質的な除去をおそらく最もよく例示する。信号Bは、部品１４０の左側の導体から基板１２３の全厚みを通して下方に通過し、中間基板１２５内のメッキスルーホール１３１の実質的に全長を通して通過することが示される。次にそれは基板１２５の下側の信号層に沿って左に向かい、隣接するメッキスルーホール１３４を通して基板１２５の一番上の信号層に向かう。この場合、次にそれは内部バイアスルーホール１３３を通して基板１２５内の第２信号層に向かう。この移動の間、信号Bは、それぞれのメッキスルーホールの実質的な最大長を通過し、よってスタブを減らす。図９に示すように信号Ｂが通過するそれぞれのメッキスルーホールにおいて少しの長さしか残らないことが示される。あるいは、信号Bは基板１２５の下部の信号層に沿って隣接する内部バイアスルーホール１３３に向かい、その後基板１２５の下面から第２信号層に向かう。ここでも、メッキスルーホール１３１のごく一部のみが利用されるため、実質的にスタブによる干渉を除去する。従って、ここでのスタブの減少は、上記の信号Bの代替経路よりも大きくなる。
信号Cは、組立体１２１の全厚を実質的に通過し、メッキスルーホール１３１（１つの連続スルーホールを形成している）から基板１２７内に形成された最も下にある信号層に通過する。次に、それは図９の右側に向かい内部バイア１３３を通過し、基板１２７内の第２信号層に向かって上方に移動する。従って、信号Ｃは、配列された基板内の共通するメッキスルーホールの最小スタブのみが残るため、スタブでの損失が実質的に無く通過する。重要なことは、信号Ｃの経路に使用されないスルーホール１３１の残りのスタブは、信号を伝達する信号ラインの１つの配線（トレース）の幅より短いことである。このことは、組立体１２１の残りの信号経路にも当てはまる。
このように、組立体１２１の一部を形成する回路基板１２３、１２５および１２７のそれぞれは、実質的にスタブの損失が起こらない高速信号経路を形成する。このユニークな能力は、信号が通過するそれぞれのスルーホールの全長を実質的に利用する一方、これらのスルーホールの必要以上の長さを通過しない、信号が基板を通過するための新しくユニークなルーティング経路を形成することによって達成される。これらの経路のいくつかにおいて、１つのラインの幅より短いそれぞれのスルーホールの小さい部分だけは利用されず、よって信号の損失が実質的に除去される。ほとんどの経路においては全ての長さが使われる。本明細書において教示されるユニークな経路は、従来の絶縁層および導電層を使用するのと同様、上述した様々なスルーホールを使用することによって、または様々な回路基板を互いに接合する別の手段を使用することによって達成される。図９の実施例において、隣接する基板を結合するためにそれぞれのスルーホールを接合するため導電ペーストを使用してもなおこれらの速度を達成することが可能である。本明細書において例示される信号経路は、例示の目的のみであって、本発明を制限するものではないと理解される。スルーホールおよび信号層の他のいくつかの組合せは、本明細書において教示を使用することによって、容易に可能となる。
信号経路を確実に補強するためにスルーホールに導電ペーストを供給することもまた本発明の範囲内である。上記のペースト（ペースト１３７と同様）は、個々のスルーホール内に配置することができ、このスルーホールを有する複数の基板は、前述の積層ステップを使用して互いに接合される。メッキスルーホールが組立体１２１の全長にわたって実質的に形成される組立体の場合は、本明細書において定義された目的のために導電ペーストを後に形成されたメッキスルーホール内に配置することも可能である。本発明のより広い態様において、回路基板組立体は２つの基板（すなわち１２３および１２５）のみを含むことができることも理解される。
図１０は、本発明の教示を使用して形成することができる電気組立体の２つの実施例である。一組立体（多層高速回路基板組立体１２１）は、印刷回路基板１２２およびチップキャリア１２４を有しており、このチップキャリア１２４（半導体チップ１４０をその上に有する）は第２の高速回路基板組立体を表す。キャリア１２４は、これ自体の基板組立体１２１’および、本明細書において定義される態様の従来の半田ボール１４３を使用して、この組立体の上に載置される少なくとも１つの半導体チップ１４０’を備える。同様に、半田ボール１４３は、回路基板組立体１２１’を印刷回路基板１２２に結合するために用いられる。従って、高速信号をチップ１４０’から印刷回路基板１２２まで提供し、他の電気組立体または、単に本発明の教示を利用して印刷回路基板１２２上に載置された部品に提供することは可能である。上述したように、回路基板組立体１２１’を使用する好適な組立体は、チップキャリアとも呼ばれ、一般的に、導電性接着剤１５１を使用してチップに熱によって結合されるヒートシンク１５０等の付加的な要素を含む。一対のスペーサ１５３はヒートシンクの配置を確実するために形成され、これらのスペーサ１５３も適当な接着剤１５５を使用してキャリア基板の上面に接合される。図１０に示されるチップキャリアは、チップキャリアの他の形態が従来技術において周知であると共に本発明の範囲内であるので、例示の目的のみのためである。こうしたチップキャリアの周知の１つは、本発明の譲受人によってHyperBGAチップキャリアの名称で販売される（HyperBGAはEndicott Interconnect Technologies社の登録商標である）。更なる説明は、必要ではないと思われる。
図１１は、本発明の一実施例に従って情報処理システム２０１を例示する。上記記載の通り、情報処理システム２０１は、パソコン、メインフレームコンピュータ、コンピュータ・サーバ、または他の態様の従来技術において周知の情報処理システムである。一般的に、こうしたシステムは、システムが機能する部品を配置した筐体２０３を利用する。本明細書で定義されるように、上記の機能する部品の１つは、多層回路基板組立体または、可能であれば、その一部として配置された一以上の電子部品を有する１つのみの回路基板を有する。図１１の実施例は図１０に示した回路基板組立体１２１を有することを示し、この組立体は図１０に示される組立体に載置される前述のチップキャリア１２４を有する、図１０および１１に例示される組立体全体１６０である。前述のように、図１１の多層回路基板組立１２１は、好ましくは、その上に載置される複数の付加的な電子部品も有する。更なる説明は、必要ではないと思われる。
従って、必要であればこれらの部品を、基板の内部導電や反対側の部品に結合するのに加えて、チップキャリアや半導体チップ等の様々部品または一表面に配置された他の電子部品の高速接続を提供する、基板およびこの基板を使用するために適用された製品を製造する方法と同様、回路基板および多層回路基板組立は図と共に記載される。その最も単純な形態において、本明細書において教示する回路基板は、複数の絶縁層および導電層を有する１つの基板と、複数のスルーホールとを有する。その最も単純な形態において、多層回路基板組立体は、最終的な多層構造体を形成するために互いに接合された少なくとも２つの上記回路基板を有しており、この構造体は、個々の導電層を結合すると共に必要に応じて高速信号経路を確実にするのに必要であると思われる複数のスルーホールを有する。最も簡単な形態では、本明細書において教示される情報処理システムは、少なくとも１つの回路基板および１つの部品を有しており、多くの場合、このシステムはより高められた高速接続能力を提供するために基板組立体を利用すると理解される。本明細書で定義されるように本発明は、基板の片側の表面と同様に反対側の表面上に部品を結合することができる。こうした構造体を製造するために本明細書において教示される方法は、費用効果が高く、基板製造技術の範囲内に収まる。このように、本発明は、最終的な消費者に比較的低いコストで製造することが可能である。
現時点における本発明の好ましい実施例を図と共に記載したが、さまざまな変更及び変形が添付の請求の範囲に記載の本発明の範囲内においてなされることは当業者にとって明らかである。
以上の通り、本発明の高速回路基板、その製造方法、電気組立体、情報処理システムについて、その電気信号が、スルーホールの最大長を通過することができるため、スルーホール・スタブによる信号の損失を無くすことができて、高速通信や高速演算処理が行え、あらゆる分野での処理時間の短縮が期待できる。
本発明の一態様による、多層回路基板あるいは印刷回路基板の一実施例の部分拡大縦断面図である。 本発明の別の態様による、多層回路基板あるいは印刷回路基板の一実施例の部分拡大縦断面図である。 本発明の一態様による、多層印刷回路基板あるいは印刷回路基板の他の部分における部分拡大縦断面図である。 本発明の別の一態様による、多層印刷回路基板あるいは印刷回路基板の他の部分における部分拡大縦断面図である。 本発明の更に別の一態様による、多層印刷回路基板あるいは印刷回路基板の他の部分における部分拡大縦断面図である。 本発明の更に別の一態様による、多層印刷回路基板あるいは印刷回路基板の他の部分における部分拡大縦断面図である。 本発明の一態様による、多層印刷回路基板に使用することができる回路パターンを例示している部分拡大平面図である。 図７の線７-７に沿った縦断面図である。 本発明の一実施例による、高速回路基板の縦断面図である。 本発明の回路基板の一以上を使用することができる電気組立体の側面図である。 本発明の一以上の回路基板（および電気組立体）を使用することができる情報処理システムの斜視図である。
符号の説明
２０・２０´ 多層部分
２１ 中心導電層
２３ 絶縁材料
２５ 信号層
２７ 下側層
２９ 導電スルーホール
３０・３０´・３０″ 高速印刷回路基板
３１・３´１ 第一多層部分
３３・３５・５１ 外側導体層
４１・４３・５５ 絶縁層
４５・９５ 開口部
６１ 導電材料
７７ 半導体チップ
７９ 半田ボール
８１ 絶縁層
８３ 導電層
７１・８５・９１ スルーホール
９３ ピン
１０１ 導体（ライン）
１０３ スルーホール
１０５ 信号ライン
１２１ 組立体
１２３・１２５・１２７ 回路基板
１２８ 絶縁層
１３０ 導電層
１３１ スルーホール
１３３ バイア
１３５ ブラインドバイア
１３７ ペースト
１４０ チップキャリア
１４３ 半田ボール
１５０ ヒートシンク
１５１ 導電性接着剤
１５３ スペーサ
１５５ 接着剤
２０１ 情報処理システム
２０３ 筺体

Claims (16)

  1. 複数の導電層と、複数の絶縁層と、複数のスルーホールを有した高速回路基板であって、
    前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
    前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸し、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過することを特徴とする高速回路基板。
  2. 前記電気信号は、１秒につき約３．０ギガビット〜約１０．０ギガビットの速度で基板を通過することができる請求項１に記載の高速回路基板。
  3. 前記導電層の数は、約３〜約１３層であって、絶縁層の数は約２〜１２層であって、スルーホールの数は、約２０〜約５０，０００個である請求項１または請求項２に記載の高速回路基板。
  4. 前記基板内のスルーホールは、内部バイア、ブラインドバイア、メッキスルーホールの組み合わせを含む請求項１〜請求項３のいずれかに記載の高速回路基板。
  5. 高速回路基板の製造方法であって、
    複数の導電層を形成する工程と、
    複数の絶縁層を形成する工程と、
    前記導電層を互いから電気的に絶縁するために前記絶縁層の選択された層を前記導電層の選択された対の間に交互に配置する工程と、
    スルーホールが選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にするように複数のスルーホールを間隔を置いた配列で形成する工程と、
    を含んでおり、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過する高速回路基板の製造方法。
  6. 複数の導電層および複数の絶縁層を互いに接合する工程を更に含んでいる請求項５に記載の高速回路基板の製造方法。
  7. 高速回路基板と、少なくとも１つの電子部品を有した電気組立体であって、
    前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
    前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、
    前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
    前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される電気組立体。
  8. 電気信号は、１秒につき約３．０ギガビット〜約１０．０ギガビットの速度で基板を通過することができる請求項７に記載の電気組立体。
  9. 前記導電層の数は、約３〜約１３層であって、絶縁層の数は約２〜１２層であって、スルーホールの数は、約２０〜約５０，０００個である請求項７または請求項８に記載の電気組立体。
  10. 前記基板内のスルーホールは、内部バイア、ブラインドバイア、メッキスルーホールの組合せを含む請求項７〜請求項９のいずれかに記載の電気組立体。
  11. 前記少なくとも１つの電子部品は、半導体チップを有する請求項７〜請求項１０のいずれかに記載の電気組立体。
  12. 前記少なくとも１つの電子部品は、チップキャリアを有する請求項７〜請求項１１のいずれかに記載の電気組立体。
  13. 情報処理システムであって、
    筐体と、高速回路基板と、少なくとも１つの電子部品とを有しており、
    前記高速回路基板は、複数の導電層と、複数の絶縁層と、複数のスルーホールを有しており、
    前記複数の絶縁層は、選択された対の前記導電層の間に交互に配置されると共に導電層を互いから電気的に絶縁する絶縁層であって、前記複数のスルーホールは、前記基板に間隔を置かれて形成されると共に選択された前記絶縁層および前記導電層に延伸しており、これらの選択された前記導電層を電気的に相互接続することによって前記導電層の間の電気信号の伝送を可能にしているスルーホールであって、
    前記電気信号はスルーホール・スタブによる信号の損失を無くすために前記スルーホールの最大長を通過し、
    前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合される情報処理システム。
  14. 前記情報処理システムは、パーソナルコンピュータを含む請求項１３に記載の情報処理システム。
  15. 前記情報処理システムは、メインフレームコンピュータを含む請求項１３または請求項１４に記載の情報処理システム。
  16. 前記情報処理システムは、コンピュータ・サーバを含む請求項１３から請求項１５のいずれかに記載の情報処理システム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416183A (zh) * 2018-04-26 2019-11-05 瞻博网络公司 用于电路互连的结构
CN110517713A (zh) * 2018-05-21 2019-11-29 三星电子株式会社 具有封装基体基底的电子设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101031182A (zh) * 2007-03-23 2007-09-05 华为技术有限公司 印制线路板及其设计方法
US8723047B2 (en) 2007-03-23 2014-05-13 Huawei Technologies Co., Ltd. Printed circuit board, design method thereof and mainboard of terminal product
US7645943B2 (en) * 2007-07-11 2010-01-12 Delphi Technologies, Inc. Configurable printed circuit board
US8813012B2 (en) * 2012-07-16 2014-08-19 Synopsys, Inc. Self-aligned via interconnect using relaxed patterning exposure
TW201515530A (zh) * 2013-10-11 2015-04-16 Adv Flexible Circuits Co Ltd 電路板高頻信號連接墊的抗衰減結構
CN107396534B (zh) * 2016-05-16 2019-10-18 明泰科技股份有限公司 传输线的阻抗匹配架构
CN109661116B (zh) * 2018-11-28 2021-08-03 惠州中京电子科技有限公司 一种线路板定位盲孔底盘缺损补救方法
CN110740591B (zh) * 2019-10-25 2021-06-25 珠海杰赛科技有限公司 一种多层印制板的盲孔加工方法
TWI812331B (zh) * 2022-07-06 2023-08-11 凌華科技股份有限公司 提升行動ＰＣＩ Ｅｘｐｒｅｓｓ模組ＰＤＮ的電路板結構
TWI832699B (zh) * 2023-02-13 2024-02-11 光林智能科技股份有限公司 電路板模組及其製作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912809A (en) * 1997-01-21 1999-06-15 Dell Usa, L.P. Printed circuit board (PCB) including channeled capacitive plane structure
US5995376A (en) * 1997-05-20 1999-11-30 National Instruments Corporation Chassis which includes configurable slot 0 locations
US6160718A (en) * 1998-12-08 2000-12-12 Viking Components Multi-chip package with stacked chips and interconnect bumps
US6288902B1 (en) * 1999-05-25 2001-09-11 Hewlett-Packard Company Modular data storage system for reducing mechanical shock and vibrations
CN1316858C (zh) * 2001-04-27 2007-05-16 日本电气株式会社 高频电路基板及其制造方法
JP3666411B2 (ja) * 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
US6822876B2 (en) * 2002-02-05 2004-11-23 Force10 Networks, Inc. High-speed electrical router backplane with noise-isolated power distribution
JP3803596B2 (ja) * 2002-03-14 2006-08-02 日本電気株式会社 パッケージ型半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416183A (zh) * 2018-04-26 2019-11-05 瞻博网络公司 用于电路互连的结构
US11937368B2 (en) 2018-04-26 2024-03-19 Openlight Photonics, Inc. Structure for circuit interconnects
CN110517713A (zh) * 2018-05-21 2019-11-29 三星电子株式会社 具有封装基体基底的电子设备

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