JP2010519769A - 高速メモリパッケージ - Google Patents

Abstract

本半導体パッケージは誘電体層、トレース層、導電層、ダイおよびアンダーフィル層を含む。誘電体層は第１の面とそれに対向する第２の誘電体層面とを有する。複数のビアは誘電体層を第１の誘電体層面から第２の誘電体層面へ貫通する。複数の半田ボールは第２の誘電体層面に配置される。半田ボールのそれぞれはビアの相異なる一つに電気的に接続される。ダイは半田ボールに電気的に接続される。導電層は第２の誘電体層面とダイとの間に配置される。導電層は、半田ボールが導電層に接触することなく（すなわち物理的または電気的接触なしに）ビアに電気的に接続できるようにする導電層を貫通する窓を画定する。アンダーフィル層はダイと導電層との間に形成され、トレース層は第１の誘電体層面に形成される。トレース層のトレースはビアを他の半田ボールに電気的に接続する。

Description

本明細書の開示内容は多層半導体パッケージに関し、詳細には導電層を貫通する窓を画定する導電層を含むメモリパッケージに関する。

半導体パッケージは一つまたは複数の半導体ダイを収容する筐体である。半導体ダイは通常、様々な超小型電子回路が形成された単一の正方形または矩形の半導体材料片である。メモリパッケージは、内蔵されたダイを物理的および環境的損傷から保護すること、ダイをプリント回路基板（ＰＣＢ）に物理的かつ電気的に接続することの両方の役目を果たす。

最近、メモリパッケージ内の高速信号の要求により、回路を遮蔽するためのパッケージ内の接地面の必要が生じている。しかしながら、ダイとＰＣＢとの間の配線が長ければ長いほど、特に高速信号に対するインピーダンスは大きくなる（これは信号品位問題を引き起こし得る）。

フリップチップパッケージは短い電気的配線長を提供するために開発されたが、従来のフリップチップパッケージは機械的安定性と高密度信号ルーティングを提供するために高価で厚いビルドアップ基板層を利用する。これらのパッケージは設計と製造が複雑である。

したがって、パッケージの機械的強度で妥協することなく、接地されかつ電磁遮蔽された薄いパッケージであって短い電気的配線長を有するパッケージを提供することが望ましい。

本発明の性質と目的をよりよく理解するために、添付図面と併せた以下の詳細な説明を参照すべきである。

例示的な実施形態による半導体パッケージの断面図である。

図１の線ＩＩ−ＩＩに沿って描かれた図である。

図１の線ＩＩＩ−ＩＩＩに沿って描かれた図である。

図１の線ＩＶ−ＩＶに沿って描かれた図である。

図１の線Ｖ−Ｖに沿って描かれた図である。

例示的な実施形態による半導体パッケージの分解透視図である。

同じ参照符号は添付図面のいくつかの図面にわたって同じまたは類似の構成要素を指す。

以下の例示的な実施形態は、ダイ、誘電体層、電気経路および導電層を有する多層半導体パッケージを提供することにより従来技術の問題に対処する。ダイは電気的コネクタを含む。誘電体層は第１の誘電体層面とそれに対向する第２の誘電体層面を含む。電気経路は誘電体層を第１の誘電体層面から第２の誘電体層面へ貫通する。導電層はダイと第１の誘電体層面との間に配置される。導電層は、電気的コネクタが導電層と接触することなく電気経路に電気的に接続できるようにする導電層を貫通する窓を画定する。いくつかの実施形態では、導電層は電気的および／または熱的伝導性を有し、機械的補強材、接地面、電力面または磁気遮蔽の機能を果たす。

図１には、半導体パッケージ１００の例示的な実施形態を示す。いくつかの実施形態では、半導体パッケージ１００は誘電体層４０、随意のトレース層５０、導電層３０、ダイ１０および随意のアンダーフィル層２０を含む。パッケージ１００はまた、さらに多いまたは少ない層を含んでもよい。誘電体層４０は対向する第１と第２の面を有する。誘電体層４０は、限定するものではないが、ポリイミド、液晶ポリマー（ＬＣＰ）、あるいはＦＲ−４（Flame Resistant 4）またはＢＴなどのエポキシ樹脂系複合材料などの任意の好適な材料で作られてよい。

ビアなどの複数の電気経路４４は、誘電体層を第１の誘電体層面から第２の誘電体層面に貫通する。半田バンプまたはボールなどの複数の電気的コネクタ６０ａは第２の誘電体層面の近傍に配置される。一般的には、電気的コネクタ６０ａのそれぞれは電気経路４４の相異なる一つに電気的に接続される。ダイ１０は電気的コネクタ６０ａに電気的に接続される。導電層３０は誘電体層４０とダイ１０との間に配置され、いくつかの実施形態では第２の誘電体層面上に形成される。導電層３０は、電気的コネクタ６０ａが導電層３０に接触することなく（すなわち導電層３０との物理的または電気的接触なしに）電気経路４４に電気的に接続できるようにする導電層３０を貫通する一つまたは複数の窓３２を画定する。電気的コネクタ６０ａは通常、パッケージが組み立てられる前にメモリダイ１０に付けられる。例えば、半田ボールまたはバンプが使用される場合、この処理はバンプ処理と呼ばれる。

随意のアンダーフィル層２０はダイ１０と導電層３０との間に形成される。アンダーフィル層２０はエポキシなどの誘電体材料で作られる。

随意のトレース層５０は第１の誘電体層面に形成される。トレース層５０のトレース５６（図５）は、電気経路４４を他の電気的コネクタ６０ａに電気的に接続する。いくつかの実施形態では、誘電体層４０とトレース層５０は併せて、限定するものではないが銅／ポリイミドテープなどのフレックステープを構成する。フレックステープは金属層上に１層または２層の金属層とソルダマスクを有することができる。

いくつかの実施形態では、パッケージ１００は半田ボール／バンプなどの一つまたは複数の第２の電気的コネクタ６０ｂを介しプリント回路基板（ＰＣＢ）（図示せず）に電気的に接続するように構成される。第２の電気的コネクタ６０ｂは通常、パッケージ組立工程の終わりにトレース層５０に付けられ、ボールグリッドアレイ（ＢＧＡ）等を形成することができる。

いくつかの実施形態では、半導体ダイ１０は、ランダムアクセスメモリ（ＲＡＭ）ダイなどのメモリダイである。これらの実施形態では、ＲＡＭダイは、限定するものではないがダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ダブルデータレートＲＡＭ（ＤＤＲ）、ＤＤＲ２、ＤＤＲｎ、Ｒａｍｂｕｓ ＸＤＲ ＤＲＡＭ、あるいは限定するものではないがグラフィックＤＤＲ（ＧＤＤＲ）、ＧＤＤＲ２、ＧＤＤＲｎ、あるいは多層基板を使用する他の高速ＤＲＡＭなどのグラフィックメモリであってよい。

図２には、図１の線ＩＩ−ＩＩから見た半導体ダイ１０の底部を示す。ダイへの入力とダイからの出力は半田パッド１２などの電気接点に電気的に接続される。これらの電気接点は電気的コネクタ６０ａに電気的に接続するように構成される。いくつかの実施形態では、電気接点は図２に示すように列を成して配置される。

図３には、図１の線ＩＩＩ−ＩＩＩから見た導電層３０の上部を示す。導電層３０は、導電層を完全に（すなわち導電層の実質的に平坦な面から他方に）貫通する一つまたは複数の窓３２を画定する。本発明は窓３２のいかなる特定数にも限定されないということを理解されたい。実際、以下に検討される図６では３つの窓３２を有する実施形態を示す。各窓３２は、電気的コネクタ６０ａ（または電気経路４４）が導電層３０と物理的に接触することなく、電気経路がダイ１０と電気経路４４との間に形成され得るように構成され寸法決めされる。換言すれば、各窓３２は、電気接点６０ｂからダイ１０への電気経路が導電層３０から電気的に絶縁されるように構成される。例えばいくつかの実施形態では、添付図面に示すように電気的コネクタ６０ａは窓の長さに沿って少なくとも一列に配置される。電気的コネクタ６０ａは、物理的かつ電気的に窓３２の端部（としたがって導電層３０）から絶縁されるように各窓３２より狭い。したがって電気的コネクタ６０ａは窓３２の側面に決して触れない。いくつかの実施形態では、各窓３２は実質的に矩形であり、約５ｍｍ〜１５ｍｍの長さと約０．１０ｍｍ〜３．０ｍｍの幅を有する。

また、いくつかの実施形態では、ダイ１０上の半田パッド１２と、誘電体層４０を貫通する電気経路４４とは、窓３２の長さに沿った一つまたは複数の列で配置される。これにより、半田パッド１２と電気経路４４もまた導電層３０から物理的かつ電気的に絶縁されることを保証する。

いくつかの実施形態では、導電層３０はＦｅＮｉ３６（インバール）、Ｃｕ、および／またはＣｕ−インバール−Ｃｕ、または４２合金材料などの金属フォイルである。いくつかの実施形態では、導電層３０の厚さは約５μｍ〜１５０μｍである。また、いくつかの実施形態では、導電層３０は任意の好適な技術を使用することにより誘電体層３０上に形成される。

図４には、図１の線ＩＶ−ＩＶから見た誘電体層４０による断面図を示す。上述のように、電気経路４４は、電気接点６０ｂとトレース層５０（図１）に電気的かつ機械的に接続する導電性ビアであってよい。いくつかの実施形態では、各ビアは、誘電体層４０を貫通する導電性経路を形成する。いくつかの実施形態では、ビアは約２５μｍ〜２５０μｍの直径を有する。いくつかの実施形態では、図示のようにビアは実質的に円錐台状、すなわちダイ１０に近ければ近いほど直径がトレース層５０近くの直径より大きい先細り状である。あるいはビアは円筒状または同様のものであってよい。

各ビアは、多くの技術を使用して形成される中央部すなわち「ドリル」部を含んでもよい。例えば、限定するものではないが、様々な機械的穴あけ、レーザー穴あけ、またはフォトリソグラフィ技術を使用してビアホールを形成することができる。ビアホールが様々な層に形成された後、一つまたは複数の導電性材料（銅など）がビアホール内に蒸着される。導電性材料は参照符号４４（２）で示すように完全にビアホールを充填してもよいし、あるいは導電性材料は参照符号４４（１）で示すように導電性材料内に中空空間を残してビアホールの壁のみをめっきしてもよい。導電性材料がビアホールのみをめっきする場合、ビア内の中空空間は様々な誘電体材料で充填されてもよいし、あるいは中空のままであってもよい。導電性材料は、めっきまたはペースト充填を含む多様な技術を使用してビアホール内に塗布されてもよいしあるいは蒸着されてもよい。いくつかの実施形態では、ビアは固体でもよく、例えばフォトリソグラフィ技術を使用して形成される。

図５には、図１の線Ｖ−Ｖから見たトレース層５０による図を示す。いくつかの実施形態では、トレース層５０は、電気経路４４にアライメントされ接続された第１の半田パッド５４（１）に電気的に接続された導電性トレース５６を含む。導電性トレース５６はまた、電気的コネクタ６０ｂ（図１）に機械的かつ電気的に接続されるように構成され寸法決めされた第２の半田パッド５４（２）に電気的に接続される。トレース５６は、フォトリトグラフィ、レーザーエッチング、または他の好適な方法を使用して形成され、銅などの様々な導電性材料から構成されてよい。

導電層３０が接地面または電力面として使用されるいくつかの実施形態では、以下に説明されるように、導電層３０は、誘電体層を貫通する電気経路４４、トレース層および電気的コネクタ６０ｂを通ってＰＣＢ（図示せず）に電気的に接続することができる。導電層３０とＰＣＢ（図示せず）との間のこれらの電気的コネクタは、限定するものではないがビアとトレースと上述のものに類似の半田ボール／バンプとの組み合わせなどの任意の適切な導電性素子を含むことができる。それらの構成にかかわらず、これらの電気配線経路は、ダイ１０をＰＣＢ（図示せず）に接続する電気配線経路から物理的かつ電気的に絶縁される。

図６は、別の例示的な実施形態による半導体パッケージの分解透視図である。半導体パッケージは、半導体ダイ１１０、導電層１３０、誘電体層１４０およびトレース層１５０を含む上述の同じ構造体の多くを含む。しかしながらこの実施形態では、導電層は、窓を通して少なくとも４列の半田ボールまたはバンプ１６０ａを収容するように構成され寸法決めされた３つの窓１３２を含む。

ダイ１１０の製造中、半田ボールまたはバンプ１６０ａをダイ１１０の下側の接触パッド１１２に機械的かつ電気的に接続することができる。例えば、半導体パッケージがフリップチップまたはＣ４（Controlled Collapse Chip Connection）メモリパッケージ（いくらかのワイヤボンドを含んでもよいし含まなくてもよい）の場合、半田バンプは最終ウエハ処理工程中にチップパッド１１２上に蒸着される。

パッケージの組立中に、トレース層１５０と導電層１３０を誘電体層１４０の両面に形成することができる。このとき、トレース層１５０上に半田ボールまたはバンプ１６０ｂを形成することができる。簡単にするために２層の金属層組立について説明したが、いくつかの実施形態では任意の数の金属層を使用することができることに留意すべきである。例えば、誘電体層１４０は複数の誘電体と導電層との交互層で置き換えられてよい。

次に、ダイ１１０は、半田ボールまたはバンプ１６０ａが導電層１３０に触れることなく導電層１３０の窓１３２を貫通するようにパッケージの残りの部分上にアライメントされる。このとき、半田ボールまたはバンプ１６０ａは半田リフロー工程などを介しビア１４４に機械的かつ電気的に接続される。他の実施形態では、半田ボールまたはバンプ１６０ａは、上述の先細りの側壁などのビア１４４内に食い込み、ビア１４４に直接、電気的かつ機械的に接続される。

次に、導電層３０とダイ１０との間にアンダーフィル層（図１の層２０と同様）を形成することができ、これにより封入工程と同様にダイの両側を覆う。

導電層１３０は任意の所望の特性を有するように設計されてよい。例えば、窓１３２の寸法、形状および配置だけでなく導電層３０の材料と厚さは、パッケージを設計する際に選択することができる。導電層１３０は、接地面、電力面、機械的補強材、電磁遮蔽面、および／またはパッケージの冷却を助ける熱導体として機能するように設計することができる。導電層は雑音を低減するために使用されてもよい。

組み立てられると、ダイ１１０上の半田パッド１１２は半田ボールまたはバンプ１６０ａに電気的に接続され、半田ボールまたはバンプ１６０ａはビア１４４に電気的に接続され、ビア１４４はトレース層１５０に電気的に接続され、トレース層１５０は半田ボールまたはバンプ（図１の６０ｂと同様）に接続される。半田ボールまたはバンプはパッケージをＰＣＢ（図示せず）に接続するために使用される。このため、いくつかの実施形態では、電気経路はダイ１１０とＰＣＢ（図示せず）との間に形成される。したがって、各電気経路は導電層１３０の厚さを貫通するが、導電層１３０から物理的および／または電気的に絶縁される。

以上の説明では様々な実施形態を記載した。これらの実施形態は、添付請求の範囲に記載の様々な要素および／または動作を組み入れている。これらの実施形態は法的要件を満たすために特定性をもって記載されている。しかしながら、上述の記載自体は本特許の範囲を限定することを意図しない。むしろ、請求の範囲に記載の発明は、現在または将来の技術と併せ、異なる要素および／または動作、あるいは本明細書に記載したものと類似の要素および／または動作の組み合わせを含む他の方法で実施され得ると意図される。

Claims (33)

1. 電気的コネクタを有するダイと、
   第１の誘電体層面とその対向する第２の誘電体層面を含む誘電体層と、
   前記第１の誘電体層面から前記第２の誘電体層面へ前記誘電体層を貫通する電気経路と、
   前記ダイと前記第１の誘電体層面との間に配置された導電層であって、前記電気的コネクタが前記導電層と接触することなく前記電気経路に電気的に接続できるようにする前記導電層を貫通する窓を画定する導電層と、
   を含む多層メモリパッケージ。
2. 前記電気的コネクタは前記ダイへの入力または出力接続である、請求項１に記載のパッケージ。
3. 前記電気的コネクタは接触パッドである、請求項１に記載のパッケージ。
4. 前記電気的コネクタを前記電気経路に電気的に接続する追加の電気的コネクタをさらに含む、請求項１に記載のパッケージ。
5. 前記追加の電気的コネクタは半田ボールまたはバンプである、請求項４に記載のパッケージ。
6. 前記ダイは複数の電気的コネクタを有し、前記電気的コネクタのそれぞれは前記誘電体層を貫通する相異なる電気経路に接続される、請求項１に記載のパッケージ。
7. 前記導電層は導電性である、請求項１に記載のパッケージ。
8. 前記導電層は熱伝導性である、請求項１に記載のパッケージ。
9. 前記導電層は機械的補強材として機能する、請求項１に記載のパッケージ。
10. 前記導電層はフォイル層である、請求項１に記載のパッケージ。
11. 前記導電層は、４２合金、ＦｅＮｉ３６（インバール）、Ｃｕ、およびＣｕ−インバール−Ｃｕからなる群から選択される材料で作られる、請求項１に記載のパッケージ。
12. 前記導電層は接地面として機能するように構成される、請求項１に記載のパッケージ。
13. 前記導電層は電力面として機能するように構成される、請求項１に記載のパッケージ。
14. 前記窓は実質的に前記導電層の中央に配置される、請求項１に記載のパッケージ。
15. 前記窓は約５ｍｍ〜１５ｍｍの長さと約０．１０ｍｍ〜３．０ｍｍの幅からなり、前記導電層は約５μｍ〜１５０μｍの厚さからなる、請求項１に記載のパッケージ。
16. 前記窓は実質的に矩形形状からなる、請求項１に記載のパッケージ。
17. 前記ダイは、前記窓の長さに沿って列を成して配置された複数の電気的コネクタを有する、請求項１６に記載のパッケージ。
18. 前記第２の誘電体層面に接続されたトレース層をさらに含む、請求項１に記載のパッケージ。
19. 前記電気経路は前記誘電体層を貫通するビアを含む、請求項１８に記載のパッケージ。
20. 複数の追加層をさらに含む、請求項１に記載のパッケージ。
21. 前記電気経路は、前記パッケージの前記追加層の少なくとも一つの上またはその中に配置された一つまたは複数のトレースを含む、請求項２０に記載のパッケージ。
22. 前記第２の誘電体層面の前記電気経路に接続された半田ボールをさらに含む、請求項１に記載のパッケージ。
23. 前記誘電体層はフレキシブルテープである、請求項１に記載のパッケージ。
24. 前記誘電体層は、ポリイミド、液晶ポリマー、ＦＲ−４エポキシ樹脂系繊維ガラス複合材料、およびＢＴ系複合材料からなる群から選択される材料で作られる、請求項１に記載のパッケージ。
25. 前記ダイと前記導電層との間にアンダーフィル層をさらに含む、請求項１に記載のパッケージ。
26. 第１の誘電体層面とその対向する第２の誘電体層面を含む誘電体層と、
    前記第１の誘電体層面から前記第２の誘電体層面へ前記誘電体層を貫通する複数の電気経路と、
    前記第２の誘電体層面に配置された複数の電気的コネクタであって、前記電気的コネクタのそれぞれが前記電気経路の相異なる一つに電気的に接続された、電気的コネクタと、
    前記電気的コネクタに電気的に接続されたダイと、
    前記第２の誘電体層面と前記ダイとの間に配置された導電層であって、前記電気的コネクタが前記導電層に接触することなく前記電気経路に電気的に接続できるようにする前記導電層を貫通する窓を画定する導電層と、
    を含む半導体パッケージ。
27. 前記ダイと前記導電層との間にアンダーフィル層をさらに含む、請求項２６に記載のパッケージ。
28. 前記電気的コネクタは半田ボールである、請求項２６に記載のパッケージ。
29. 前記電気経路に電気的に接続される、前記第１の誘電体層面のトレース層をさらに含む、請求項２８に記載のパッケージ。
30. 前記トレース層に接続された追加の半田ボールをさらに含む、請求項２９に記載のパッケージ。
31. 前記複数の電気経路は前記誘電体層を貫通するビアである、請求項２６に記載のパッケージ。
32. 第１の面とその対向する第２の面を含む非導電層と、
    複数の第１の通電手段であって、前記第１の面から前記第２の面へ前記非導電層を貫通する手段と、
    それぞれが前記複数の第１の手段の相異なる一つに電気的に接続される、前記第２の面に配置された複数の第２の通電手段と、
    前記第２の手段に電気的に接続された半導体装置と、
    前記第２の面と前記半導体装置との間に配置された導電層であって、前記第２の手段が前記導電層に接触することなく前記第１の手段に電気的に接続できるようにするための手段を提供する導電層と、
    を含む半導体パッケージ。
33. 一つまたは複数の半導体パッケージを含むシステムであって、前記半導体パッケージのそれぞれが、
    第１の誘電体層面とその対向する第２の誘電体層面を含む誘電体層と、
    前記第１の誘電体層面から前記第２の誘電体層面へ前記誘電体層を貫通する複数のビアと、
    それぞれが前記ビアの相異なる一つに電気的に接続される、前記第２の誘電体層面に配置された複数の半田ボールと、
    前記半田ボールに電気的に接続されたダイと、
    前記第２の誘電体層面と前記ダイとの間に配置された導電層であって、前記半田ボールが前記導電層に接触することなく前記導電層を貫通して前記ビアに電気的に接続できるようにする窓を画定する導電層と、
    前記ダイと前記導電層との間のアンダーフィル層と、
    前記ビアに電気的に接続される、前記第１の誘電体層面に接続されたトレース層と、
    を含むシステム。

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