JP2019062092A - プリント配線板 - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 324
- 239000011347 resin Substances 0.000 claims description 139
- 229920005989 resin Polymers 0.000 claims description 139
- 238000009413 insulation Methods 0.000 claims description 86
- 230000000149 penetrating effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 396
- 230000007423 decrease Effects 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000012792 core layer Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0391—Using different types of conductors
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
【課題】 接続信頼性の高いプリント配線板の提供【解決手段】 実施形態のプリント配線板は、第１ビルドアップ層５０Ｆと第１ビルドアップ層５０Ｆ上に形成されている第２ビルドアップ層６０と第２ビルドアップ層６０上に形成されている第３ビルドアップ層７０を有する。そして、第１ビルドアップ層５０Ｆに形成されている第１ビア導体１５６Ｆの径ｃ１は第２ビルドアップ層６０に形成されている第２ビア導体５６の径ｃ２より大きく、第２ビルドアップ層６０に形成されている第２ビア導体５６の径ｃ２は第３ビルドアップ層７０に形成されている第３ビア導体３７６Ｆの径ｃ３より大きい。【選択図】 図２
Description
本発明は、第１ビルドアップ層と第２ビルドアップ層と第３ビルドアップ層とを有するプリント配線板に関する。
特許文献１は、ベース配線基板とベース配線基板上に形成されている再配線部とからなる配線基板を開示している。
[特許文献１の課題]
特許文献１の配線基板はベース配線基板とベース配線基板上の再配線部で形成されている。そして、ベース配線基板に形成されているビアホールＶＨ１、ＶＨ２、ＶＨ３の径は２０μｍ〜６０μｍであり、再配線部に形成されているビアホールＶＨ４、ＶＨ５、ＶＨ６の径は１０μｍ〜２０μｍである。特許文献１の配線基板では、ベース配線基板と再配線部が直接繋がっている。そのため、特許文献１の配線基板がヒートショック等の衝撃を受けると、ベース配線基板と再配線部との界面にストレスが集中すると考えられる。特許文献１では、ベース配線基板内のビアホールの径と再配線部内のビアホールの径が大きく異なる。そのため、再配線部に形成されているビアホールとベース配線基板間の接続信頼性が低下すると予想される。
特許文献１の配線基板はベース配線基板とベース配線基板上の再配線部で形成されている。そして、ベース配線基板に形成されているビアホールＶＨ１、ＶＨ２、ＶＨ３の径は２０μｍ〜６０μｍであり、再配線部に形成されているビアホールＶＨ４、ＶＨ５、ＶＨ６の径は１０μｍ〜２０μｍである。特許文献１の配線基板では、ベース配線基板と再配線部が直接繋がっている。そのため、特許文献１の配線基板がヒートショック等の衝撃を受けると、ベース配線基板と再配線部との界面にストレスが集中すると考えられる。特許文献１では、ベース配線基板内のビアホールの径と再配線部内のビアホールの径が大きく異なる。そのため、再配線部に形成されているビアホールとベース配線基板間の接続信頼性が低下すると予想される。
本発明に係るプリント配線板は、第１樹脂絶縁層と前記第１樹脂絶縁層上の第１導体層と前記第１樹脂絶縁層を貫通し前記第１導体層に繋がる第１ビア導体とを有する第１ビルドアップ層と、前記第１ビルドアップ層上に形成されている第２樹脂絶縁層と前記第２樹脂絶縁層上の第２導体層と前記第２樹脂絶縁層を貫通し前記第２導体層に繋がる第２ビア導体とを有する第２ビルドアップ層と、前記第２ビルドアップ層上に形成されている第３樹脂絶縁層と前記第３樹脂絶縁層上の第３導体層と前記第３樹脂絶縁層を貫通し前記第３導体層に繋がる第３ビア導体とを有する第３ビルドアップ層、とからなる。そして、前記第１ビア導体は前記第１導体層と前記第１ビア導体との間の界面に第１ビア導体の径を有し、前記第２ビア導体は前記第２導体層と前記第２ビア導体との間の界面に第２ビア導体の径を有し、前記第３ビア導体は前記第３導体層と前記第３ビア導体との間の界面に第３ビア導体の径を有し、前記第１ビア導体の径は前記第２ビア導体の径より大きく、前記第２ビア導体の径は前記第３ビア導体の径より大きい。
[実施形態の効果]
本発明の実施形態のプリント配線板は、第１ビルドアップ層と第１ビルドアップ層上に形成されている第２ビルドアップ層と第２ビルドアップ層上に形成されている第３ビルドアップ層とを有する。そして、各ビルドアップ層に形成されているビア導体の径は第１ビルドアップ層、第２ビルドアップ層、第３ビルドアップ層の順で小さくなる。このように、実施形態では、ビア導体の径は段階的に小さくなる。ビア導体の径が徐々に小さくなる。そのため、実施形態のプリント配線板が衝撃を受けても、第１ビルドアップ層と第２ビルドアップ層との間の界面と第２ビルドアップ層と第３ビルドアップ層との間の界面にストレスが分散すると考えられる。ストレスの大きさが第１ビルドアップ層、第２ビルドアップ層、第３ビルドアップ層の順で徐々に変化すると考えられる。そのため、実施形態のプリント配線板によれば、第１ビルドアップ層と第２ビルドアップ層との間の界面で接続信頼性が低下し難いと考えられる。第２ビルドアップ層と第３ビルドアップ層との間の界面で接続信頼性が低下し難いと考えられる。
本発明の実施形態のプリント配線板は、第１ビルドアップ層と第１ビルドアップ層上に形成されている第２ビルドアップ層と第２ビルドアップ層上に形成されている第３ビルドアップ層とを有する。そして、各ビルドアップ層に形成されているビア導体の径は第１ビルドアップ層、第２ビルドアップ層、第３ビルドアップ層の順で小さくなる。このように、実施形態では、ビア導体の径は段階的に小さくなる。ビア導体の径が徐々に小さくなる。そのため、実施形態のプリント配線板が衝撃を受けても、第１ビルドアップ層と第２ビルドアップ層との間の界面と第２ビルドアップ層と第３ビルドアップ層との間の界面にストレスが分散すると考えられる。ストレスの大きさが第１ビルドアップ層、第２ビルドアップ層、第３ビルドアップ層の順で徐々に変化すると考えられる。そのため、実施形態のプリント配線板によれば、第１ビルドアップ層と第２ビルドアップ層との間の界面で接続信頼性が低下し難いと考えられる。第２ビルドアップ層と第３ビルドアップ層との間の界面で接続信頼性が低下し難いと考えられる。
[実施形態]
図１は、実施形態のプリント配線板１０の断面を示す。
プリント配線板１０は、第１面Ｆと第１面Ｆと反対側の第２面Ｓとを有するコア基板３０と、コア基板３０の第１面Ｆ上に形成されている上側のビルドアップ層Ｂｕ１と、コア基板３０の第２面Ｓ上に形成されている下側のビルドアップ層Ｂｕ２、とを有する。
プリント配線板１０は、さらに、上側のビルドアップ層Ｂｕ１上に形成されている第１ソルダーレジスト層９０Ｆと下側のビルドアップ層Ｂｕ２上に形成されている第２ソルダーレジスト層９０Ｓとを有することができる。
図１は、実施形態のプリント配線板１０の断面を示す。
プリント配線板１０は、第１面Ｆと第１面Ｆと反対側の第２面Ｓとを有するコア基板３０と、コア基板３０の第１面Ｆ上に形成されている上側のビルドアップ層Ｂｕ１と、コア基板３０の第２面Ｓ上に形成されている下側のビルドアップ層Ｂｕ２、とを有する。
プリント配線板１０は、さらに、上側のビルドアップ層Ｂｕ１上に形成されている第１ソルダーレジスト層９０Ｆと下側のビルドアップ層Ｂｕ２上に形成されている第２ソルダーレジスト層９０Ｓとを有することができる。
上側のビルドアップ層Ｂｕ１は、コア基板３０の第１面Ｆ上に形成されている第１ビルドアップ層５０Ｆと第１ビルドアップ層５０Ｆ上に形成されている第２ビルドアップ層６０と第２ビルドアップ層６０上に形成されている第３ビルドアップ層７０で形成されている。
コア基板３０は第１面Ｆと第１面Ｆと反対側の第２面Ｓとを有するコア層２０とコア層２０の第１面Ｆ上に形成されている第５導体層３４Ｆとコア層２０の第２面Ｓ上に形成されている第６導体層３４Ｓを有する。コア基板は、さらに、コア層２０を貫通するスルーホール導体３６を有する。第５導体層３４Ｆと第６導体層３４Ｓはスルーホール導体３６を介して接続されている。
第１ビルドアップ層５０Ｆは、コア基板３０の第１面Ｆと第５導体層３４Ｆ上に形成されている第１樹脂絶縁層１５０Ｆと、第１樹脂絶縁層１５０Ｆ上に形成されている第１導体層１５８Ｆと、第１樹脂絶縁層１５０Ｆを貫通し、第１導体層１５８Ｆに接続する第１ビア導体１５６Ｆを有する。第１導体層１５８Ｆは第１ビア導体１５６Ｆの直上に形成されている第１ビアランド１５６ＦＬを有する。第１ビアランド１５６ＦＬは第１ビア導体１５６Ｆの直上と第１ビア導体１５６Ｆの周りに形成されている。第１ビアランド１５６ＦＬと第１ビア導体１５６Ｆは同時に形成されていて、両者は一体的に形成されている。第１ビア導体１５６Ｆは第１樹脂絶縁層１５０Ｆを貫通する第１ビア導体１５６Ｆ用の開口１５６ＦＯ内に形成されている。第１樹脂絶縁層１５０Ｆの数と第１導体層１５８Ｆの数は複数であることが好ましい。上側のビルドアップ層Ｂｕ１の反りを小さくすることができる。上側のビルドアップ層Ｂｕ１内のストレスの集中を抑えることができる。図１の例では、第１樹脂絶縁層１５０Ｆの数と第１導体層１５８Ｆの数は複数である。第１樹脂絶縁層１５０Ｆの数は６であり、第１導体層１５８Ｆの数は６である。第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆは交互に積層されている。第１樹脂絶縁層１５０Ｆの数が複数の場合、第１ビア導体１５６Ｆは各第１樹脂絶縁層１５０Ｆ内に形成されている。第１樹脂絶縁層１５０Ｆを挟んでいる導体層は第１ビア導体１５６Ｆで接続される。
第１樹脂絶縁層の数が複数である場合、第１ビルドアップ層５０Ｆはコア基板３０の直上に形成されている第１樹脂絶縁層（コア基板上の第１樹脂絶縁層）１５０ＦＢとそれ以外の第１樹脂絶縁層（上側の第１樹脂絶縁層）１５０ＦＵを有する。上側の第１樹脂絶縁層１５０ＦＵは第１導体層１５８Ｆで挟まれ、コア基板上の第１樹脂絶縁層１５０ＦＢは第１導体層１５８Ｆと第５導体層３４Ｆで挟まれる。上側の第１樹脂絶縁層１５０ＦＵを貫通する第１ビア導体１５６Ｆは隣接する第１導体層１５８Ｆを接続する。コア基板上の第１樹脂絶縁層１５０ＦＢを貫通する第１ビア導体１５６Ｆは第１導体層１５８Ｆと第５導体層３４Ｆを接続する。
第１樹脂絶縁層の数が複数である場合、第１ビルドアップ層５０Ｆはコア基板３０の直上に形成されている第１樹脂絶縁層（コア基板上の第１樹脂絶縁層）１５０ＦＢとそれ以外の第１樹脂絶縁層（上側の第１樹脂絶縁層）１５０ＦＵを有する。上側の第１樹脂絶縁層１５０ＦＵは第１導体層１５８Ｆで挟まれ、コア基板上の第１樹脂絶縁層１５０ＦＢは第１導体層１５８Ｆと第５導体層３４Ｆで挟まれる。上側の第１樹脂絶縁層１５０ＦＵを貫通する第１ビア導体１５６Ｆは隣接する第１導体層１５８Ｆを接続する。コア基板上の第１樹脂絶縁層１５０ＦＢを貫通する第１ビア導体１５６Ｆは第１導体層１５８Ｆと第５導体層３４Ｆを接続する。
第２ビルドアップ層６０は、第１ビルドアップ層５０Ｆを形成している第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆ上に形成されている第２樹脂絶縁層５０と、第２樹脂絶縁層５０上に形成されている第２導体層５８と、第２樹脂絶縁層５０を貫通し、第２導体層５８と接続する第２ビア導体５６を有する。第２導体層５８は第２ビア導体５６の直上に形成されている第２ビアランド５６Ｌを有する。第２ビアランド５６Ｌは第２ビア導体５６の直上と第２ビア導体５６の周りに形成されている。第２ビア導体５６と第２ビアランド５６Ｌは同時に形成されていて、両者は一体的に形成されている。第２ビア導体５６は第２樹脂絶縁層５０を貫通する第２ビア導体５６用の開口５６Ｏ内に形成されている。第２ビア導体５６により第１導体層１５８Ｆと第２導体層５８が接続される。
第２ビルドアップ層６０は、第１ビルドアップ層５０Ｆと第３ビルドアップ層７０で挟まれている。第２ビルドアップ層６０は、第１ビルドアップ層５０Ｆ上に直接積層されている。第２ビルドアップ層６０を形成する第２樹脂絶縁層５０の数は１であることが好ましい。第２ビルドアップ層６０を形成する第２導体層５８の数は１であることが好ましい。この場合、第１導体層１５８Ｆと第２導体層５８は第２ビア導体５６で直接接続される。上側のビルドアップ層Ｂｕ１の厚みを薄くすることができる。上側のビルドアップ層Ｂｕ１内のストレスを小さくすることができる。
第２ビルドアップ層６０は、第１ビルドアップ層５０Ｆと第３ビルドアップ層７０で挟まれている。第２ビルドアップ層６０は、第１ビルドアップ層５０Ｆ上に直接積層されている。第２ビルドアップ層６０を形成する第２樹脂絶縁層５０の数は１であることが好ましい。第２ビルドアップ層６０を形成する第２導体層５８の数は１であることが好ましい。この場合、第１導体層１５８Ｆと第２導体層５８は第２ビア導体５６で直接接続される。上側のビルドアップ層Ｂｕ１の厚みを薄くすることができる。上側のビルドアップ層Ｂｕ１内のストレスを小さくすることができる。
第３ビルドアップ層７０は、第２ビルドアップ層６０を形成する第２樹脂絶縁層５０と第２導体層５８上に形成されている第３樹脂絶縁層１７０Ｆと、第３樹脂絶縁層１７０Ｆ上に形成されている第３導体層１７８Ｆと、第３樹脂絶縁層１７０Ｆを貫通し第３導体層１７８Ｆに接続する第３ビア導体３７６Ｆとを有する。第３導体層１７８Ｆは第３ビア導体３７６Ｆの直上に形成されている第３ビアランド３７６ＦＬを有する。第３ビアランド３７６ＦＬは第３ビア導体３７６Ｆの直上と第３ビア導体３７６Ｆの周りに形成されている。第３ビア導体３７６Ｆと第３ビアランド３７６ＦＬは同時に形成されていて、両者は一体的に形成されている。第３ビア導体３７６Ｆは第３樹脂絶縁層１７０Ｆを貫通する第３ビア導体３７６Ｆ用の開口３７６ＦＯ内に形成されている。第３樹脂絶縁層１７０Ｆの数と第３導体層１７８Ｆの数は複数であることが好ましい。上側のビルドアップ層Ｂｕ１の反りを小さくすることができる。上側のビルドアップ層Ｂｕ１内のストレスの集中を抑えることができる。図１の例では、第３樹脂絶縁層１７０Ｆの数と第３導体層１７８Ｆの数は複数である。第３樹脂絶縁層１７０Ｆの数は６であり、第３導体層１７８Ｆの数は６である。第３樹脂絶縁層１７０Ｆと第３導体層１７８Ｆは交互に積層されている。第３樹脂絶縁層１７０Ｆの数が複数の場合、第３ビア導体３７６Ｆは各第３樹脂絶縁層１７０Ｆに形成されている。第３樹脂絶縁層１７０Ｆを挟んでいる導体層は第３ビア導体３７６Ｆで接続される。第３ビルドアップ層７０は、第２ビルドアップ層６０上に直接積層されている。
第３樹脂絶縁層の数が複数である場合、第３ビルドアップ層７０は第２ビルドアップ層６０の直上に形成されている第３樹脂絶縁層（第２ビルドアップ層上の第３樹脂絶縁層）１７０ＦＢとそれ以外の第３樹脂絶縁層（上側の第３樹脂絶縁層）１７０ＦＵを有する。上側の第３樹脂絶縁層１７０ＦＵは第３導体層１７８Ｆで挟まれ、第２ビルドアップ層上の第３樹脂絶縁層１７０ＦＢは第３導体層１７８Ｆと第２導体層５８で挟まれる。上側の第３樹脂絶縁層１７０ＦＵを貫通する第３ビア導体３７６Ｆは隣接する第３導体層１７８Ｆを接続する。第２ビルドアップ層上の第３樹脂絶縁層１７０ＦＢを貫通する第３ビア導体３７６Ｆは第２導体層５８と第３導体層１７８Ｆを接続する。
第３樹脂絶縁層の数が複数である場合、第３ビルドアップ層７０は第２ビルドアップ層６０の直上に形成されている第３樹脂絶縁層（第２ビルドアップ層上の第３樹脂絶縁層）１７０ＦＢとそれ以外の第３樹脂絶縁層（上側の第３樹脂絶縁層）１７０ＦＵを有する。上側の第３樹脂絶縁層１７０ＦＵは第３導体層１７８Ｆで挟まれ、第２ビルドアップ層上の第３樹脂絶縁層１７０ＦＢは第３導体層１７８Ｆと第２導体層５８で挟まれる。上側の第３樹脂絶縁層１７０ＦＵを貫通する第３ビア導体３７６Ｆは隣接する第３導体層１７８Ｆを接続する。第２ビルドアップ層上の第３樹脂絶縁層１７０ＦＢを貫通する第３ビア導体３７６Ｆは第２導体層５８と第３導体層１７８Ｆを接続する。
第３ビルドアップ層７０上に第１ソルダーレジスト層９０Ｆが形成されている。第１ソルダーレジスト層９０Ｆは、第３導体層１７８Ｆを露出する第１開口９２Ｆを有する。
プリント配線板１０は、第１ソルダーレジスト層９０Ｆの第１開口９２Ｆから露出する第３導体層１７８Ｆ上に金属ポスト９８Ｆを有する。金属ポスト９８Ｆ上にＩＣチップ等の電子部品が実装される。金属ポスト９８Ｆの上面にＮｉ／Ｐｄ／Ａｕから成る金属膜９４Ｆが形成されている。
下側のビルドアップ層５０Ｓは、コア基板３０の第２面Ｓと第６導体層３４Ｓ上に形成されている第４樹脂絶縁層１５０Ｓと、第４樹脂絶縁層１５０Ｓ上に形成されている第４導体層１５８Ｓと、第４樹脂絶縁層１５０Ｓを貫通し、第４導体層１５８Ｓに接続する第４ビア導体１５６Ｓとを有する。第４樹脂絶縁層１５０Ｓの数と第４導体層１５８Ｓの数は複数であることが好ましい。下側のビルドアップ層Ｂｕ２の反りを小さくすることができる。下側のビルドアップ層Ｂｕ２内のストレスの集中を抑えることができる。図１の例では、第４樹脂絶縁層１５０Ｓの数と第４導体層１５８Ｓの数は複数である。第４樹脂絶縁層１５０Ｓの数は６であり、第４導体層１５８Ｓの数は６である。第１ビルドアップ層５０Ｆを形成する樹脂絶縁層（第１樹脂絶縁層）１５０Ｆの数と下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層（第４樹脂絶縁層）１５０Ｓの数は同じである。第１ビルドアップ層５０Ｆを形成する導体層（第１導体層）１５８Ｆの数と下側のビルドアップ層Ｂｕ２を形成する導体層（第４導体層）１５８Ｓの数は同じである。第４樹脂絶縁層１５０Ｓと第４導体層１５８Ｓは交互に積層されている。第４樹脂絶縁層１５０Ｓの数が複数の場合、第４ビア導体１５６Ｓは各第４樹脂絶縁層１５０Ｓに形成されている。第４樹脂絶縁層１５０Ｓを挟んでいる導体層は第４ビア導体１５６Ｓで接続される。
下側のビルドアップ層Ｂｕ２上に第２開口９２Ｓを有する第２ソルダーレジスト層９０Ｓが形成されている。第２開口９２Ｓから露出する第４導体層１５８Ｓは、マザーボードと接続するための第２パッド９３Ｓを形成する。第２パッド９３Ｓの表面に金属膜９４Ｓが形成されている。
プリント配線板１０が製造される時、プリント配線板は加圧される。プリント配線板１０は加熱される。それらの処理により、例えば、プリント配線板１０は残留応力を有する。実施形態では、第１ビルドアップ層５０Ｆ上に第２ビルドアップ層６０が形成される。それから、第２ビルドアップ層６０上に第３ビルドアップ層７０が形成される。そのため、第１ビルドアップ層５０Ｆは第２ビルドアップ層６０より多くの処理を受ける。そして、第２ビルドアップ層６０は第３ビルドアップ層７０より多くの処理を受ける。そのため、第１ビルドアップ層５０Ｆ内に蓄えられる残留応力の大きさは第２ビルドアップ層６０内に蓄えられる残留応力の大きさより大きいと考えられる。第２ビルドアップ層６０内に蓄えられる残留応力の大きさは第３ビルドアップ層７０内に蓄えられる残留応力の大きさより大きいと考えられる。
そして、残留応力は熱等で解放されると考えられる。その時、応力が第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって解放されると予想される。それは、残留応力が第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって小さくなるからであると考えられる。
もし、第３ビルドアップ層７０が第１ビルドアップ層５０Ｆ上に直接積層されると、第１ビルドアップ層５０Ｆ内の残留応力が第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に直接伝わると考えられる。そのため、第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層は大きなストレスを受けると予想される。それに対し、実施形態のプリント配線板１０では、第３ビルドアップ層７０は、第２ビルドアップ層６０を介し、第１ビルドアップ層５０Ｆ上に積層される。そのため、第２ビルドアップ層６０はバッファー層の役目を果たす。実施形態では、第１ビルドアップ層５０Ｆ内の残留応力が第２ビルドアップ層６０に伝わる。そして、その応力は第２ビルドアップ層６０で緩和される。その後、その応力が第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に伝わる。実施形態によれば、第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に伝達されるストレスの大きさが小さくなる。第３ビルドアップ層７０の信頼性が低下し難い。
そして、残留応力は熱等で解放されると考えられる。その時、応力が第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって解放されると予想される。それは、残留応力が第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって小さくなるからであると考えられる。
もし、第３ビルドアップ層７０が第１ビルドアップ層５０Ｆ上に直接積層されると、第１ビルドアップ層５０Ｆ内の残留応力が第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に直接伝わると考えられる。そのため、第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層は大きなストレスを受けると予想される。それに対し、実施形態のプリント配線板１０では、第３ビルドアップ層７０は、第２ビルドアップ層６０を介し、第１ビルドアップ層５０Ｆ上に積層される。そのため、第２ビルドアップ層６０はバッファー層の役目を果たす。実施形態では、第１ビルドアップ層５０Ｆ内の残留応力が第２ビルドアップ層６０に伝わる。そして、その応力は第２ビルドアップ層６０で緩和される。その後、その応力が第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に伝わる。実施形態によれば、第３ビルドアップ層７０を形成するビア導体や導体層や樹脂絶縁層に伝達されるストレスの大きさが小さくなる。第３ビルドアップ層７０の信頼性が低下し難い。
図２は、上側のビルドアップ層Ｂｕ１の拡大図である。
第１導体層１５８Ｆは、複数の第１導体回路１５８Ｆ１で形成される。第１導体回路１５８Ｆ１の厚みは厚みｂ１である。第２導体層５８は複数の第２導体回路５８１で形成される。第２導体回路５８１の厚みは厚みｂ２である。第３導体層１７８Ｆは複数の第３導体回路１７８Ｆ１で形成される。第３導体回路１７８Ｆ１の厚みは厚みｂ３である。
第１導体回路１５８Ｆ１の厚みｂ１は第２導体回路５８１の厚みｂ２より大きい。第２導体回路５８１の厚みｂ２は第３導体回路１７８Ｆ１の厚みｂ３より大きい。厚みｂ３が、厚みｂ１と厚みｂ２と厚みｂ３の中で最も小さい。導体層の厚みが薄いと導体層の強度が小さくなる。また、導体回路内のストレスの大きさが同じでも、導体回路の厚みにより、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１導体回路１５８Ｆ１内のストレスの大きさは、単位断面積当たりの第３導体回路１７８Ｆ１内のストレスの大きさと異なる。厚みｂ３が厚みｂ１より小さい。第３導体回路１７８Ｆ１内の単位断面積当たりのストレスの大きさは第１導体回路１５８１Ｆ内の単位断面積当たりのストレスの大きさより大きい。上側のビルドアップ層Ｂｕ１内に形成されている導体層に不具合が発生する時、第３導体層１７８Ｆの断線が起こりやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３導体層１７８Ｆの断線の発生を抑えることができる。
厚みｂ１と厚みｂ２との比（ｂ１／ｂ２）は１．５以上、３．５以下である。比（ｂ１／ｂ２）は２以上であることが好ましい。厚みｂ２と厚みｂ３との比（ｂ２／ｂ３）は１．５以上、３以下である。比（ｂ２／ｂ３）は２以上であることが好ましい。第３導体層１７８Ｆの断線の発生を抑えることができる。
厚みｂ３は２μｍ以上、５μｍ以下である。厚みｂ３は２μｍ以上、３μｍ以下であることが好ましい。厚みｂ２は４μｍ以上、８μｍ以下である。厚みｂ２は５μｍ以上、７μｍ以下であることが好ましい。厚みｂ１は１０μｍ以上、１８μｍ以下である。厚みｂ１は１３μｍ以上、１７μｍ以下であることが好ましい。第３導体層１７８Ｆの断線の発生を抑えることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって導体層の厚みが段階的に薄くなっている。ストレスが段階的に小さくなる。導体層の厚みが徐々に薄くなっている。ストレスが徐々に小さくなる。第３導体層１７８Ｆの断線の発生を効果的に抑えることができる。
第１導体層１５８Ｆは、複数の第１導体回路１５８Ｆ１で形成される。第１導体回路１５８Ｆ１の厚みは厚みｂ１である。第２導体層５８は複数の第２導体回路５８１で形成される。第２導体回路５８１の厚みは厚みｂ２である。第３導体層１７８Ｆは複数の第３導体回路１７８Ｆ１で形成される。第３導体回路１７８Ｆ１の厚みは厚みｂ３である。
第１導体回路１５８Ｆ１の厚みｂ１は第２導体回路５８１の厚みｂ２より大きい。第２導体回路５８１の厚みｂ２は第３導体回路１７８Ｆ１の厚みｂ３より大きい。厚みｂ３が、厚みｂ１と厚みｂ２と厚みｂ３の中で最も小さい。導体層の厚みが薄いと導体層の強度が小さくなる。また、導体回路内のストレスの大きさが同じでも、導体回路の厚みにより、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１導体回路１５８Ｆ１内のストレスの大きさは、単位断面積当たりの第３導体回路１７８Ｆ１内のストレスの大きさと異なる。厚みｂ３が厚みｂ１より小さい。第３導体回路１７８Ｆ１内の単位断面積当たりのストレスの大きさは第１導体回路１５８１Ｆ内の単位断面積当たりのストレスの大きさより大きい。上側のビルドアップ層Ｂｕ１内に形成されている導体層に不具合が発生する時、第３導体層１７８Ｆの断線が起こりやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３導体層１７８Ｆの断線の発生を抑えることができる。
厚みｂ１と厚みｂ２との比（ｂ１／ｂ２）は１．５以上、３．５以下である。比（ｂ１／ｂ２）は２以上であることが好ましい。厚みｂ２と厚みｂ３との比（ｂ２／ｂ３）は１．５以上、３以下である。比（ｂ２／ｂ３）は２以上であることが好ましい。第３導体層１７８Ｆの断線の発生を抑えることができる。
厚みｂ３は２μｍ以上、５μｍ以下である。厚みｂ３は２μｍ以上、３μｍ以下であることが好ましい。厚みｂ２は４μｍ以上、８μｍ以下である。厚みｂ２は５μｍ以上、７μｍ以下であることが好ましい。厚みｂ１は１０μｍ以上、１８μｍ以下である。厚みｂ１は１３μｍ以上、１７μｍ以下であることが好ましい。第３導体層１７８Ｆの断線の発生を抑えることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって導体層の厚みが段階的に薄くなっている。ストレスが段階的に小さくなる。導体層の厚みが徐々に薄くなっている。ストレスが徐々に小さくなる。第３導体層１７８Ｆの断線の発生を効果的に抑えることができる。
図２に示されるように、第１ビア導体１５６Ｆは第１ビアランド１５６ＦＬと第１ビア導体１５６Ｆとの間の界面に第１ビア導体１５６Ｆの径ｃ１を有する。第１ビアランド１５６ＦＬと第１ビア導体１５６Ｆとの間の界面と第１樹脂絶縁層１５０Ｆと第１導体層１５８Ｆとの間の界面は一致する。
図２に示されるように、第２ビア導体５６は第２ビアランド５６Ｌと第２ビア導体５６との間の界面に第２ビア導体５６の径Ｃ２を有する。第２ビアランド５６Ｌと第２ビア導体５６との間の界面と第２樹脂絶縁層５０と第２導体層５８との間の界面は一致する。
図２に示されるように、第３ビア導体３７６Ｆは第３ビアランド３７６ＦＬと第３ビア導体３７６Ｆとの間の界面に第３ビア導体３７６Ｆの径ｃ３を有する。第３ビアランド３７６ＦＬと第３ビア導体３７６Ｆとの間の界面と第３樹脂絶縁層１７０Ｆと第３導体層１７８Ｆとの間の界面は一致する。
径ｃ１は径ｃ２より大きい。径ｃ２は径ｃ３より大きい。径ｃ３が、径ｃ１と径ｃ２と径ｃ３の中で最も小さい。
第１ビア導体１５６Ｆは第５導体層３４Ｆ、または、第１導体層１５８Ｆ上に形成されている。第１ビア導体１５６Ｆは、第５導体層３４に至る開口、または、第１導体層１５８Ｆに至る開口内に形成されている。第２ビア導体５６は第１導体層１５８Ｆ上に形成されている。第２ビア導体５６は第１導体層１５８Ｆに至る開口内に形成されている。第３ビア導体３７６Ｆは第２導体層５８、または、第３導体層１７８Ｆ上に形成されている。第３ビア導体３７６Ｆは第２導体層５８に至る開口、または、第３導体層１７８Ｆに至る開口内に形成されている。
ビア導体の径が小さいと、ビア導体と導体層との間の接合強度が小さくなる。第１ビア導体１５６Ｆと第５導体層３４Ｆとの間の接合強度は、第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度より大きい。第１ビア導体１５６Ｆと第１導体層１５８Ｆとの間の接合強度は、第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度より大きい。第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度は第３ビア導体３７６Ｆと第２導体層５８との間の接合強度より大きい。第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度は、第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接合強度より大きい。従って、第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下しやすい。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下しやすい。また、ビア導体内のストレスの大きさが同じでも、ビア導体の径により、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１ビア導体１５６Ｆ内のストレスの大きさは、単位断面積当たりの第３ビア導体３７６Ｆ内のストレスの大きさと異なる。径ｃ３が径ｃ１より小さい。第３ビア導体３７６Ｆ内の単位断面積当たりのストレスの大きさは第１ビア導体１５６Ｆ内の単位断面積当たりのストレスの大きさより大きい。上側のビルドアップ層Ｂｕ１内に形成されているビア導体に不具合が発生する時、第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下しやすい。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下しやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下し難い。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下し難い。
径ｃ１と径ｃ２との比（ｃ１／ｃ２）は１．５以上、２．５以下である。比（ｃ１／ｃ２）は２．０以上であることが好ましい。径ｃ２と径ｃ３との比（ｃ２／ｃ３）は２以上、３以下である。比（ｃ２／ｃ３）は２．２以上、２．７以下であることが好ましい。比（ｃ１／ｃ２）は２．５であって、比（ｃ２／ｃ３）は２．５であることが好ましい。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。
径ｃ１は４０μｍ以上、６０μｍ以下である。径ｃ２は２０μｍ以上、３０μｍ以下である。径ｃ３は５μｍ以上、１５μｍ以下である。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かってビア導体の径が段階的に小さくなっている。ストレスが段階的に小さくなる。ビア導体の径が徐々に小さくなっている。ストレスが徐々に小さくなる。第３ビア導体３７６Ｆに起因する不具合を効果的に抑えることができる。
図２に示されるように、第２ビア導体５６は第２ビアランド５６Ｌと第２ビア導体５６との間の界面に第２ビア導体５６の径Ｃ２を有する。第２ビアランド５６Ｌと第２ビア導体５６との間の界面と第２樹脂絶縁層５０と第２導体層５８との間の界面は一致する。
図２に示されるように、第３ビア導体３７６Ｆは第３ビアランド３７６ＦＬと第３ビア導体３７６Ｆとの間の界面に第３ビア導体３７６Ｆの径ｃ３を有する。第３ビアランド３７６ＦＬと第３ビア導体３７６Ｆとの間の界面と第３樹脂絶縁層１７０Ｆと第３導体層１７８Ｆとの間の界面は一致する。
径ｃ１は径ｃ２より大きい。径ｃ２は径ｃ３より大きい。径ｃ３が、径ｃ１と径ｃ２と径ｃ３の中で最も小さい。
第１ビア導体１５６Ｆは第５導体層３４Ｆ、または、第１導体層１５８Ｆ上に形成されている。第１ビア導体１５６Ｆは、第５導体層３４に至る開口、または、第１導体層１５８Ｆに至る開口内に形成されている。第２ビア導体５６は第１導体層１５８Ｆ上に形成されている。第２ビア導体５６は第１導体層１５８Ｆに至る開口内に形成されている。第３ビア導体３７６Ｆは第２導体層５８、または、第３導体層１７８Ｆ上に形成されている。第３ビア導体３７６Ｆは第２導体層５８に至る開口、または、第３導体層１７８Ｆに至る開口内に形成されている。
ビア導体の径が小さいと、ビア導体と導体層との間の接合強度が小さくなる。第１ビア導体１５６Ｆと第５導体層３４Ｆとの間の接合強度は、第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度より大きい。第１ビア導体１５６Ｆと第１導体層１５８Ｆとの間の接合強度は、第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度より大きい。第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度は第３ビア導体３７６Ｆと第２導体層５８との間の接合強度より大きい。第２ビア導体５６と第１導体層１５８Ｆとの間の接合強度は、第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接合強度より大きい。従って、第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下しやすい。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下しやすい。また、ビア導体内のストレスの大きさが同じでも、ビア導体の径により、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１ビア導体１５６Ｆ内のストレスの大きさは、単位断面積当たりの第３ビア導体３７６Ｆ内のストレスの大きさと異なる。径ｃ３が径ｃ１より小さい。第３ビア導体３７６Ｆ内の単位断面積当たりのストレスの大きさは第１ビア導体１５６Ｆ内の単位断面積当たりのストレスの大きさより大きい。上側のビルドアップ層Ｂｕ１内に形成されているビア導体に不具合が発生する時、第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下しやすい。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下しやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性が低下し難い。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性が低下し難い。
径ｃ１と径ｃ２との比（ｃ１／ｃ２）は１．５以上、２．５以下である。比（ｃ１／ｃ２）は２．０以上であることが好ましい。径ｃ２と径ｃ３との比（ｃ２／ｃ３）は２以上、３以下である。比（ｃ２／ｃ３）は２．２以上、２．７以下であることが好ましい。比（ｃ１／ｃ２）は２．５であって、比（ｃ２／ｃ３）は２．５であることが好ましい。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。
径ｃ１は４０μｍ以上、６０μｍ以下である。径ｃ２は２０μｍ以上、３０μｍ以下である。径ｃ３は５μｍ以上、１５μｍ以下である。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かってビア導体の径が段階的に小さくなっている。ストレスが段階的に小さくなる。ビア導体の径が徐々に小さくなっている。ストレスが徐々に小さくなる。第３ビア導体３７６Ｆに起因する不具合を効果的に抑えることができる。
図２に示されるように、第１樹脂絶縁層１５０Ｆは厚みａ１を有する。図２に示されるように、厚みａ１は隣接する第１導体層１５８Ｆとの間の距離である。
図２に示されるように、第２樹脂絶縁層５０は厚みａ２を有する。図２に示されるように、厚みａ２は第１導体層１５８Ｆと第２導体層５８との間の距離である。
図２に示されるように、第３樹脂絶縁層１７０Ｆは厚みａ３を有する。図２に示されるように、厚みａ３は隣接する第３導体層１７８Ｆとの間の距離である。
厚みａ１は厚みａ２より大きい。厚みａ２は厚みａ３より大きい。厚みａ３が、厚みａ１と厚みａ２と厚みａ３の中で最も小さい。
樹脂絶縁層の厚みが小さいと、樹脂絶縁層の強度が小さくなる。第１樹脂絶縁層１５０Ｆの強度は、第２樹脂絶縁層５０の強度より大きい。第２樹脂絶縁層５０の強度は第３樹脂絶縁層１７０Ｆの強度より大きい。従って、第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下しやすい。また、樹脂絶縁層内のストレスの大きさが同じでも、樹脂絶縁層の厚みにより、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１樹脂絶縁層１５０Ｆ内のストレスの大きさは単位断面積当たりの第３樹脂絶縁層１７０Ｆ内のストレスの大きさと異なる。厚みａ３が厚みａ１より小さい。第３樹脂絶縁層１７０Ｆ内の単位断面積当たりのストレスの大きさは第１樹脂絶縁層１５０Ｆ内の単位断面積当たりのストレスの大きさより大きい。
上側のビルドアップ層Ｂｕ１内に形成されている樹脂絶縁層に不具合が発生する時、第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下しやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下し難い。
厚みａ１と厚みａ２との比（ａ１／ａ２）は２以上、３以下である。比（ａ１／ａ２）は２．５以上であることが好ましい。厚みａ２と厚みａ３との比（ａ２／ａ３）は１．２５以上、２以下である。比（ａ２／ａ３）は１．３以上であることが好ましい。比（ａ１／ａ２）は２．５であって、比（ａ２／ａ３）は１．３であることが好ましい。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。第３樹脂絶縁層１７０Ｆの絶縁抵抗を高くすることができる。
厚みａ１は２０μｍ以上、３０μｍ以下である。厚みａ２は７．５μｍ以上、１２．５μｍ以下である。厚みａ３は５μｍ以上、１０μｍ以下である。第３樹脂絶縁層１７０Ｆの絶縁抵抗を高くすることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって樹脂絶縁層の厚みが段階的に小さくなっている。ストレスが段階的に小さくなる。樹脂絶縁層の厚みが徐々に薄くなっている。ストレスが徐々に小さくなる。第３樹脂絶縁層１７０Ｆの絶縁抵抗の低下を効果的に抑えることができる。
図２に示されるように、第２樹脂絶縁層５０は厚みａ２を有する。図２に示されるように、厚みａ２は第１導体層１５８Ｆと第２導体層５８との間の距離である。
図２に示されるように、第３樹脂絶縁層１７０Ｆは厚みａ３を有する。図２に示されるように、厚みａ３は隣接する第３導体層１７８Ｆとの間の距離である。
厚みａ１は厚みａ２より大きい。厚みａ２は厚みａ３より大きい。厚みａ３が、厚みａ１と厚みａ２と厚みａ３の中で最も小さい。
樹脂絶縁層の厚みが小さいと、樹脂絶縁層の強度が小さくなる。第１樹脂絶縁層１５０Ｆの強度は、第２樹脂絶縁層５０の強度より大きい。第２樹脂絶縁層５０の強度は第３樹脂絶縁層１７０Ｆの強度より大きい。従って、第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下しやすい。また、樹脂絶縁層内のストレスの大きさが同じでも、樹脂絶縁層の厚みにより、単位断面積当たりのストレスの大きさは異なる。従って、第１ビルドアップ層５０Ｆ内のストレスが第３ビルドアップ層７０に伝達されると、単位断面積当たりの第１樹脂絶縁層１５０Ｆ内のストレスの大きさは単位断面積当たりの第３樹脂絶縁層１７０Ｆ内のストレスの大きさと異なる。厚みａ３が厚みａ１より小さい。第３樹脂絶縁層１７０Ｆ内の単位断面積当たりのストレスの大きさは第１樹脂絶縁層１５０Ｆ内の単位断面積当たりのストレスの大きさより大きい。
上側のビルドアップ層Ｂｕ１内に形成されている樹脂絶縁層に不具合が発生する時、第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下しやすい。しかしながら、実施形態のプリント配線板１０は第２ビルドアップ層６０を有するので、第２ビルドアップ層６０でストレスを緩和することが出来る。第３樹脂絶縁層１７０Ｆの絶縁抵抗が低下し難い。
厚みａ１と厚みａ２との比（ａ１／ａ２）は２以上、３以下である。比（ａ１／ａ２）は２．５以上であることが好ましい。厚みａ２と厚みａ３との比（ａ２／ａ３）は１．２５以上、２以下である。比（ａ２／ａ３）は１．３以上であることが好ましい。比（ａ１／ａ２）は２．５であって、比（ａ２／ａ３）は１．３であることが好ましい。第３ビア導体３７６Ｆと第２導体層５８との間の接続信頼性を高くすることができる。第３ビア導体３７６Ｆと第３導体層１７８Ｆとの間の接続信頼性を高くすることができる。第３樹脂絶縁層１７０Ｆの絶縁抵抗を高くすることができる。
厚みａ１は２０μｍ以上、３０μｍ以下である。厚みａ２は７．５μｍ以上、１２．５μｍ以下である。厚みａ３は５μｍ以上、１０μｍ以下である。第３樹脂絶縁層１７０Ｆの絶縁抵抗を高くすることができる。
実施形態のプリント配線板１０では、第１ビルドアップ層５０Ｆから第３ビルドアップ層７０に向かって樹脂絶縁層の厚みが段階的に小さくなっている。ストレスが段階的に小さくなる。樹脂絶縁層の厚みが徐々に薄くなっている。ストレスが徐々に小さくなる。第３樹脂絶縁層１７０Ｆの絶縁抵抗の低下を効果的に抑えることができる。
第１ビア導体１５６Ｆは第１樹脂絶縁層１５０Ｆを貫通する。従って、第１ビア導体１５６Ｆの長さは第１樹脂絶縁層１５０Ｆの厚みａ１とほぼ一致する。
第２ビア導体５６は第２樹脂絶縁層５０を貫通する。従って、第２ビア導体５６の長さは第２樹脂絶縁層５０の厚みａ２とほぼ一致する。
第３ビア導体３７６Ｆは第３樹脂絶縁層１７０Ｆを貫通する。従って、第３ビア導体３７６Ｆの長さは第３樹脂絶縁層１７０Ｆの厚みａ３とほぼ一致する。
ビア導体の径が、第１ビア導体１５６Ｆ、第２ビア導体５６、第３ビア導体３７６Ｆの順で小さくなる。そのため、第３ビア導体３７６Ｆがストレスの影響を受けやすい。しかしながら、第３ビア導体３７６Ｆの長さが、３つの中で最も小さい。そのため、ストレスによる第３ビア導体３７６Ｆのダメージを小さくすることができる。
第２ビア導体５６は第２樹脂絶縁層５０を貫通する。従って、第２ビア導体５６の長さは第２樹脂絶縁層５０の厚みａ２とほぼ一致する。
第３ビア導体３７６Ｆは第３樹脂絶縁層１７０Ｆを貫通する。従って、第３ビア導体３７６Ｆの長さは第３樹脂絶縁層１７０Ｆの厚みａ３とほぼ一致する。
ビア導体の径が、第１ビア導体１５６Ｆ、第２ビア導体５６、第３ビア導体３７６Ｆの順で小さくなる。そのため、第３ビア導体３７６Ｆがストレスの影響を受けやすい。しかしながら、第３ビア導体３７６Ｆの長さが、３つの中で最も小さい。そのため、ストレスによる第３ビア導体３７６Ｆのダメージを小さくすることができる。
図２に示される寸法の例が以下に示される。
厚みｂ１は１５μｍであり、厚みｂ２は６μｍであり、厚みｂ３は２．５μｍである。
径ｃ１は５０μｍであり、径ｃ２は２５μｍであり、径ｃ３は１０μｍである。
厚みａ１は２５μｍであり、厚みａ２は１０μｍであり、厚みａ３は７．５μｍである。
第３ビルドアップ層７０を形成している第３導体層１７８Ｆは複数の第３導体回路１７８Ｆ１と隣接する第３導体回路１７８Ｆ１間のスペースＳＰで形成されている。第３導体回路１７８Ｆ１は幅Ｌを有し、幅Ｌは２μｍ以上、４μｍ以下である。スペースＳＰは幅Ｓ１を有し、幅Ｓ１は２μｍ以上、４μｍ以下である。スペースＳＰと幅Ｓ１、Ｌは図１に示されている。
厚みｂ１は１５μｍであり、厚みｂ２は６μｍであり、厚みｂ３は２．５μｍである。
径ｃ１は５０μｍであり、径ｃ２は２５μｍであり、径ｃ３は１０μｍである。
厚みａ１は２５μｍであり、厚みａ２は１０μｍであり、厚みａ３は７．５μｍである。
第３ビルドアップ層７０を形成している第３導体層１７８Ｆは複数の第３導体回路１７８Ｆ１と隣接する第３導体回路１７８Ｆ１間のスペースＳＰで形成されている。第３導体回路１７８Ｆ１は幅Ｌを有し、幅Ｌは２μｍ以上、４μｍ以下である。スペースＳＰは幅Ｓ１を有し、幅Ｓ１は２μｍ以上、４μｍ以下である。スペースＳＰと幅Ｓ１、Ｌは図１に示されている。
下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層の数と第１ビルドアップ層５０Ｆを形成する樹脂絶縁層の数は同じである。下側のビルドアップ層Ｂｕ２を形成する導体層の数と第１ビルドアップ層５０Ｆを形成する導体層の数は同じである。
下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層の厚みと第１ビルドアップ層５０Ｆを形成する樹脂絶縁層の厚みは同じである。下側のビルドアップ層Ｂｕ２を形成する導体層の厚みと第１ビルドアップ層５０Ｆを形成する導体層の厚みは同じである。下側のビルドアップ層Ｂｕ２を形成するビア導体の径と第１ビルドアップ層５０Ｆを形成するビア導体の径は同じである。
下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層と第１ビルドアップ層５０Ｆを形成する樹脂絶縁層は同じ材料で形成されている。
下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層の厚みと第１ビルドアップ層５０Ｆを形成する樹脂絶縁層の厚みは同じである。下側のビルドアップ層Ｂｕ２を形成する導体層の厚みと第１ビルドアップ層５０Ｆを形成する導体層の厚みは同じである。下側のビルドアップ層Ｂｕ２を形成するビア導体の径と第１ビルドアップ層５０Ｆを形成するビア導体の径は同じである。
下側のビルドアップ層Ｂｕ２を形成する樹脂絶縁層と第１ビルドアップ層５０Ｆを形成する樹脂絶縁層は同じ材料で形成されている。
５０Ｆ 第１ビルドアップ層
５０ 第２樹脂絶縁層
５６ 第２ビア導体
５８ 第２導体層
６０ 第２ビルドアップ層
７０ 第３ビルドアップ層
１５０Ｆ 第１樹脂絶縁層
１５６Ｆ 第１ビア導体
１５８Ｆ 第１導体層
１７０Ｆ 第３樹脂絶縁層
１７８Ｆ 第３導体層
３７６Ｆ 第３ビア導体
Ｂｕ１ 上側のビルドアップ層
Ｂｕ２ 下側のビルドアップ層
５０ 第２樹脂絶縁層
５６ 第２ビア導体
５８ 第２導体層
６０ 第２ビルドアップ層
７０ 第３ビルドアップ層
１５０Ｆ 第１樹脂絶縁層
１５６Ｆ 第１ビア導体
１５８Ｆ 第１導体層
１７０Ｆ 第３樹脂絶縁層
１７８Ｆ 第３導体層
３７６Ｆ 第３ビア導体
Ｂｕ１ 上側のビルドアップ層
Ｂｕ２ 下側のビルドアップ層
Claims (8)
- 第１樹脂絶縁層と前記第１樹脂絶縁層上の第１導体層と前記第１樹脂絶縁層を貫通し前記第１導体層に繋がる第１ビア導体とを有する第１ビルドアップ層と、
前記第１ビルドアップ層上に形成されている第２樹脂絶縁層と前記第２樹脂絶縁層上の第２導体層と前記第２樹脂絶縁層を貫通し前記第２導体層に繋がる第２ビア導体とを有する第２ビルドアップ層と、
前記第２ビルドアップ層上に形成されている第３樹脂絶縁層と前記第３樹脂絶縁層上の第３導体層と前記第３樹脂絶縁層を貫通し前記第３導体層に繋がる第３ビア導体とを有する第３ビルドアップ層、とからなるプリント配線板であって、
前記第１ビア導体は前記第１導体層と前記第１ビア導体との間の界面に第１ビア導体の径を有し、前記第２ビア導体は前記第２導体層と前記第２ビア導体との間の界面に第２ビア導体の径を有し、前記第３ビア導体は前記第３導体層と前記第３ビア導体との間の界面に第３ビア導体の径を有し、前記第１ビア導体の径は前記第２ビア導体の径より大きく、前記第２ビア導体の径は前記第３ビア導体の径より大きい。 - 請求項１のプリント配線板であって、前記第１樹脂絶縁層の厚みは前記第２樹脂絶縁層の厚みより大きく、前記第２樹脂絶縁層の厚みは前記第３樹脂絶縁層の厚みより大きい。
- 請求項１のプリント配線板であって、前記第１導体層の厚みは前記第２導体層の厚みより大きく、前記第２体層の厚みは前記第３導体層の厚みより大きい。
- 請求項１のプリント配線板であって、前記第２樹脂絶縁層の数と前記第２導体層の数はそれぞれ１である。
- 請求項１のプリント配線板であって、前記第１樹脂絶縁層の数と前記第１導体層の数と前記第３樹脂絶縁層の数と前記第３導体層の数はそれぞれ複数である。
- 請求項５のプリント配線板であって、さらに、第１面と前記第１面と反対側の第２面を有するコア基板と前記コア基板の前記第２面上に形成されている下側のビルドアップ層を有し、前記第１ビルドアップ層は前記第１面上に形成されていて、前記下側のビルドアップ層は第４樹脂絶縁層と前記第４樹脂絶縁層上の第４導体層と前記第４樹脂絶縁層を貫通し前記第４導体層に繋がる第４ビア導体を有し、前記第４ビア導体は前記第４導体層と前記第４ビア導体との間の界面に第４ビア導体の径を有し、前記第１ビア導体の径と前記第４ビア導体の径は略等しく、前記第１導体層の厚みと前記第４導体層の厚みは略等しく、前記第１樹脂絶縁層の厚みと前記第４樹脂絶縁層の厚みは略等しく、前記第１導体層の数と前記第４導体層の数は等しく、前記第１樹脂絶縁層の数と前記第４樹脂絶縁層の数は等しく、前記下側のビルドアップ層は第４樹脂絶縁層と前記第４導体層と前記第４ビア導体だけで形成されている。
- 請求項６のプリント配線板であって、前記第１ビルドアップ層と前記第２ビルドアップ層と前記第３ビルドアップ層で上側のビルドアップ層が形成され、前記上側のビルドアップ層上に電子部品が実装され、前記下側のビルドアップ層がマザーボード上に搭載される。
- 請求項７のプリント配線板であって、前記上側のビルドアップ層は、さらに、前記電子部品を実装するための金属ポストを有する。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017185960A JP2019062092A (ja) | 2017-09-27 | 2017-09-27 | プリント配線板 |
| CN201811119032.8A CN109561569B (zh) | 2017-09-27 | 2018-09-25 | 印刷布线板 |
| US16/143,627 US20190098752A1 (en) | 2017-09-27 | 2018-09-27 | Printed wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017185960A JP2019062092A (ja) | 2017-09-27 | 2017-09-27 | プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019062092A true JP2019062092A (ja) | 2019-04-18 |
Family
ID=65808195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017185960A Pending JP2019062092A (ja) | 2017-09-27 | 2017-09-27 | プリント配線板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20190098752A1 (ja) |
| JP (1) | JP2019062092A (ja) |
| CN (1) | CN109561569B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022044856A1 (ja) * | 2020-08-25 | 2022-03-03 | キヤノン株式会社 | 多層基板および撮像素子ユニット |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY202414A (en) | 2018-11-28 | 2024-04-27 | Intel Corp | Embedded reference layers fo semiconductor package substrates |
| US11398419B2 (en) * | 2020-07-16 | 2022-07-26 | Advanced Semiconductor Engineering, Inc. | Wiring structure and method for manufacturing the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060118578A (ko) * | 2004-02-04 | 2006-11-23 | 이비덴 가부시키가이샤 | 다층프린트배선판 |
| JP4567647B2 (ja) * | 2006-10-04 | 2010-10-20 | 日本特殊陶業株式会社 | 多層樹脂配線基板 |
| JP2010010329A (ja) * | 2008-06-26 | 2010-01-14 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
| JP2014027212A (ja) * | 2012-07-30 | 2014-02-06 | Ibiden Co Ltd | プリント配線板 |
| JP2014154800A (ja) * | 2013-02-13 | 2014-08-25 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| JP6247032B2 (ja) * | 2013-07-01 | 2017-12-13 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| JP2015018979A (ja) * | 2013-07-12 | 2015-01-29 | イビデン株式会社 | プリント配線板 |
| JP6244138B2 (ja) * | 2013-08-20 | 2017-12-06 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
| KR20150046615A (ko) * | 2013-10-22 | 2015-04-30 | 삼성전기주식회사 | 다층 인쇄회로기판 |
| JP6170832B2 (ja) * | 2013-12-20 | 2017-07-26 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| JP6332680B2 (ja) * | 2014-06-13 | 2018-05-30 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
| JP2016012657A (ja) * | 2014-06-30 | 2016-01-21 | 京セラサーキットソリューションズ株式会社 | 配線基板 |
| JP6301812B2 (ja) * | 2014-11-04 | 2018-03-28 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
-
2017
- 2017-09-27 JP JP2017185960A patent/JP2019062092A/ja active Pending
-
2018
- 2018-09-25 CN CN201811119032.8A patent/CN109561569B/zh active Active
- 2018-09-27 US US16/143,627 patent/US20190098752A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022044856A1 (ja) * | 2020-08-25 | 2022-03-03 | キヤノン株式会社 | 多層基板および撮像素子ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109561569B (zh) | 2023-12-29 |
| US20190098752A1 (en) | 2019-03-28 |
| CN109561569A (zh) | 2019-04-02 |
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