JPH11274734A - 電子回路装置およびその製造方法 - Google Patents
電子回路装置およびその製造方法Info
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- JPH11274734A JPH11274734A JP10072754A JP7275498A JPH11274734A JP H11274734 A JPH11274734 A JP H11274734A JP 10072754 A JP10072754 A JP 10072754A JP 7275498 A JP7275498 A JP 7275498A JP H11274734 A JPH11274734 A JP H11274734A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】
【課題】ベアチップICのパッド間のピッチの狭ピッチ
化に対応するとともに、ファインな多層構造を有する電
子回路装置を提供することを目的とする。 【解決手段】ビルドアップ基板のコア材となる回路基板
10の表面にベアチップIC16を実装してフリップチ
ップ接続し、その後に絶縁層22を形成し、この絶縁層
22の表面に配線パターン25を形成し、この工程を1
回または複数回繰返すことによって多層構造としたもの
である。
化に対応するとともに、ファインな多層構造を有する電
子回路装置を提供することを目的とする。 【解決手段】ビルドアップ基板のコア材となる回路基板
10の表面にベアチップIC16を実装してフリップチ
ップ接続し、その後に絶縁層22を形成し、この絶縁層
22の表面に配線パターン25を形成し、この工程を1
回または複数回繰返すことによって多層構造としたもの
である。
Description
【0001】
【発明の属する技術分野】本発明は電子回路装置および
その製造方法に係り、とくに多層構造の電子回路装置お
よびその製造方法に関する。
その製造方法に係り、とくに多層構造の電子回路装置お
よびその製造方法に関する。
【0002】
【従来の技術】電子回路の製造において、回路基板上に
他の電子部品とともに半導体ICを実装することによっ
て、複雑な回路装置が提供されている。ここで半導体の
ICとして、パッケージによって封入されたICを用い
るようにすると、高密度実装が妨げられる。そこで半導
体のベアチップ実装が行なわれるようになっており、こ
れによって回路基板上における部品の高密度化が図られ
るようになっている。半導体のベアチップから成るIC
を回路基板上にマウントする場合には、ICの信号パッ
ドを直接回路基板上の接続用ランドに接続して実装する
フリップチップ接続が行なわれる。
他の電子部品とともに半導体ICを実装することによっ
て、複雑な回路装置が提供されている。ここで半導体の
ICとして、パッケージによって封入されたICを用い
るようにすると、高密度実装が妨げられる。そこで半導
体のベアチップ実装が行なわれるようになっており、こ
れによって回路基板上における部品の高密度化が図られ
るようになっている。半導体のベアチップから成るIC
を回路基板上にマウントする場合には、ICの信号パッ
ドを直接回路基板上の接続用ランドに接続して実装する
フリップチップ接続が行なわれる。
【0003】図14に示すようにベアチップIC1の一
方の面には、その周縁部に沿って電極を構成するパッド
2が配列されている。パッド2は1辺が例えば100μ
mの4角形の形状をなす導電性の電極から構成されてお
り、パッケージICの場合にはこのパッドがワイヤを介
してリードに接続されるようになっている。これに対し
て図15に示すようにベアチップIC1を直接回路基板
3上にマウントする場合には、図16に示すように、ベ
アチップIC1のパッド2の表面に半田バンプ4を形成
し、このバンプ4と回路基板3の接続用ランド6とを、
異方性導電フィルム5または異方性導電樹脂を介して電
気的な接続を達成するようにしている。
方の面には、その周縁部に沿って電極を構成するパッド
2が配列されている。パッド2は1辺が例えば100μ
mの4角形の形状をなす導電性の電極から構成されてお
り、パッケージICの場合にはこのパッドがワイヤを介
してリードに接続されるようになっている。これに対し
て図15に示すようにベアチップIC1を直接回路基板
3上にマウントする場合には、図16に示すように、ベ
アチップIC1のパッド2の表面に半田バンプ4を形成
し、このバンプ4と回路基板3の接続用ランド6とを、
異方性導電フィルム5または異方性導電樹脂を介して電
気的な接続を達成するようにしている。
【0004】
【発明が解決しようとする課題】図14に示すベアチッ
プIC1のパッド2間のピッチが狭くなる傾向にあり、
このような狭ピッチ化が進行する中で、半田バンプ4と
回路基板3の接続用ランド6との間の導通の仲介をして
いる異方性導電フィルム5または異方性導電樹脂の中に
混入されている導電粒子7が大きいために、パッド2間
で短絡事故が発生する不具合があった。このために異方
性導電フィルム5または異方性導電樹脂中に混入される
導電粒子7を微細化し、さらに含有量をも少なくするこ
とが試みられている。
プIC1のパッド2間のピッチが狭くなる傾向にあり、
このような狭ピッチ化が進行する中で、半田バンプ4と
回路基板3の接続用ランド6との間の導通の仲介をして
いる異方性導電フィルム5または異方性導電樹脂の中に
混入されている導電粒子7が大きいために、パッド2間
で短絡事故が発生する不具合があった。このために異方
性導電フィルム5または異方性導電樹脂中に混入される
導電粒子7を微細化し、さらに含有量をも少なくするこ
とが試みられている。
【0005】このように導電粒子7を微細化し、あるい
はその含有量を少なくすると、接続に導電粒子7が寄与
せずに、半田バンプ4と接続用ランド6の圧着に伴う直
接接触によって接続が達成される構造になってしまう。
はその含有量を少なくすると、接続に導電粒子7が寄与
せずに、半田バンプ4と接続用ランド6の圧着に伴う直
接接触によって接続が達成される構造になってしまう。
【0006】一方で回路基板の多層化が進み、よりファ
インパターンで小型化するために、ビルドアップ基板の
採用が増える傾向にある。しかるにこのようなビルドア
ップ基板は、それぞれの基板の銅箔から成る配線パター
ンの位置が不揃いであるために、これらが重合う部分に
おいては厚さが厚くなり、配線パターンが重ならない部
分においては厚さが薄くなる。このことから多層基板の
表面に凹凸が大きく発生し、圧着によるフリップチップ
接続の場合には、この凹凸を吸収しきれなくなってしま
い、これによって接続不良の発生の原因になっている。
このような理由から、とくに多層基板を用いた電子回路
装置におけるICの小型化と、回路基板の小型化の双方
の実現が困難になっているという問題がある。
インパターンで小型化するために、ビルドアップ基板の
採用が増える傾向にある。しかるにこのようなビルドア
ップ基板は、それぞれの基板の銅箔から成る配線パター
ンの位置が不揃いであるために、これらが重合う部分に
おいては厚さが厚くなり、配線パターンが重ならない部
分においては厚さが薄くなる。このことから多層基板の
表面に凹凸が大きく発生し、圧着によるフリップチップ
接続の場合には、この凹凸を吸収しきれなくなってしま
い、これによって接続不良の発生の原因になっている。
このような理由から、とくに多層基板を用いた電子回路
装置におけるICの小型化と、回路基板の小型化の双方
の実現が困難になっているという問題がある。
【0007】本発明はこのような問題点に鑑みてなされ
たものであって、とくにパッドのピッチがより狭いベア
チップICのフリップチップ接続によるマウントが可能
であって、しかもファインなプリント基板の多層化を実
現するようにした電子回路装置およびその製造方法を提
供することを目的とする。
たものであって、とくにパッドのピッチがより狭いベア
チップICのフリップチップ接続によるマウントが可能
であって、しかもファインなプリント基板の多層化を実
現するようにした電子回路装置およびその製造方法を提
供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、コアとなる回
路基板と、前記回路基板上にマウントされている電子部
品と、前記回路基板上に形成されている絶縁層と、前記
絶縁層の上に形成されている回路と、を具備する電子回
路装置に関するものである。
路基板と、前記回路基板上にマウントされている電子部
品と、前記回路基板上に形成されている絶縁層と、前記
絶縁層の上に形成されている回路と、を具備する電子回
路装置に関するものである。
【0009】前記回路基板上に複層に前記絶縁層が積層
されるとともに、それぞれの絶縁層の表面に配線パター
ンによって回路が形成されていてよい。また前記複層の
絶縁層の内の最外層の絶縁層の外表面上に電子部品がマ
ウントされ、最外層の絶縁層の表面の配線パターンと接
続されていてよい。また前記コアとなる回路基板上にマ
ウントされている電子部品がベアチップICであって、
フリップチップ接続によって前記コアとなる回路基板上
の接続用ランドに接続されていてよい。
されるとともに、それぞれの絶縁層の表面に配線パター
ンによって回路が形成されていてよい。また前記複層の
絶縁層の内の最外層の絶縁層の外表面上に電子部品がマ
ウントされ、最外層の絶縁層の表面の配線パターンと接
続されていてよい。また前記コアとなる回路基板上にマ
ウントされている電子部品がベアチップICであって、
フリップチップ接続によって前記コアとなる回路基板上
の接続用ランドに接続されていてよい。
【0010】製造方法に関する発明は、コアとなる回路
基板であって電子部品がマウントされている回路基板上
に絶縁層を形成する工程と、該絶縁層の上に導体層を形
成する工程と、前記導体層をエッチングして所定の配線
パターンを形成する工程と、を具備する電子回路装置の
製造方法に関するものである。
基板であって電子部品がマウントされている回路基板上
に絶縁層を形成する工程と、該絶縁層の上に導体層を形
成する工程と、前記導体層をエッチングして所定の配線
パターンを形成する工程と、を具備する電子回路装置の
製造方法に関するものである。
【0011】前記絶縁層を形成する工程と、前記導体層
を形成する工程と、前記配線パターンを形成する工程と
を複数回繰返して複層に回路を形成してよい。また前記
絶縁層の形成がカーテンコート法によって行なわれてよ
い。また前記導体層の形成が導電性金属のメッキによっ
て行なわれてよい。また前記配線パターンの形成がレー
ザエッチングによって行なわれてよい。
を形成する工程と、前記配線パターンを形成する工程と
を複数回繰返して複層に回路を形成してよい。また前記
絶縁層の形成がカーテンコート法によって行なわれてよ
い。また前記導体層の形成が導電性金属のメッキによっ
て行なわれてよい。また前記配線パターンの形成がレー
ザエッチングによって行なわれてよい。
【0012】本願の主たる発明の特徴は、とくに多層に
積層してビルドアップ基板を製造する製造工程の途中で
電子部品、とくにベアチップICや表面実装タイプのチ
ップ部品の実装を行なうことを特徴とした電子回路およ
びその製造方法に関するものである。ここで上記電子部
品を実装したコアとなる回路基板の表層にビルドアップ
して複層に回路を形成することを顕著な特徴とするもの
である。
積層してビルドアップ基板を製造する製造工程の途中で
電子部品、とくにベアチップICや表面実装タイプのチ
ップ部品の実装を行なうことを特徴とした電子回路およ
びその製造方法に関するものである。ここで上記電子部
品を実装したコアとなる回路基板の表層にビルドアップ
して複層に回路を形成することを顕著な特徴とするもの
である。
【0013】このようなビルドアップによる回路の積層
は、上記コアとなる基板の表面に絶縁層をカーテンコー
トによって形成するとともに、その上に導体をメッキ等
の方法によって被着させ、しかも上記導体をレーザ等の
方法によってエッチングして配線パターンを形成するよ
うにした電子回路装置およびその製造方法に関するもの
である。ここでとくにコアとなる回路基板に対する電子
部品の接合方法として、異方性導電フィルムまたは異方
性導電樹脂を用いたフリップチップ接続を行なうように
することが好ましい。
は、上記コアとなる基板の表面に絶縁層をカーテンコー
トによって形成するとともに、その上に導体をメッキ等
の方法によって被着させ、しかも上記導体をレーザ等の
方法によってエッチングして配線パターンを形成するよ
うにした電子回路装置およびその製造方法に関するもの
である。ここでとくにコアとなる回路基板に対する電子
部品の接合方法として、異方性導電フィルムまたは異方
性導電樹脂を用いたフリップチップ接続を行なうように
することが好ましい。
【0014】本発明の好ましい態様は、ビルドアップ基
板のコアとなる回路基板を両面貫通型の回路基板とし、
その上にフリップチップ接続によって電子部品を実装
し、その後に回路を積層して形成するようにしたもので
ある。このような態様によれば、半導体実装およびプリ
ント基板の製造方法によって、狭ピッチ化が進むフリッ
プチップ実装を生かしつつ、ファインな多層基板を採用
して、トータルでより小型化を実現することが可能にな
る。なお本発明は半導体のフリップチップ実装のみなら
ず、広く各種の電子部品の実装に応用されるものであっ
て、半田を用いない半田レス実装への道を開くものであ
る。
板のコアとなる回路基板を両面貫通型の回路基板とし、
その上にフリップチップ接続によって電子部品を実装
し、その後に回路を積層して形成するようにしたもので
ある。このような態様によれば、半導体実装およびプリ
ント基板の製造方法によって、狭ピッチ化が進むフリッ
プチップ実装を生かしつつ、ファインな多層基板を採用
して、トータルでより小型化を実現することが可能にな
る。なお本発明は半導体のフリップチップ実装のみなら
ず、広く各種の電子部品の実装に応用されるものであっ
て、半田を用いない半田レス実装への道を開くものであ
る。
【0015】本発明によれば、狭ピッチICのフリップ
チップ実装が可能になるとともに、ファインな回路基板
を応用した多層の回路を形成することができる。この結
果さらなるベアチップ実装の小型化が実現されることに
なる。また本発明は半導体のみならず、他の電子部品の
実装にも応用でき、半田を用いない半田レス実装が可能
になる。
チップ実装が可能になるとともに、ファインな回路基板
を応用した多層の回路を形成することができる。この結
果さらなるベアチップ実装の小型化が実現されることに
なる。また本発明は半導体のみならず、他の電子部品の
実装にも応用でき、半田を用いない半田レス実装が可能
になる。
【0016】
【発明の実施の形態】図1は本発明の一実施の形態に係
る電子回路装置の製造をその順を追って説明する工程図
である。また図2〜図13はこのような工程図に従って
製造される電子回路装置をその製造の順に示したもので
ある。
る電子回路装置の製造をその順を追って説明する工程図
である。また図2〜図13はこのような工程図に従って
製造される電子回路装置をその製造の順に示したもので
ある。
【0017】電子回路装置のコアとなる基板として図2
に示すような回路基板10を用意する。この回路基板1
0は絶縁材料から成り、所定の厚みを有する基板であっ
て、従来の両面プリント基板と同様にその上面と下面に
それぞれ配線パターン11、12が形成されている。ま
た回路基板10の表側の回路と裏側の回路とを接続する
ためのスルーホール13が接続されている両面基板から
構成されている。
に示すような回路基板10を用意する。この回路基板1
0は絶縁材料から成り、所定の厚みを有する基板であっ
て、従来の両面プリント基板と同様にその上面と下面に
それぞれ配線パターン11、12が形成されている。ま
た回路基板10の表側の回路と裏側の回路とを接続する
ためのスルーホール13が接続されている両面基板から
構成されている。
【0018】このような回路基板10上には図3に示す
ようにベアチップIC16がフリップチップ接続によっ
てマウントされる。すなわちベアチップICのパッドの
部分に予め形成されている半田バンプ17を回路基板1
0の接続用ランド18に接続する。なおこのときに異方
性導電フィルムまたは異方性導電樹脂を用いる。なおこ
こでは異方性導電フィルムを用いているが、図3におい
てはその図示を省略している。なおベアチップIC16
とともに、他のICや他のチップ部品を回路基板10上
にマウントしてもよい。
ようにベアチップIC16がフリップチップ接続によっ
てマウントされる。すなわちベアチップICのパッドの
部分に予め形成されている半田バンプ17を回路基板1
0の接続用ランド18に接続する。なおこのときに異方
性導電フィルムまたは異方性導電樹脂を用いる。なおこ
こでは異方性導電フィルムを用いているが、図3におい
てはその図示を省略している。なおベアチップIC16
とともに、他のICや他のチップ部品を回路基板10上
にマウントしてもよい。
【0019】この後に図4に示すようにカーテンコート
法によって絶縁層22を形成する。この絶縁層22は例
えば幅方向に長いスリット状のノズルからエポキシ樹脂
を回路基板10の表面に供給することによって形成され
る。そしてこの絶縁層22の平坦な表面に導電性の銅メ
ッキ層23を図5に示すように形成する。
法によって絶縁層22を形成する。この絶縁層22は例
えば幅方向に長いスリット状のノズルからエポキシ樹脂
を回路基板10の表面に供給することによって形成され
る。そしてこの絶縁層22の平坦な表面に導電性の銅メ
ッキ層23を図5に示すように形成する。
【0020】このように表面が銅メッキ層23によって
覆われている絶縁層22の表面にさらに図6に示すよう
にレジスト24を被着させる。レジスト24は銅メッキ
層23を残存させてパターンを形成する部分にのみ形成
する。そしてこのような状態においてレーザエッチング
を行なうことにより、図7に示すようにレジスト24が
形成されていない部分の銅メッキ層23が除去される。
従ってこの後レジスト24を除去することによって、図
8に示すように、絶縁層22の表面に2層目の配線パタ
ーン25が形成されることになる。以上の工程が基本的
な積層の工程である。
覆われている絶縁層22の表面にさらに図6に示すよう
にレジスト24を被着させる。レジスト24は銅メッキ
層23を残存させてパターンを形成する部分にのみ形成
する。そしてこのような状態においてレーザエッチング
を行なうことにより、図7に示すようにレジスト24が
形成されていない部分の銅メッキ層23が除去される。
従ってこの後レジスト24を除去することによって、図
8に示すように、絶縁層22の表面に2層目の配線パタ
ーン25が形成されることになる。以上の工程が基本的
な積層の工程である。
【0021】図1に示すようにこの工程を複数回繰返す
ことによって、繰返した分だけの多層構造の回路が形成
される。従って2層構造の場合には図8に示す状態で止
めておけばよい。また図8に示す絶縁層22の表面にさ
らに別の電子部品をマウントし、配線パターン25によ
って互いに接続するとともに、必要に応じて絶縁層22
にスルーホールを形成することにより層間を接続して絶
縁層22上に別の回路を形成することも可能である。
ことによって、繰返した分だけの多層構造の回路が形成
される。従って2層構造の場合には図8に示す状態で止
めておけばよい。また図8に示す絶縁層22の表面にさ
らに別の電子部品をマウントし、配線パターン25によ
って互いに接続するとともに、必要に応じて絶縁層22
にスルーホールを形成することにより層間を接続して絶
縁層22上に別の回路を形成することも可能である。
【0022】2層以上の構造にする場合には図9に示す
ように、1層目の絶縁層22の表面にさらに絶縁層22
を形成する。この絶縁層22の形成は1層目の絶縁層2
2の形成と同じようにカーテンコート法によってエポキ
シ樹脂を供給することによって行なわれる。そしてこの
後に図10に示すように銅メッキ層23をさらに形成す
る。そしてこの銅メッキ層23の表面にレジスト24を
施してレーザエッチングを行なうことにより、2層目の
絶縁層22の表面に図11に示すように3層目の配線パ
ターンが形成される。従ってここでは回路基板10を含
めて3層構造の電子回路装置になる。なおこの場合にお
いても、ここで止めておくとともに、2層目の絶縁層2
2の表面の配線パターン25を利用して電子部品をマウ
ントするようにしてもよい。
ように、1層目の絶縁層22の表面にさらに絶縁層22
を形成する。この絶縁層22の形成は1層目の絶縁層2
2の形成と同じようにカーテンコート法によってエポキ
シ樹脂を供給することによって行なわれる。そしてこの
後に図10に示すように銅メッキ層23をさらに形成す
る。そしてこの銅メッキ層23の表面にレジスト24を
施してレーザエッチングを行なうことにより、2層目の
絶縁層22の表面に図11に示すように3層目の配線パ
ターンが形成される。従ってここでは回路基板10を含
めて3層構造の電子回路装置になる。なおこの場合にお
いても、ここで止めておくとともに、2層目の絶縁層2
2の表面の配線パターン25を利用して電子部品をマウ
ントするようにしてもよい。
【0023】さらに積層を行なう場合には、図12に示
すように2層目の絶縁層22の表面にさらにカーテンコ
ート法によってエポキシ樹脂を塗布して3層目の絶縁層
22を形成する。そしてこのような3層目の絶縁層22
の表面に銅メッキ層を形成し、この銅メッキ層をエッチ
ングすることによって配線パターン25を形成すると、
回路基板10の表面に3層の絶縁層によってそれぞれ支
持されている配線が形成されるようになり、回路基板1
0を含めると4層構造の電子回路装置になる。ここでは
図13に示すように、最外層をなす絶縁層22の表面の
配線パターン25から成る接続用ランドを利用して電子
部品29をマウントするようにしている。なおこのよう
な電子部品は、例えば表面実装型のチップ部品であって
よい。
すように2層目の絶縁層22の表面にさらにカーテンコ
ート法によってエポキシ樹脂を塗布して3層目の絶縁層
22を形成する。そしてこのような3層目の絶縁層22
の表面に銅メッキ層を形成し、この銅メッキ層をエッチ
ングすることによって配線パターン25を形成すると、
回路基板10の表面に3層の絶縁層によってそれぞれ支
持されている配線が形成されるようになり、回路基板1
0を含めると4層構造の電子回路装置になる。ここでは
図13に示すように、最外層をなす絶縁層22の表面の
配線パターン25から成る接続用ランドを利用して電子
部品29をマウントするようにしている。なおこのよう
な電子部品は、例えば表面実装型のチップ部品であって
よい。
【0024】このように本実施の形態に係る電子回路装
置は、ビルドアップ基板のコアとなる両面貫通型の回路
基板10を図2に示すように作成し、その上にベアチッ
プIC16をフリップチップ実装する。この時点におい
ては回路基板10の表面の配線パターン11、12はと
もに単層構造から成っているために、厚さのバラツキは
銅箔の厚みのバラツキであるために、表面の凹凸はほと
んど考慮する必要はない。従って圧着による直接接触を
主な接続要因とするフリップチップ接続でも問題なく製
造することができる。
置は、ビルドアップ基板のコアとなる両面貫通型の回路
基板10を図2に示すように作成し、その上にベアチッ
プIC16をフリップチップ実装する。この時点におい
ては回路基板10の表面の配線パターン11、12はと
もに単層構造から成っているために、厚さのバラツキは
銅箔の厚みのバラツキであるために、表面の凹凸はほと
んど考慮する必要はない。従って圧着による直接接触を
主な接続要因とするフリップチップ接続でも問題なく製
造することができる。
【0025】この後に図4に示すような絶縁層19をカ
ーテンコート法によって形成する。この方法はベアチッ
プIC16の実装部分の凹凸をも含めて行なうことが可
能である。そしてその上に銅メッキの導体層23を形成
し、マスキングしてレーザ剥離を行なうことによって、
絶縁層22の表面に配線パターン25を形成しておくも
のである。
ーテンコート法によって形成する。この方法はベアチッ
プIC16の実装部分の凹凸をも含めて行なうことが可
能である。そしてその上に銅メッキの導体層23を形成
し、マスキングしてレーザ剥離を行なうことによって、
絶縁層22の表面に配線パターン25を形成しておくも
のである。
【0026】図1に示すように絶縁層22の形成からレ
ジスト剥離までの工程を繰返すことによって、さらに多
層構造とすることが可能になる。すなわち図1に示す繰
返し部分の工程の繰返し数によって積層の数を任意に調
整することができる。また回路基板10の一方の面なら
ず反対側の面にも同様の方法で多層に回路を形成するこ
とが可能になる。
ジスト剥離までの工程を繰返すことによって、さらに多
層構造とすることが可能になる。すなわち図1に示す繰
返し部分の工程の繰返し数によって積層の数を任意に調
整することができる。また回路基板10の一方の面なら
ず反対側の面にも同様の方法で多層に回路を形成するこ
とが可能になる。
【0027】このような構成によれば、コアとなる回路
基板10の表面に直接ベアチップIC16をフリップチ
ップ接続して実装するようにしているために、ベアチッ
プIC16のパッド間のピッチが狭い狭ピッチであって
も実装を妨げることがない。これによってファインな多
層基板が使用される。この結果としてさらなるベアチッ
プ実装の小型化が実現される。なおこのような電子回路
装置は、ベアチップIC16のみならず、各種の電子部
品、とくに面実装型のチップ部品の実装に広く応用する
ことが可能である。この場合に半田を用いることなく実
装することが可能になり、半田レスにつながるようにな
る。
基板10の表面に直接ベアチップIC16をフリップチ
ップ接続して実装するようにしているために、ベアチッ
プIC16のパッド間のピッチが狭い狭ピッチであって
も実装を妨げることがない。これによってファインな多
層基板が使用される。この結果としてさらなるベアチッ
プ実装の小型化が実現される。なおこのような電子回路
装置は、ベアチップIC16のみならず、各種の電子部
品、とくに面実装型のチップ部品の実装に広く応用する
ことが可能である。この場合に半田を用いることなく実
装することが可能になり、半田レスにつながるようにな
る。
【0028】
【発明の効果】以上のように本発明は、コアとなる回路
基板と、回路基板上にマウントされている電子部品と、
回路基板上に形成されている絶縁層と、この絶縁層の上
に形成されている回路と、を備える電子回路装置に関す
るものである。
基板と、回路基板上にマウントされている電子部品と、
回路基板上に形成されている絶縁層と、この絶縁層の上
に形成されている回路と、を備える電子回路装置に関す
るものである。
【0029】従って本発明によれば、回路基板上に多層
構造を形成することが可能になるとともに、電子部品が
コアとなる回路基板上にマウントされているために、多
層にすることによる凹凸の影響を受けることがなくな
る。
構造を形成することが可能になるとともに、電子部品が
コアとなる回路基板上にマウントされているために、多
層にすることによる凹凸の影響を受けることがなくな
る。
【0030】回路基板上に複層に絶縁層が積層されると
ともに、それぞれの絶縁層の表面に配線パターンによっ
て回路が形成されるようにした構成によれば、多層の回
路を含む電子回路装置が提供される。
ともに、それぞれの絶縁層の表面に配線パターンによっ
て回路が形成されるようにした構成によれば、多層の回
路を含む電子回路装置が提供される。
【0031】複層の絶縁層の内の最外層の絶縁層の外表
面上に電子部品がマウントされ、最外層の絶縁層の表面
の配線パターンと接続されるようにした構成によれば、
コアとなる回路基板に電子部品をマウントするばかりで
なく、最外層の絶縁層の上にも電子部品をマウントする
ことが可能になる。
面上に電子部品がマウントされ、最外層の絶縁層の表面
の配線パターンと接続されるようにした構成によれば、
コアとなる回路基板に電子部品をマウントするばかりで
なく、最外層の絶縁層の上にも電子部品をマウントする
ことが可能になる。
【0032】コアとなる回路基板上にマウントされてい
る電子部品がベアチップICであって、フリップチップ
接続によってコアとなる回路基板上の接続用ランドに接
続されている構成によれば、コアとなる回路基板にベア
チップICが直接接続されるようになっているために、
凹凸の影響を受けることなくパッドの狭ピッチ化に対応
することが可能になる。
る電子部品がベアチップICであって、フリップチップ
接続によってコアとなる回路基板上の接続用ランドに接
続されている構成によれば、コアとなる回路基板にベア
チップICが直接接続されるようになっているために、
凹凸の影響を受けることなくパッドの狭ピッチ化に対応
することが可能になる。
【0033】製造方法に関する発明は、コアとなる回路
基板であって電子部品がマウントされている回路基板上
に絶縁層を形成する工程と、この絶縁層の上に導体層を
形成する工程と、この導体層をエッチングして所定の配
線パターンを形成する工程と、を具備する電子回路装置
の製造方法に関するものである。
基板であって電子部品がマウントされている回路基板上
に絶縁層を形成する工程と、この絶縁層の上に導体層を
形成する工程と、この導体層をエッチングして所定の配
線パターンを形成する工程と、を具備する電子回路装置
の製造方法に関するものである。
【0034】従ってこのような製造方法によれば、コア
となる回路基板上にさらに絶縁層を介して回路を形成す
ることが可能になる。
となる回路基板上にさらに絶縁層を介して回路を形成す
ることが可能になる。
【0035】絶縁層を形成する工程と、導体層を形成す
る工程と、配線パターンを形成する工程とを複数回繰返
して複層に回路を形成するようにした構成によれば、回
路基板上に複層に回路が形成されるようになる。
る工程と、配線パターンを形成する工程とを複数回繰返
して複層に回路を形成するようにした構成によれば、回
路基板上に複層に回路が形成されるようになる。
【0036】絶縁層の形成がカーテンコート法によって
行なわれるようにした構成によれば、絶縁層の形成にフ
レキシビリティがもたらされる。
行なわれるようにした構成によれば、絶縁層の形成にフ
レキシビリティがもたらされる。
【0037】導体層の形成が導電性金属のメッキによっ
て行なわれるようにした構成によれば、絶縁層の上に導
体層を容易に形成することが可能になる。
て行なわれるようにした構成によれば、絶縁層の上に導
体層を容易に形成することが可能になる。
【0038】配線パターンの形成がレーザエッチングに
よって行なわれるようにした構成によれば、効率的なエ
ッチングが達成される。
よって行なわれるようにした構成によれば、効率的なエ
ッチングが達成される。
【図1】電子回路装置の製造プロセスを示す工程図であ
る。
る。
【図2】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図3】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図4】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図5】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図6】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図7】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図8】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図9】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図10】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図11】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図12】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図13】電子回路装置の製造方法を示す縦断面図であ
る。
る。
【図14】ベアチップICの底面図である。
【図15】ベアチップICをマウントした回路基板の縦
断面図である。
断面図である。
【図16】フリップチップ接続を示す拡大縦断面図であ
る。
る。
1‥‥ベアチップIC、2‥‥パッド(電極)、3‥‥
回路基板、4‥‥半田バンプ、5‥‥異方性導電フィル
ム、6‥‥接続用ランド、7‥‥導電粒子、10‥‥回
路基板、11、12‥‥配線パターン、13‥‥スルー
ホール、16‥‥ベアチップIC、17‥‥半田バン
プ、18‥‥接続用ランド、22‥‥絶縁層、23‥‥
銅メッキ層、24‥‥レジスト、25‥‥配線パター
ン、29‥‥電子部品
回路基板、4‥‥半田バンプ、5‥‥異方性導電フィル
ム、6‥‥接続用ランド、7‥‥導電粒子、10‥‥回
路基板、11、12‥‥配線パターン、13‥‥スルー
ホール、16‥‥ベアチップIC、17‥‥半田バン
プ、18‥‥接続用ランド、22‥‥絶縁層、23‥‥
銅メッキ層、24‥‥レジスト、25‥‥配線パター
ン、29‥‥電子部品
Claims (9)
- 【請求項1】コアとなる回路基板と、 前記回路基板上にマウントされている電子部品と、 前記回路基板上に形成されている絶縁層と、 前記絶縁層の上に形成されている回路と、 を具備する電子回路装置。
- 【請求項2】前記回路基板上に複層に前記絶縁層が積層
されるとともに、それぞれの絶縁層の表面に配線パター
ンによって回路が形成されていることを特徴とする請求
項1に記載の電子回路装置。 - 【請求項3】前記複層の絶縁層の内の最外層の絶縁層の
外表面上に電子部品がマウントされ、最外層の絶縁層の
表面の配線パターンと接続されていることを特徴とする
請求項2に記載の電子回路装置。 - 【請求項4】前記コアとなる回路基板上にマウントされ
ている電子部品がベアチップICであって、フリップチ
ップ接続によって前記コアとなる回路基板上の接続用ラ
ンドに接続されていることを特徴とする請求項1に記載
の電子回路装置。 - 【請求項5】コアとなる回路基板であって電子部品がマ
ウントされている回路基板上に絶縁層を形成する工程
と、 該絶縁層の上に導体層を形成する工程と、 前記導体層をエッチングして所定の配線パターンを形成
する工程と、 を具備する電子回路装置の製造方法。 - 【請求項6】前記絶縁層を形成する工程と、前記導体層
を形成する工程と、前記配線パターンを形成する工程と
を複数回繰返して複層に回路を形成することを特徴とす
る請求項5に記載の電子回路の製造方法。 - 【請求項7】前記絶縁層の形成がカーテンコート法によ
って行なわれることを特徴とする請求項5に記載の電子
回路装置の製造方法。 - 【請求項8】前記導体層の形成が導電性金属のメッキに
よって行なわれることを特徴とする請求項5に記載の電
子回路の製造方法。 - 【請求項9】前記配線パターンの形成がレーザエッチン
グによって行なわれることを特徴とする請求項5に記載
の電子回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10072754A JPH11274734A (ja) | 1998-03-20 | 1998-03-20 | 電子回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10072754A JPH11274734A (ja) | 1998-03-20 | 1998-03-20 | 電子回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11274734A true JPH11274734A (ja) | 1999-10-08 |
Family
ID=13498470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10072754A Pending JPH11274734A (ja) | 1998-03-20 | 1998-03-20 | 電子回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11274734A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
EP1494277A2 (en) * | 2003-07-03 | 2005-01-05 | Matsushita Electric Industrial Co., Ltd. | Module with a built-in semiconductor and method for producing the same |
JP2006310421A (ja) * | 2005-04-27 | 2006-11-09 | Cmk Corp | 部品内蔵型プリント配線板とその製造方法 |
US7198986B2 (en) | 2003-09-29 | 2007-04-03 | Shinko Electric Industries Co., Ltd. | Electronic parts built-in substrate and method of manufacturing the same |
US7640655B2 (en) | 2005-09-13 | 2010-01-05 | Shinko Electric Industries Co., Ltd. | Electronic component embedded board and its manufacturing method |
US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
US20170133309A1 (en) * | 2015-11-10 | 2017-05-11 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package and electronic device including the same |
-
1998
- 1998-03-20 JP JP10072754A patent/JPH11274734A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9245838B2 (en) | 2000-09-25 | 2016-01-26 | Ibiden Co., Ltd. | Semiconductor element |
US8959756B2 (en) | 2000-09-25 | 2015-02-24 | Ibiden Co., Ltd. | Method of manufacturing a printed circuit board having an embedded electronic component |
US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
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US7640655B2 (en) | 2005-09-13 | 2010-01-05 | Shinko Electric Industries Co., Ltd. | Electronic component embedded board and its manufacturing method |
US11626364B2 (en) | 2015-11-10 | 2023-04-11 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package and electronic device including the same |
US20170133309A1 (en) * | 2015-11-10 | 2017-05-11 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package and electronic device including the same |
US10128179B2 (en) * | 2015-11-10 | 2018-11-13 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package and electronic device including the same |
US10446481B2 (en) | 2015-11-10 | 2019-10-15 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package and electronic device including the same |
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