CN110517713A - 具有封装基体基底的电子设备 - Google Patents

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CN110517713A CN201910011428.9A CN201910011428A CN110517713A CN 110517713 A CN110517713 A CN 110517713A CN 201910011428 A CN201910011428 A CN 201910011428A CN 110517713 A CN110517713 A CN 110517713A
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李真安
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Abstract

提供一种能够改善时间裕量的具有封装基体基底的电子设备。所述电子设备包括：基体基底，包括基底基体，所述基底基体包括多个层和位于所述多个层之间的多个布线层；控制器芯片和至少一个存储器半导体芯片，安装在基体基底上；信号线，设置在所述多个布线层中的一个布线层中并使控制器芯片连接到所述至少一个存储器半导体芯片；以及一对开路短截线，设置在另一布线层中，连接到信号线的两端并延伸为以一定间隙彼此面对。

Description

具有封装基体基底的电子设备
本申请要求于2018年5月21日在韩国知识产权局提交的第 10-2018-0057990号韩国专利申请的优先权，该韩国专利申请的公开内容通过 引用全部包含于此。
技术领域
发明构思的示例实施例涉及一种电子设备，更具体地，涉及一种具有基 体基底的电子设备。
背景技术
根据电子行业和用户需求的快速发展，正在使电子设备小型化并且容量 增加。然而，半导体存储器芯片的容量增加不能满足这样的需求。因此，增 加了与电子设备的一个通道连接的半导体存储器芯片的数量，因此，时间裕 量减小。
发明内容
发明构思的示例实施例提供了一种能够改善时间裕量的电子设备。
为了实现该技术目标，发明构思的示例实施例提供了如下描述的电子设 备。
根据示例实施例，提供了一种电子设备，所述电子设备可以包括：基体 基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的 多个布线层；控制器芯片和至少一个存储器半导体芯片，安装在基体基底上； 至少一条第一信号线，设置在基底基体中的所述多个布线层之中的第一布线 层中并且使控制器芯片连接到所述至少一个存储器半导体芯片；至少一对开 路短截线，设置在基底基体中的所述多个布线层之中的第二布线层中，连接 到所述至少一条第一信号线的两端，并且彼此分开；以及多个过孔，贯穿基底基体的一部分，以使所述至少一条第一信号线的两端连接到所述至少一对 开路短截线。
根据示例实施例，提供了一种电子设备，所述电子设备可以包括：基体 基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的 多个布线层，其中，所述多个布线层包括第一接地布线层、第二接地布线层、 第一信号布线层和第二信号布线层，其中，第一信号布线层和第二信号布线 层设置在第一接地布线层与第二接地布线层之间；以及多个半导体芯片，安 装在基体基底上。基体基底可以包括：接地平面层，分别设置在第一接地布 线层和第二接地布线层中；信号线，设置在第一信号布线层中并且使所述多 个半导体芯片中的两个连接；一对开路短截线，设置在第二信号布线层中并 且连接到信号线的两端；以及多个过孔，贯穿基底基体的一部分，以使信号 线的两端和所述一对开路短截线连接。
根据示例实施例，提供了一种电子设备，所述电子设备可以包括：基体 基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的 多个布线层；至少一个半导体芯片，安装在基体基底上；至少一条信号线， 设置在所述多个布线层之中的第一布线层中并且连接到所述至少一个半导体 芯片；以及至少一对开路短截线，设置在所述多个布线层之中的至少一个第 二布线层中，连接到所述至少一条信号线的两端，并且延伸为跨过间隙彼此 面对。
附图说明
从下面结合附图的详细描述将更清楚地理解发明构思的示例实施例，在 附图中：
图1是根据示例实施例的电子设备的主要组件的平面图；
图2A是根据示例实施例的电子设备的一部分的剖视图，图2B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图2C是根据示例 实施例的主要布线图案的示意图；
图3A是根据示例实施例的电子设备的一部分的剖视图，图3B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图3C是根据示例 实施例的主要布线图案的示意图；
图4A是根据示例实施例的电子设备的一部分的剖视图，图4B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图4C是根据示例 实施例的主要布线图案的示意图；
图5A是根据示例实施例的电子设备的一部分的剖视图，图5B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图5C是根据示例 实施例的主要布线图案的示意图；
图6A是根据示例实施例的电子设备的一部分的剖视图，图6B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图6C是根据示例 实施例的主要布线图案的示意图；
图7A是根据示例实施例的电子设备的一部分的剖视图，图7B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图7C是根据示例 实施例的主要布线图案的示意图；
图8至图13是根据示例实施例的电子设备的一部分的剖视图；
图14是根据示例实施例的电子设备的主要组件的平面图；
图15是根据示例实施例的电子设备的主要组件的平面图；
图16是根据示例实施例的电子设备的主要组件的平面图；
图17是根据示例实施例的电子设备的主要组件的平面图；
图18至图23是根据示例实施例的电子设备的一部分的剖视图；以及
图24A和图24B分别是根据对比实施例和示例实施例的电子设备的信号 眼图。
具体实施方式
在下文中将参照附图更充分地描述发明构思的各种示例实施例。然而， 发明构思可以以许多不同的形式实施，并且不应该被解释为限于在此所阐述 的示例实施例。相反，提供这些示例实施例使得本公开将会是彻底的和完整 的，并且将向本领域技术人员充分地传达发明构思的范围。在附图中，为了 清楚起见，可以夸大层和区域的尺寸和相对尺寸。然而，下面的描述中提供 的示例实施例不排除与在此也提供的另一示例实施例或在此未提供但与发明 构思一致的另一示例实施例的一个或更多个特征相关联。例如，即使在特定示例中描述的内容未在与其不同的示例中描述，除非在所述示例的描述中另 外提及，否则也可以将这些内容理解为与另一示例相关。
将理解的是，当元件或层被称为“在”另一元件或层“上方”、“在”另一元 件或层“之上”、“在”另一元件或层“上”、“连接到”或“结合到”另一个元件或层 时，该元件或层可以直接在所述另一元件或层上方、在所述另一元件或层之 上、在所述另一元件或层上、连接或结合到所述另一元件或层，或者可以存 在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上方”、“直接 在”另一元件或层“之上”、“直接在”另一元件或层“上”、“直接连接到”或“直接 结合到”另一元件或层时，不存在中间元件或层。同样的附图标记始终表示同 样的元件。如在此使用的，术语“和/或”包括一个或更多个相关所列项目的任 意和所有组合。
为了易于描述，在此可以使用诸如“在……之下”、“在……下面”、“下”、 “在……上方”、“在……之上”和“上”等的空间相对术语来描述如图中示出的一 个元件或特征与另外的元件或特征的关系。将理解的是，除了图中所描绘的 方位之外，空间相对术语也旨在包括装置在使用或操作中的不同方位。例如， 如果图中的装置被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元 件将然后被定位为在所述其它元件或特征“上方”。因此，术语“在……下面” 可以包括上方和下方两种方位。装置可以被另外地定位(旋转90度或处于其 它方位)并且相应地解释在此所使用的空间相对描述语。
将理解的是，虽然在此可以使用术语第一、第二、第三、第四等来描述 各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/ 或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、 层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本 发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可 以被称为第二元件、组件、区域、层或部分。
在此使用的术语仅是为了描述具体示例实施例的目的，而不意图成为发 明构思的限制。如在此使用的，除非上下文另外明确地指出，否则单数形式“一 个”、“一种(者)”和“该(所述)”也旨在包括复数形式。还将理解的是，当 在本说明书中使用术语“包括(包含)”和/或其变型时，说明存在所陈述的特 征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多 个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想化的示例实施例(和中间结构)的示意性图示的剖面 图示来描述示例实施例。如此，将预料到由例如制造技术和/或公差引起的图 示的形状的变化。因此，示例实施例不应被解释为对在此示出的区域的具体 形状的限制，而是包括由例如制造导致的形状的偏差。例如，示出为矩形的 注入区将通常在它的边缘处具有圆形或弯曲的特征和/或注入浓度梯度，而不 是从注入区到非注入区的二元变化。同样地，由注入形成的掩埋区会导致在 掩埋区与发生注入所经由的表面之间的区域中有一些注入。因此，图中示出的区域实质上是示意性的，并且它们的形状不旨在说明装置的区域的实际形 状也不意图限制本发明构思的范围。
除非另外定义，否则在此使用的所有术语(包括技术术语和科学术语) 具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。 还将理解的是，术语(诸如在通用字典中定义的术语)应当被解释为具有与 它们在相关领域的上下文中的含义一致的含义，而将不以理想化或过于形式 化的含义来进行解释，除非在此明确这样定义。
图1是根据示例实施例的电子设备的主要组件的平面图。
参照图1，电子设备1000包括基体基底100、安装在基体基底100上的 多个半导体芯片200以及输入/输出接口300。根据一些示例实施例，电子设 备1000可以是但不限于固态驱动装置。
根据一些示例实施例，基体基底100可以是印刷电路板。例如，基体基 底100可以是多层印刷电路板。基体基底100的主要组件与下面图2A中描 述的基体基底100a的主要组件基本相同，因此，将省略其详细描述。多个布 线图案134可以设置在基体基底100中。根据一些示例实施例，布线图案134 可以设置在基体基底100的顶表面和/或底表面中。
半导体芯片200中的每个可以包括半导体基底。半导体基底可以包括例 如硅(Si)。可选择地，半导体基底可以包括如锗(Ge)的半导体元素或者如 碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的半导体 化合物。半导体基底可以具有有效表面和与有效表面相对的非有效表面。在 每个半导体芯片200中，包括各种类型的多个单独的器件的半导体器件可以 设置在有效表面中。
半导体芯片200可以包括控制器芯片210、多个第一存储器半导体芯片 220和至少一个第二存储器半导体芯片230。
控制器芯片210可以控制第一存储器半导体芯片220和所述至少一个第 二存储器半导体芯片230。控制器可以嵌入控制器芯片210中。控制器可以 控制对存储在第一存储器半导体芯片220和所述至少一个第二存储器半导体 芯片230中的数据的访问。控制器可以根据来自外部主机的控制命令来控制 对于第一存储器半导体芯片220的写入/读取操作。控制器可以是单独的控制 半导体芯片或包括单独的控制半导体芯片，如专用集成电路(ASIC)。例如， 控制器可以被设计为当电子设备1000连接到外部主机时通过外部主机的操作系统来自动操作。控制器可以提供标准协议，如并行高级技术附件(PATA)、 串行高级技术附件(SATA)、小型计算机系统接口(SCSI)或PCI Express(PCIe)。 控制器也可以对非易失性存储器装置执行耗损均衡、垃圾回收、坏块管理和 纠错编码(ECC)。在这种情况下，控制器可以包括自动操作的脚本和可由外 部主机执行的应用程序。
第一存储器半导体芯片220可以是非易失性存储器装置。例如，非易失 性存储器装置可以包括但不限于闪存、相变RAM(PRAM)、电阻RAM (RRAM)、铁电RAM(FeRAM)或磁性RAM(MRAM)。闪存可以是例如 NAND闪存。闪存可以是例如V-NAND闪存。非易失性存储器装置可以包括 一个半导体裸片或者可以是多个半导体裸片的堆叠件。
所述至少一个第二存储器半导体芯片230可以是易失性存储器装置。例 如，易失性存储器装置可以是但不限于动态随机存取存储器(DRAM)、静态 随机存取存储器(SRAM)、同步DRAM(SDRAM)、双倍数据速率随机存取 存储器(DDR RAM)或Rambus DRAM(RDRAM)。易失性存储器装置提供 缓存功能，用于存储当外部主机访问电子设备1000时频繁使用的数据，从而 根据连接到电子设备1000的外部主机的处理效率来对访问时间和数据传输 性能定标(scaling)。
输入/输出接口300可以包括多个输入/输出端子310。输入/输出接口300 被示出为连接器，但是不限于此。根据一些示例实施例，输入/输出接口300 的输入/输出端子310可以是焊球或凸块。
一些布线图案134可以使输入/输出端子310电连接到半导体芯片200， 并且一些布线图案134可以使半导体芯片200彼此电连接。
输入/输出端子310和布线图案134可以通过贯穿基体基底100的一部分 的第一过孔VA1电连接。
虽然图1示出了输入/输出端子310、第一存储器半导体芯片220和至少 一个第二存储器半导体芯片230通过布线图案134连接到控制器芯片210的 示例，但是发明构思不限于此。例如，一些布线图案134可以使输入/输出端 子310电连接到第一存储器半导体芯片220、使输入/输出端子310连接到第 二存储器半导体芯片230或者使第一存储器半导体芯片220连接到第二存储 器半导体芯片230。
图2A至图4C和图8至图10中的一对第一开路短截线ST1a、ST1b和 ST1c或者图5A至图7C和图11至图13中的一对第二开路短截线ST2a、ST2b 和ST2c可以连接到与半导体芯片200中的至少一个连接的布线图案134。根 据一些示例实施例，一对第一开路短截线ST1a、ST1b和ST1c或者一对第二 开路短截线ST2a、ST2b和ST2c可以连接到与控制器芯片210连接的布线图 案134。下面将参照图2A至图13给出一对第一开路短截线ST1a、ST1b和 ST1c以及一对第二开路短截线ST2a、ST2b和ST2c的详细描述。
图2A是根据示例实施例的电子设备的一部分的剖视图，图2B是电子设 备的基体基底的主要布线图案的布局图，图2C是根据示例实施例的主要布线 图案的示意图。
参照图2A至图2C，电子设备1a包括基体基底100a以及附着到基体基 底100a的第一半导体芯片C1和第二半导体芯片C2。第一半导体芯片C1和 第二半导体芯片C2中的每个可以包括多个芯片连接垫(pad，或称为“焊盘”) 202。根据一些示例实施例，第一半导体芯片C1和第二半导体芯片C2中的 每个可以是图1中示出的控制器芯片210、第一存储器半导体芯片220和第 二存储器半导体芯片230中的任意一个。
根据一些示例实施例，基体基底100a可以是印刷电路板。例如，基体基 底100a可以是多层印刷电路板。基体基底100a可以包括基底基体110，基底 基体110包括从酚树脂、环氧树脂和聚酰亚胺之中选择的至少一种材料。例 如，基底基体110可以包括从阻燃剂4(FR4)、四官能团环氧树脂、聚亚苯 基醚、环氧树脂/聚亚苯基醚、双马来酰亚胺三嗪(BT)、聚酰胺短纤席材、 氰酸酯、聚酰亚胺和液晶聚合物之中选择的至少一种材料。
覆盖基底基体110的至少一部分的顶表面阻焊层122和底表面阻焊层 124可以分别设置在基体基底100a的顶表面和底表面中。不被顶表面阻焊层 122和/或底表面阻焊层124覆盖并且被暴露的多个连接垫132可以设置在基 体基底100a的顶表面和/或底表面中。连接垫132可以通过芯片连接构件250 电连接到芯片连接垫202。芯片连接构件250可以是焊球或凸块，但是不限 于此。例如，芯片连接构件250可以是键合引线。
基体基底100a可以是多层基底，其中，基底基体110包括多个层。基体 基底100a可以包括位于基底基体110的所述多个层之间的布线图案134。根 据一些示例实施例，布线图案134可以设置在基底基体110的所述多个层与 顶表面阻焊层122之间和/或基底基体110的所述多个层与底表面阻焊层124 之间。
术语“布线层”是指在基体基底100a的基底基体110的顶表面和底表面上 或之间以及构成基底基体110的所述多个层中的每个层上或之间的可以形成 二维延伸的电气路径的地方。因此，基体基底100a可以具有比构成基底基体 110的层的数量多一层的布线层。
在本说明书中，基底基体110的顶表面中的布线层可以被称为顶表面布 线层LAu，从顶表面布线层LAu朝向基体基底100a的底表面顺序地设置的 布线层可以分别被称为第一布线层LA1、第二布线层LA2、第三布线层LA3 和第四布线层LA4。此外，如图7A中所示，包括第五布线层LA5的至少一 个布线层还可以设置在第四布线层LA4下方。
连接垫132可以设置在顶表面布线层LAu中。布线图案134可以设置在 第一布线层LA1、第二布线层LA2、第三布线层LA3和第四布线层LA4中 的至少两个中。
根据一些示例实施例，接地平面层GP可以设置在第一布线层LA1、第 二布线层LA2、第三布线层LA3和第四布线层LA4中的至少一个中。接地 信号可以被提供至接地平面层GP。
基体基底100a还可以包括多个导电过孔136，所述多个导电过孔136贯 穿基底基体110的至少一部分以使连接垫132电连接到布线图案134或者使 不同布线层中的布线图案134彼此电连接。虽然未示出，但是一些导电过孔 136可以电连接到接地平面层GP。导电过孔136可以包括第一过孔VA1和第 二过孔VA2。
布线图案134、导电过孔136和/或接地平面层GP可以包括铜、镍、不 锈钢或铍铜。
设置有布线图案134的布线层可以分别被称为第一信号布线层SLY1和 第二信号布线层SLY2，设置有接地平面层GP的层可以分别被称为第一接地 布线层GLY1和第二接地布线层GLY2。虽然未示出，但是根据一些示例实施 例，在第一接地布线层GLY1和第二接地布线层GLY2中，可以设置被提供 有电源信号的电源平面层而不是被提供有接地信号的接地平面层GP。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 至少一条第一信号线SL1可以设置在第一信号布线层SLY1中。根据一些示 例实施例，顺序地位于设置有连接垫132的顶表面布线层LAu的下面的第一 布线层LA1和第二布线层LA2可以分别是设置有接地平面层GP的第一接地 布线层GLY1和设置有第一信号线SL1的第一信号布线层SLY1。换句话说， 第一接地布线层GLY1可以设置在顶表面布线层LAu与第一信号布线层SLY1 之间。第一接地布线层GLY1中的接地平面层GP可以防止源自基体基底100a 外部和/或顶表面布线层LAu的电磁干扰(EMI)影响第一信号线SL1。根据 一些示例实施例，可以不在顶表面布线层LAu与第一信号布线层SLY1之间 设置接地布线层GLY1。
布线图案134中的至少一对第一开路短截线ST1a可以设置在设置有第 一信号线SL1的第一信号布线层SLY1下面，即，可以设置在第三布线层LA3 中。一对第一开路短截线ST1a可以在第三布线层LA3中彼此分开第一间隔 GA1。设置有一对第一开路短截线ST1a的第三布线层LA3可以被称为第二 信号布线层SLY2。
根据一些示例实施例，布线图案134中的一对第一开路短截线ST1a可 以设置在第一信号布线层SLY1(即，第二布线层LA2)中，并且第一信号线 SL1可以设置在第二信号布线层SLY2(即，第三布线层LA3)中。
第一信号线SL1的两端可以经由第一过孔VA1电连接到连接垫132，一 对第一开路短截线ST1a可以通过第二过孔VA2电连接到第一信号线SL1的 两端。第一过孔VA1可以贯穿基底基体110的位于顶表面布线层LAu与第一 信号布线层SLY1之间的部分，第二过孔VA2可以贯穿基底基体110的位于 第一信号布线层SLY1与第二信号布线层SLY2之间的部分。在竖直方向上叠 置或彼此连接的第一过孔VA1和第二过孔VA2可以同时形成以彼此集成，但 是发明构思不限于此。根据一些示例实施例，第一过孔VA1和第二过孔VA2 可以单独形成或者可以不彼此连接。
根据一些示例实施例，第二信号布线层SLY2下面的布线层(即，第四 布线层LA4)可以是设置有接地平面层GP的第二接地布线层GLY2。
因此，设置有第一信号线SL1的第一信号布线层SLY1和设置有一对第 一开路短截线ST1a的第二信号布线层SLY2可以设置在设置有接地平面层 GP的第一接地布线层GLY1与第二接地布线层GLY2之间。
一对第一开路短截线ST1a可以布置为与第一信号线SL1在竖直方向上 完全叠置。例如，在设计基体基底100a的布线图案134的工艺中，可以通过 这样的方法形成一对第一开路短截线ST1a：复制第一信号布线层SLY1的第 一信号线SL1并将其粘贴到第二信号布线层SLY2，并且去除第二信号布线层 SLY2中的第一信号线SL1的一部分以在所述一对第一开路短截线ST1a之间 形成第一间隔GA1。因此，除了第一信号线SL1的与第一间隔GA1对应的部分之外，第一信号线SL1和所述一对第一开路短截线ST1a可以布置为在 竖直方向上彼此完全叠置。
一对第一开路短截线ST1a的延伸长度的总和可以比第一信号线SL1的 延伸长度小第一间隔GA1。
一对第一开路短截线ST1a中的每个从与第一信号线SL1的两端连接的 一对第二过孔VA2中的一个延伸以面对所述一对第一开路短截线ST1a中的 另一个，并且一对第一开路短截线ST1a可以彼此分开第一间隔GA1。换句 话说，一对第一开路短截线ST1a中的每个的第一端连接到第二过孔VA2中 的一个，并且一对第一开路短截线ST1a中的一个的第二端可以面对所述一对 第一开路短截线ST1a中的另一个的第二端，使得这两个第二端可以开路而不 连接到其它电气路径。
第一信号线SL1可以在第一半导体芯片C1与第二半导体芯片C2之间沿 两个方向传输信号。例如，第一信号线SL1可以用于在第一半导体芯片C1 与第二半导体芯片C2之间输入/输出数据。根据一些示例实施例，一对第一 开路短截线ST1a中的一个的延伸长度可以等于所述一对第一开路短截线 ST1a中的另一个的延伸长度。
第一信号线SL1的延伸长度可以是设置在第一信号线SL1的两端处并与 第一过孔VA1连接的第一封装端子P1与第二封装端子P2之间的物理长度或 阻抗ZSL1。一对第一开路短截线ST1a中的一个的延伸长度可以是与第二过 孔VA2中的一个连接的第一开路短截线ST1a的第一端与开路的第二端之间 的物理长度或阻抗ZST1a。一对第一开路短截线ST1a的各自的阻抗ZST1a 的总和可以等于或略小于第一信号线SL1的阻抗ZSL1。因为第二过孔VA2的阻抗与第一信号线SL1的阻抗ZSL1或第一开路短截线ST1a的阻抗ZST1a 相比具有非常小的值，所以可以忽略第二过孔VA2的阻抗。
当不存在与第一信号线SL1的两端连接的一对第一开路短截线ST1a并 且信号经由第一信号线SL1在第一半导体芯片C1与第二半导体芯片C2之间 交换时，由于与第一半导体芯片C1或第二半导体芯片C2连接的其它布线图 案134的电容，或者由于由所述其它布线图案134反射的信号，会发生信号 失真。然而，在根据本示例实施例的电子设备1a中，由于信号从与第一信号 线SL1的两端连接的一对第一开路短截线ST1a的第二端被反射，所以补偿 和减少了通过第一信号线SL1交换的信号的信号失真。因此，改善了时间裕 量特性，并且因此，可以执行高速操作。
图3A是根据示例实施例的电子设备的一部分的剖视图，图3B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图3C是根据示例 实施例的主要布线图案的示意图。可以省略图3A至图3C的与上面参照图2A 至图2C给出的描述相同的描述。
参照图3A至图3C，电子设备1b包括基体基底100b以及安装在基体基 底100b上的第一半导体芯片C1和第二半导体芯片C2。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 第一信号线SL1可以设置在第一信号布线层SLY1中。
布线图案134中的至少一对第一开路短截线ST1b可以设置在设置有第 一信号线SL1的第一信号布线层SLY1下面。一对第一开路短截线ST1b可以 在第三布线层LA3中彼此分开第一间隔GA1。
一对第一开路短截线ST1b可以是弯曲的或者可以采取凸的和/或凹的形 式，并且在第二信号布线层SLY2中延伸。一对第一开路短截线ST1b的延伸 长度的总和可以大于第一信号线SL1的延伸长度。根据一些示例实施例，一 对第一开路短截线ST1b的延伸长度的总和可以大于第一信号线SL1的延 伸长度并且小于或等于第一信号线SL1的延伸长度的两倍。
一对第一开路短截线ST1b中的每个是弯曲的或者采取凸的和/或凹的形 式，从与第一信号线SL1的两端连接的一对第二过孔VA2中的一个延伸，并 且可以彼此分开第一间隔GA1。换句话说，一对第一开路短截线ST1b中的 每个的第一端连接到第二过孔VA2中的一个，并且一对第一开路短截线ST1b 中的一个的第二端可以面对所述一对第一开路短截线ST1a中的另一个的第 二端，使得这两个第二端可以开路而不连接到其它电气路径。
根据一些示例实施例，一对第一开路短截线ST1b中的一个的延伸长度 可以等于所述一对第一开路短截线ST1b中的另一个的延伸长度。
第一信号线SL1的延伸长度可以是设置在第一信号线SL1的两端处并与 第一过孔VA1连接的第一封装端子P1与第二封装端子P2之间的物理长度或 阻抗ZSL1。第一开路短截线ST1b中的一个的延伸长度可以是第一开路短截 线ST1b的与第二过孔VA2中的一个连接的第一端与开路的第二端之间的物 理长度或阻抗ZST1b。一对第一开路短截线ST1b的各自的阻抗ZST1b的总 和可以大于第一信号线SL1的阻抗ZSL1并且小于或等于第一信号线SL1的阻抗ZSL1的两倍。
图4A是根据示例实施例的电子设备的一部分的剖视图，图4B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图4C是根据示例 实施例的主要布线图案的示意图。可以省略图4A至图4C的与上面参照图2A 至图3C给出的描述相同的描述。
参照图4A至图4C，电子设备1c包括基体基底100c以及安装在基体基 底100c上的第一半导体芯片C1和第二半导体芯片C2。导电过孔136可以包 括第一过孔VA1、第二过孔VA2和第三过孔VA3。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 第一信号线SL1可以设置在第一信号布线层SLY1中。
布线图案134中的至少一对第一开路短截线ST1c可以设置在设置有第 一信号线SL1的第一信号布线层SLY1下面，即，位于设置在第二布线层LA2 下面的第三布线层LA3和第四布线层LA4中。第三布线层LA3和第四布线 层LA4可以分别为第二信号布线层SLY2和第三信号布线层SLY3。
一对第一开路短截线ST1c中的每个可以包括位于第二信号布线层SLY2 中的第一基体短截线SB1c和通过第三过孔VA3中的一个连接到第一基体短 截线SB1c并且设置在第三信号布线层SLY3中的第一延伸短截线SE1c。第 三过孔VA3可以在第二信号布线层SLY2与第三信号布线层SLY3之间贯穿。
一对第一开路短截线ST1c中的每个的第一基体短截线SB1c的第一端可 以连接到第二过孔VA2中的一个，并且所述第一基体短截线SB1c的第二端 可以面对另一个第一基体短截线SB1c(即，所述一对第一开路短截线ST1c 中的另一个第一开路短截线的第一基体短截线SB1c)的第二端并且连接到第 三过孔VA3中的一个。
一对第一开路短截线ST1c中的每个的第一延伸短截线SE1c可以包括第 一端和第二端，所述第一端面对另一个第一延伸短截线SE1c(即，所述一对 第一开路短截线ST1c中的另一个第一开路短截线的第一延伸短截线SE1c) 并且连接到第三过孔VA3中的一个，所述第二端远离所述另一个第一延伸短 截线SE1c延伸并且开路而不连接到其它电气路径的第二端。
一对第一开路短截线ST1c的第一基体短截线SB1c的第二端可以在第二 信号布线层SLY2中彼此分开第一间隔GA1，并且第一延伸短截线SE1c的第 一端可以在第三信号布线层SLY3中彼此分开第一间隔GA1。
一对第一开路短截线ST1c可以布置为在竖直方向上与第一信号线SL1 完全叠置。换句话说，一对第一开路短截线ST1c中的每个的第一基体短截线 SB1c和第一延伸短截线SE1c两者可以布置为在竖直方向上与第一信号线 SL1完全叠置。
一对第一开路短截线ST1c的延伸长度的总和可以大于第一信号线SL1 的延伸长度。根据一些示例实施例，一对第一开路短截线ST1c的延伸长度 的总和可以大于第一信号线SL1的延伸长度并且等于或大于第一信号线 SL1的延伸长度的两倍。
根据一些示例实施例，一对第一开路短截线ST1c中的一个的延伸长度 可以等于所述一对第一开路短截线ST1c中的另一个的延伸长度。
第一信号线SL1的延伸长度可以是设置在第一信号线SL1的两端处并与 第一过孔VA1连接的第一封装端子P1与第二封装端子P2之间的物理长度或 阻抗ZSL1。第一开路短截线ST1c的延伸长度可以是第一基体短截线SB1c 的与第二过孔VA2中的一个连接的第一端与第一基体短截线SB1c的与第三 过孔VA3中的一个连接的第二端之间的物理长度或阻抗ZSB1以及第一延伸 短截线SE1c的连接到第三过孔VA3的第一端与第一延伸短截线SE1c的开路 的第二端之间的物理长度或阻抗ZSE1c的总和。
一对第一开路短截线ST1c中的第一基体短截线SB1c的阻抗ZSB1c 和所述一对第一开路短截线ST1c中的第一延伸短截线SE1c的阻抗ZSE1c 的总和可以大于第一信号线SL1的阻抗ZSL1并且可以等于或大于第一信 号线SL1的阻抗ZSL1的两倍。
因为第二过孔VA2的阻抗和第三过孔VA3的阻抗可以具有显著小于第 一信号线SL1的阻抗ZSL1、第一基体短截线SB1c的阻抗ZSB1c或第一延伸 短截线SE1c的阻抗ZSE1c的值，所以可以忽略第二过孔VA2的阻抗和第三 过孔VA3的阻抗。
图5A是根据示例实施例的电子设备的一部分的剖视图，图5B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图5C是根据示例 实施例的主要布线图案的示意图。可以省略图5A至图5C的与上面参照图2A 至图4C给出的描述相同的描述。
参照图5A至图5C，电子设备1d包括基体基底100d以及安装在基体基 底100d上的第一半导体芯片C1和第二半导体芯片C2。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 第一信号线SL1和第二信号线SL2可以设置在第一信号布线层SLY1中。
布线图案134的至少一对第一开路短截线ST1a和至少一对第二开路短 截线ST2a可以设置在设置有第二信号线SL2的第一信号布线层SLY1下面， 即，可以设置在第三布线层LA3中。所述一对第二开路短截线ST2a可以在 第三布线层LA3中彼此分开第二间隔GA2。第二间隔GA2和第一间隔GA1 可以具有相同的值。然而，发明构思不限于此，第二间隔GA2和第一间隔 GA1可以具有不同的值。
第二信号线SL2的两端可以经由第一过孔VA1电连接到连接垫132，并 且一对第二开路短截线ST2a可以经由第二过孔VA2电连接到第二信号线 SL2的两端。
一对第二开路短截线ST2a可以布置为在竖直方向上与第二信号线SL2 完全叠置。因此，除了第二信号线SL2的与第二间隔GA2对应的部分，第二 信号线SL2和所述一对第二开路短截线ST2a可以布置为在竖直方向上彼此 完全叠置。
一对第二开路短截线ST2a的延伸长度的总和可以比第二信号线SL2的 延伸长度小第二间隔GA2。
一对第二开路短截线ST2a中的每个从与第二信号线SL2的两端的连接 一对第二过孔VA2中的一个延伸，以面对所述一对第二开路短截线ST2a中 的另一个，并且所述一对第二开路短截线ST2a可以彼此分开第二间隔GA2。 换句话说，一对第二开路短截线ST2a中的每个的第一端连接到第二过孔VA2 中的一个，并且一对第二开路短截线ST2a中的一个的第二端可以面对所述一 对第二开路短截线ST2a中的另一个的第二端，使得这两个第二端可以开路而 不连接到其它电气路径。
第二信号线SL2可以在第一半导体芯片C1与第二半导体芯片C2之间在 一个方向上传输信号。例如，第二信号线SL2可用于从第一半导体芯片C1 向第二半导体芯片C2提供时钟、命令、地址输入、芯片选择、电源和接地电 源。一对第二开路短截线ST2a可以包括具有不同的延伸长度的第二长开路短 截线ST2aL和第二短开路短截线ST2aS。第二长开路短截线ST2aL的延伸长 度可以大于第二短开路短截线ST2aS的延伸长度。
根据一些示例实施例，当第一半导体芯片C1为控制器芯片(图1中的 210)并且第二半导体芯片C2为第一存储器半导体芯片(图1中的220)或 第二存储器半导体芯片(图1中的230)时，第二短开路短截线ST2aS可以 连接到第二信号线SL2的与第一半导体芯片C1连接的第一端，第二长开路 短截线ST2aL可以连接到第二信号线SL2的与第二半导体芯片C2连接的第 二端。
一对第一开路短截线ST1a中的一个的延伸长度与所述一对第一开路短 截线ST1a中的另一个的延伸长度相同，第二长开路短截线ST2aL的延伸长 度与第二短开路短截线ST2aS的延伸长度彼此不同。因此，两个第一开路短 截线ST1a的延伸长度的比(即，包括在一对第一开路短截线ST1a中的一个 第一开路短截线ST1a的延伸长度与另一第一开路短截线ST1a的延伸长度的 比)可以不同于两个第二开路短截线ST2a的延伸长度的比(即，包括在一对 第二开路短截线ST2a中的一个第二开路短截线ST2a的延伸长度与另一第二 开路短截线ST2a的延伸长度的比)。例如，两个第二开路短截线ST2a的延 伸长度的比可以大于一对第一开路短截线ST1a的延伸长度的比。
第二信号线SL2的延伸长度可以是设置在第二信号线SL2的两端处并与 第一过孔VA1连接的第一封装端子P1a与第二封装端子P2a之间的物理长度 或阻抗ZSL2。第二长开路短截线ST2aL的延伸长度可以是第二长开路短截 线ST2aL的与第二过孔VA2中的一个连接的第一端与第二长开路短截线 ST2aL的开路的第二端之间的物理长度或阻抗ZST2aL，并且第二短开路短截 线ST2aS的延伸长度可以是第二短开路短截线ST2aS的与第二过孔VA2中的 一个连接的第一端与第二短开路短截线ST2aS的开路的第二端之间的物理长 度或阻抗ZST2aS。第二长开路短截线ST2aL的阻抗ZST2aL和第二短开路 短截线ST2aS的阻抗ZST2aS的总和可以等于或略小于第二信号线SL2的 阻抗ZSL2。根据一些示例实施例，一对第一开路短截线ST1a的阻抗ZST1a 的总和可以基本等于第二长开路短截线ST2aL的阻抗ZST2aL和第二短开路 短截线ST2aS的阻抗ZST2aS的总和。
在根据示例实施例的电子设备1d中，由于与用于在两个方向上传输信号 的第一信号线SL1的两端连接的一对第一开路短截线ST1a和与用于在一个 方向上传输信号的第二信号线SL2的两端连接的一对第二开路短截线ST2a 补偿了和减少了第一半导体芯片C1与第二半导体芯片C2之间通过第一信号 线SL1和第二信号线SL2交换的信号的信号失真，所以可以执行高速操作。
图6A是根据示例实施例的电子设备的一部分的剖视图，图6B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图6C是根据示例 实施例的主要布线图案的示意图。可以省略图6A至图6C的与上面参照图3A 至图3C和图5A至图5C给出的描述相同的描述。
参照图6A至图6C，电子设备1e包括基体基底100e以及安装在基体基 底100e上的第一半导体芯片C1和第二半导体芯片C2。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 第一信号线SL1和第二信号线SL2可以设置在第一信号布线层SLY1中。
布线图案134的至少一对第一开路短截线ST1b和至少一对第二开路短 截线ST2b可以设置在设置有第二信号线SL2的第一信号布线层SLY1下面， 即，可以设置在第三布线层LA3中。一对第二开路短截线ST2b可以在第三 布线层LA3中彼此间隔开第二间隔GA2。一对第二开路短截线ST2b可以经 由第二过孔VA2电连接到第二信号线SL2。
一对第二开路短截线ST2b可以是弯曲的或者可以采取凸的和/或凹的形 式，并且在第二信号布线层SLY2中延伸。一对第二开路短截线ST2b的延伸 长度的总和可以大于第二信号线SL2的延伸长度。根据一些示例实施例，一 对第二开路短截线ST2b的延伸长度的总和可以大于第二信号线SL2的延 伸长度并且等于或小于第二信号线SL2的延伸长度的两倍。
一对第二开路短截线ST2b中的每个是弯曲的或者采取凸的和/或凹的形 式，从与第二信号线SL2的两端连接的一对第二过孔VA2中的一个延伸，并 且可以彼此分开第二间隔GA2。换句话说，一对第二开路短截线ST2b中的 每个的第一端连接到第二过孔VA2中的一个，并且一对第二开路短截线ST2b 中的一个的第二端可以面对所述一对第二开路短截线ST2b中的另一个的第 二端，使得这两个第二端可以开路而不连接到其它电气路径。一对第二开路 短截线ST2b可以包括具有不同的延伸长度的第二长开路短截线ST2bL和第 二短开路短截线ST2bS。第二长开路短截线ST2bL的延伸长度可以比第二短 开路短截线ST2bS的延伸长度长。
第二信号线SL2的延伸长度可以是设置在第二信号线SL2的两端处并与 第一过孔VA1连接的第一封装端子P1a与第二封装端子P2a之间的物理长度 或阻抗ZSL2。第二长开路短截线ST2bL的延伸长度可以是第二长开路短截 线ST2bL的与第二过孔VA2中的一个连接的第一端与第二长开路短截线 ST2bL的开路的第二端之间的物理长度或阻抗ZST2bL，第二短开路短截线 ST2bS的延伸长度可以是第二短开路短截线ST2bS的与第二过孔VA2中的一个连接的第一端与第二短开路短截线ST2bS的开路的第二端之间的物理长度 或阻抗ZST2bS。第二长开路短截线ST2bL的阻抗ZST2bL和第二短开路 短截线ST2bS的阻抗ZST2bS的总和可以大于第二信号线SL2的阻抗ZSL2 并且可以等于或小于第二信号线SL2的阻抗ZSL2的两倍。
图7A是根据示例实施例的电子设备的一部分的剖视图，图7B是根据示 例实施例的电子设备的基体基底的主要布线图案的布局图，图7C是根据示例 实施例的主要布线图案的示意图。可以省略图7A至图7C的与上面参照图4A 至图5C给出的描述相同的描述。
参照图7A至图7C，电子设备1f包括基体基底100f以及安装在基体基 底100f上的第一半导体芯片C1和第二半导体芯片C2。
布线图案134中的使第一半导体芯片C1电连接到第二半导体芯片C2的 第一信号线SL1和第二信号线SL2可以设置在第一信号布线层SLY1中。
布线图案134的至少一对第一开路短截线ST1c和至少一对第二开路短 截线ST2c可以设置在设置有第二信号线SL2的第一信号布线层SLY1下面， 即，可以设置在第三布线层LA3和第四布线层LA4中。
一对第二开路短截线ST2c可以包括具有不同的延伸长度的第二长开路 短截线ST2cL和第二短开路短截线ST2cS。第二长开路短截线ST2cL的延伸 长度可以大于第二短开路短截线ST2cS的延伸长度。
第二长开路短截线ST2cL可以包括设置在第二信号布线层SLY2中的第 二长基体短截线SB2cL和通过一个第三过孔VA3连接到第二长基体短截线 SB2cL并且设置在第三信号布线层SLY3中的第二长延伸短截线SE2cL。第 二短开路短截线ST2cS可以包括设置在第二信号布线层SLY2中的第二短基 体短截线SB2cS和通过第三过孔VA3中的一个连接到第二短基体短截线 SB2cS并且设置在第三信号布线层SLY3中的第二短延伸短截线SE2cS。
第二长基体短截线SB2cL的第二端和第二短基体短截线SB2cS的第二端 可以在第二信号布线层SLY2中彼此分开第二间隔GA2，第二长延伸短截线 SE2cL的第一端和第二短延伸短截线SE2cS的第一端可以在第三信号布线层 SLY3中彼此分开第二间隔GA2。
第二长延伸短截线SE2cL可以包括面对第二短延伸短截线SE2cS并且与 第三过孔VA3中的一个连接的第一端和远离第二短延伸短截线SE2cS延伸而 不连接到其它电气路径的第二端。第二短延伸短截线SE2cS可以包括面对第 二长延伸短截线SE2cL并且与第三过孔VA3中的一个连接的第一端和远离第 二长延伸短截线SE2cL延伸而不连接到其它电气路径的第二端。
第二长开路短截线ST2cL和第二短开路短截线ST2cS可以布置为在竖直 方向上与第二信号线SL2完全叠置。
第二信号线SL2的延伸长度可以是设置在第二信号线SL2的两端处并与 第一过孔VA1连接的第一封装端子P1a与第二封装端子P2a之间的物理长度 或阻抗ZSL2。第二长开路短截线ST2cL的延伸长度可以是第二长基体短截 线SB2cL的与第二过孔VA2中的一个连接的第一端与第二长基体短截线 SB2cL的与第三过孔VA3中的一个连接的第二端之间的物理长度或阻抗 ZSB2cL以及第二长延伸短截线SE2cL的与第三过孔VA3中的一个连接的第 一端与第二长延伸短截线SE2cL的开路的第二端之间的物理长度或阻抗 ZSE2cL的总和。第二短开路短截线ST2cS的延伸长度可以是第二短基体短 截线SB2cS的与第二过孔VA2中的一个连接的第一端与第二短基体短截线 SB2cS的与第三过孔VA3中的一个连接的第二端之间的物理长度或阻抗 ZSB2cS以及第二短延伸短截线SE2cS的与第三过孔VA3中的一个连接的第 一端与第二短延伸短截线SE2cS的开路的第二端之间的物理长度或阻抗 ZSE2cS的总和。
第二长开路短截线ST2bL的阻抗ZSB2cL+ZSE2cL和第二短开路短截线 ST2bS的阻抗ZSB2cS+ZSE2cS的总和可以大于第二信号线SL2的阻抗 ZSL2，并且可以等于或大于第二信号线SL2的阻抗ZSL2的两倍。
图8至图13是根据示例实施例的电子设备的一部分的剖视图。可以省略 图8至图13的与上面参照图1至图7C给出的描述相同的描述。
参照图8，电子设备2a包括基体基底100a、安装在基体基底100a上的 控制器芯片210以及输入/输出端子310。除了一对第一开路短截线ST1a通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第一信号 线SL1之外，图8中示出的电子设备2a与图2A至图2C中示出的电子设备 1a大致相似。因此，将省略其详细描述。这里，然而，输入/输出端子310可 以用作连接垫，如图2A至图2C中示出的电子设备1a的连接垫132那样的 或者稍后将参照图18描述的存储器槽(slot，或称为“插槽”或“卡槽”)302 的端子312那样的连接垫。
在根据示例实施例的电子设备2a中，由于通过从与第一信号线SL1的 两端连接的一对第一开路短截线ST1a的第二端反射的信号而补偿和减少了 在输入/输出端子310与控制器芯片210之间通过第一信号线SL1交换的信号 的信号失真，可以改善时间裕量特性，因此，可以执行高速操作。
参照图9，电子设备2b包括基体基底100b、安装在基体基底100b上的 控制器芯片210以及输入/输出端子310。除了一对第一开路短截线ST1b通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第一信号 线SL1之外，图9中示出的电子设备2b与图3A至图3C中示出的电子设备 1b大致相似。因此，将省略其详细描述。
参照图10，电子设备2c包括基体基底100c、安装在基体基底100c上的 控制器芯片210以及输入/输出端子310。除了一对第一开路短截线ST1c通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第一信号 线SL1之外，图10中示出的电子设备2c与图4A至图4C中示出的电子设备 1c大致相似。因此，将省略其详细描述。
参照图11，电子设备2d包括基体基底100d、安装在基体基底100d上的 控制器芯片210以及输入/输出端子310。除了一对第二开路短截线ST2a通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第二信号 线SL2之外，图11中示出的电子设备2d与图5A至图5C中示出的电子设备 1d大致相似。因此，将省略其详细描述。
在根据示例实施例的电子设备2d中，由于与用于在从输入/输出端子310 至控制器芯片210的一个方向上传输信号的第二信号线SL2的两端连接的一 对第二开路短截线ST2a补偿和减少通过第二信号线SL2传输的信号的信号 失真，可以改善时间裕量特性，因此，可以执行高速操作。
参照图12，电子设备2e包括基体基底100e、安装在基体基底100e上的 控制器芯片210以及输入/输出端子310。除了一对第二开路短截线ST2b通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第二信号 线SL2之外，图12中示出的电子设备2e与图6A至图6C中示出的电子设备 1e大致相似。因此，将省略其详细描述。
参照图13，电子设备2f包括基体基底100f、安装在基体基底100f上的 控制器芯片210以及输入/输出端子310。除了一对第二开路短截线ST2c通过 第二过孔VA2连接到使输入/输出端子310连接到控制器芯片210的第二信号 线SL2之外，图13中示出的电子设备2f与图7A至图7C中示出的电子设备 1f大致相似。因此，将省略其详细描述。
图14是根据示例实施例的电子设备的主要组件的平面图。
参照图14，电子设备1002包括基体基底102以及安装在基体基底102 上的控制器芯片212和存储器半导体芯片222。
布线图案134可以设置在基体基底102中。控制器芯片212可以是例如 应用处理器(AP)，存储器半导体芯片222可以是例如嵌入式多芯片封装件。
存储器半导体芯片222可以包括位于一个封装件中的第一存储器222a 和第二存储器222b。第一存储器222a可以是例如嵌入式多媒体卡(eMMC)， 第二存储器222b可以是例如移动DRAM。
第一存储器222a可以包括非易失性存储器装置和存储器控制器。存储器 控制器可以经由至少一个通道连接到非易失性存储器装置。存储器控制器可 以包括至少一个控制器核心、主机接口和存储器接口。至少一个控制器核心 可以控制第一存储器222a的全部操作。主机接口可以在存储器控制器与主机 之间接合。主机接口可以是如MMC接口的并行接口或者如超高速(UHS) 接口或通用闪存(UFS)接口的串行接口。根据一些示例实施例，主机接口 可以NAND接口。
控制器芯片212和存储器半导体芯片222可以通过布线图案134连接到 控制器芯片210。至少一些布线图案134可以连接到一对第一开路短截线(图 2A至图4C中的ST1a、ST1b或ST1c)或一对第二开路短截线(图5A至图 7C中的ST2a、ST2b或ST2c)。由于上面已经参照图2A至图7C给出了一对 第一开路短截线ST1a、ST1b和ST1c和一对第二开路短截线ST2a、ST2b和 ST2c的详细描述，将省略其详细描述。
图15是根据示例实施例的电子设备的主要组件的平面图。
参照图15，电子设备1004包括基体基底104、安装在基体基底104上的 控制器芯片214、多个存储器半导体芯片224以及输入/输出接口300。根据 一些示例实施例，电子设备1004可以是存储器模块。
布线图案134可以设置在基体基底104中。输入/输出接口300可以包括 多个输入/输出端子310。输入/输出端子310和布线图案134可以通过贯穿基 体基底104的一部分的第一过孔VA1电连接。
控制器芯片214和存储器半导体芯片224可以通过布线图案134彼此并 联连接。
一对第一开路短截线(图2A至图4C和图8至图10中的ST1a、ST1b 或ST1c)或一对第二开路短截线(图5A至图7C和图11至图13中的ST2a、 ST2b或ST2c)可以连接到一些布线图案134。由于上面已经参照图2A至图 13给出了一对第一开路短截线ST1a、ST1b和ST1c和一对第二开路短截线 ST2a、ST2b和ST2c的详细描述，将省略其详细描述。
图16是根据示例实施例的电子设备的主要组件的平面图。
参照图16，电子设备1006包括基体基底106、安装在基体基底106上的 控制器芯片214、存储器半导体芯片224以及输入/输出接口300。根据一些 示例实施例，电子设备1006可以是存储器模块。
布线图案134可以设置在基体基底106中。输入/输出接口300可以包括 多个输入/输出端子310。输入/输出端子310和布线图案134可以通过贯穿基 体基底106的一部分的第一过孔VA1电连接。
控制器芯片214和存储器半导体芯片224可以通过作为布线图案134的 一部分的第一信号线SL1彼此并联连接。换句话说，控制器芯片214可以通 过第一信号线SL1直接连接到存储器半导体芯片224中的每个。控制器芯片 214和存储器半导体芯片224也可以通过作为布线图案134的另一部分的 第二信号线SL2串联连接。换句话说，控制器芯片214可以直接连接到存储 器半导体芯片224中的一个并且通过第二信号线SL2经直接连接的存储器半 导体芯片224来间接连接到另外的存储器半导体芯片224。
一对第一开路短截线(图2A至图4C和图8至图10中的ST1a、ST1b 或ST1c)或一对第二开路短截线(图5A至图7C和图11至图13中的ST2a、 ST2b或ST2c)可以连接到一些布线图案134。
例如，一对第一开路短截线ST1a、ST1b或ST1c可以连接到第一信号线 SL1，一对第二开路短截线ST2a、ST2b或ST2c可以连接到第二信号线SL2。
由于上面已经参照图2A至图13给出了一对第一开路短截线ST1a、ST1b 和ST1c和一对第二开路短截线ST2a、ST2b和ST2c的详细描述，将省略其 详细描述。
图17是根据示例实施例的电子设备的主要组件的平面图。
参照图17，电子设备2000包括主板2100和连接到主板2100的至少一 个存储器模块2200。
主板2100包括基体基底108和安装在基体基底108上的控制器芯片216。 由于基体基底108的配置与图1至图7C中示出的基体基底100、100a、100b、 100c、100d、100e和100f的配置大致相似，将省略其详细描述。布线图案 134可以设置在基体基底108中。控制器芯片216可以是例如中央处理单元 (CPU)。
连接到基体基底108的至少一个存储器槽302可以设置在主板2100中。 至少一个存储器模块2200可以结合到所述至少一个存储器槽302，从而连接 到主板2100。
所述至少一个存储器模块2200可以是例如图15中示出的电子设备1004 或图16中示出的电子设备1006。
控制器芯片216和所述至少一个存储器槽302可以通过布线图案134彼 此连接。
上面参照图2A至图4C和图8至图10描述的一对第一开路短截线ST1a、 ST1b或ST1c或者上面参照图5A至图7C和图11至图13描述的一对第二开 路短截线ST2a、ST2b或ST2c可以连接到一些布线图案134。
图18至图23是根据示例实施例的电子设备的一部分的剖视图。例如， 图18至图23的电子设备3a、3b、3c、3d、3e和3f可以是图17中示出的电 子设备2000一部分。
参照图18，电子设备3a包括基体基底108a、安装在基体基底108a上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。图17中示出的存储器模块2200 可以电连接到由槽体322支撑的端子312并且可以连接到电子设备3a。
第一信号线SL1可以使控制器芯片216电连接到存储器槽302的端子312。 一对第一开路短截线ST1a可以通过第二过孔VA2连接到使控制器芯片216 连接到端子312的第一信号线SL1。由于电子设备3a的一对第一开路短截线ST1a的配置与图2A至图2C中示出的电子设备1a的一对第一开路短截线 ST1a的配置相似，所以将省略其详细描述。
参照图19，电子设备3b包括基体基底108b、安装在基体基底108b上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。
第一信号线SL1可以使控制器芯片216电连接到存储器槽302的端子312。 一对第一开路短截线ST1b可以通过第二过孔VA2连接到使控制器芯片216 连接到端子312的第一信号线SL1。由于电子设备3b的一对第一开路短截线 ST1b的配置与图3A至图3C中示出的电子设备1b的一对第一开路短截线 ST1b的配置相似，所以将省略其详细描述。
参照图20，电子设备3c包括基体基底108c、安装在基体基底108c上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。
第一信号线SL1可以使控制器芯片216电连接到存储器槽302的端子312。 一对第一开路短截线ST1c可以通过第二过孔VA2连接到使控制器芯片216 连接到端子312的第一信号线SL1。由于电子设备3c的一对第一开路短截线 ST1c的配置与图4A至图4C中示出的电子设备1c的一对第一开路短截线 ST1c的配置相似，所以将省略其详细描述。
参照图21，电子设备3d包括基体基底108d、安装在基体基底108d上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。
第二信号线SL2可以使控制器芯片216电连接到存储器槽302的端子312。 一对第二开路短截线ST2a可以通过第二过孔VA2连接到使控制器芯片216 连接到端子312的第二信号线SL2。由于电子设备3d的一对第一开路短截线 ST2a的配置与图5A至图5C中示出的电子设备1d的一对第一开路短截线 ST2a的配置相似，所以将省略其详细描述。
参照图22，电子设备3e包括基体基底108e、安装在基体基底108e上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。
第二信号线SL2可以电连接在控制器芯片216与存储器槽302的端子312 之间。一对第二开路短截线ST2b可以通过第二过孔VA2连接到使控制器芯 片216连接到端子312的第二信号线SL2。由于电子设备3e的一对第一开路 短截线ST2b的配置与图6A至图6C中示出的电子设备1e的一对第一开路短 截线ST2b的配置相似，所以将省略其详细描述。
参照图23，电子设备3f包括基体基底108f、安装在基体基底108f上的 控制器芯片216以及至少一个存储器槽302。所述至少一个存储器槽302可 以包括端子312和支撑端子312的槽体322。
第二信号线SL2可以使控制器芯片216电连接到存储器槽302的端子312。 一对第二开路短截线ST2f可以通过第二过孔VA2连接到使控制器芯片216 连接到端子312的第二信号线SL2。由于电子设备3f的一对第一开路短截线 ST2c的配置与图7A至图7C中示出的电子设备1f的一对第一开路短截线 ST2c的配置相似，所以将省略其详细描述。
图24A和图24B分别是根据对比实施例和示例实施例的电子设备的信号 眼图。
参照图24A和图24B，与根据示例实施例的电子设备不同，根据对比示 例的电子设备不包括第一开路短截线(图2A至图4C和图8至图10中的ST1a、 ST1b或ST1c)和/或第二开路短截线(图5A至图7C和图11至图13中的 ST2a、ST2b或ST2c)。
根据示例实施例的电子设备的信号眼图中的眼图案的眼开口(eye opening)的尺寸(更具体地，宽度t2)大于根据对比实施例的电子设备的信 号眼图中的眼图案的眼开口的尺寸(更具体地，宽度t1)。
因此，根据示例实施例的电子设备具有改善的时间裕量，因此，电子设 备可以具有高速操作特性。具体地，在根据示例实施例的电子设备中，具有 与信号线的形状相似的形状的一对开路短截线可以仅通过向基体基底添加一 个或两个布线层来形成，而不使用耗电的有源元件，因此，电子设备可以容 易地具有高速操作特性并且没有额外的功耗。
虽然已经参照发明构思的示例实施例具体示出和描述了发明构思，但是 将理解的是，在不脱离由权利要求所表示的发明构思的精神和范围的情况下， 可以在其中进行形式上和细节上的各种改变。

Claims (20)

1.一种电子设备，所述电子设备包括：
基体基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的多个布线层；
控制器芯片和至少一个存储器半导体芯片，安装在基体基底上；
至少一条第一信号线，设置在基底基体中的所述多个布线层之中的第一布线层中并且使控制器芯片连接到所述至少一个存储器半导体芯片；
至少一对开路短截线，设置在基底基体中的所述多个布线层之中的第二布线层中，连接到所述至少一条第一信号线的两端，并且彼此分开；以及
多个过孔，贯穿基底基体的一部分以使所述至少一条第一信号线的两端和所述至少一对开路短截线连接。
2.根据权利要求1所述的电子设备，其中，所述至少一个存储器半导体芯片包括多个存储器半导体芯片，并且所述至少一条第一信号线包括多条第一信号线，
其中，控制器芯片通过第一信号线并联连接到存储器半导体芯片。
3.根据权利要求1所述的电子设备，其中，一对开路短截线中的一个开路短截线的延伸长度与所述一对开路短截线中的另一个开路短截线的延伸长度相同，所述一对开路短截线的延伸长度的总和小于第一信号线的延伸长度。
4.根据权利要求1所述的电子设备，所述电子设备还包括至少一条第二信号线，
其中，所述至少一个存储器半导体芯片包括多个存储器半导体芯片，并且所述至少一条第一信号线包括多条第一信号线，
其中，控制器芯片通过第一信号线并联连接到存储器半导体芯片，
其中，控制器芯片通过第二信号线串联连接到存储器半导体芯片。
5.根据权利要求4所述的电子设备，其中，一对开路短截线包括连接到第一信号线的一对第一开路短截线和连接到第二信号线的一对第二开路短截线，
其中，所述一对第一开路短截线中的一个的延伸长度与所述一对第一开路短截线中的另一个的延伸长度相同，并且所述一对第二开路短截线中的一个的延伸长度与所述一对第二开路短截线中的另一个的延伸长度不同。
6.一种电子设备，所述电子设备包括：
基体基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的多个布线层，其中，所述多个布线层包括第一接地布线层、第二接地布线层、第一信号布线层和第二信号布线层，其中，第一信号布线层和第二信号布线层设置在第一接地布线层与第二接地布线层之间；以及
多个半导体芯片，安装在基体基底上，
其中，基体基底包括：接地平面层，分别设置在第一接地布线层和第二接地布线层中；信号线，设置在第一信号布线层中并且使所述多个半导体芯片中的两个连接；一对开路短截线，设置在第二信号布线层中并且连接到信号线的两端；以及多个过孔，贯穿基底基体的一部分以使信号线的两端和所述一对开路短截线连接。
7.根据权利要求6所述的电子设备，其中，所述一对开路短截线中的每个开路短截线包括第一端和第二端，所述第一端连接到所述多个过孔中的一个，所述第二端跨过间隙面对所述一对开路短截线中的另一个开路短截线并且开路而不连接到其它电气路径。
8.根据权利要求7所述的电子设备，其中，所述一对开路短截线中的一个开路短截线的延伸长度与所述一对开路短截线中的另一个开路短截线的延伸长度相同或不同，并且所述一对开路短截线的延伸长度的总和小于信号线的延伸长度。
9.一种电子设备，所述电子设备包括：
基体基底，包括基底基体，所述基底基体包括多个层和设置在所述多个层之间的多个布线层；
至少一个半导体芯片，安装在基体基底上；
至少一条信号线，设置在所述多个布线层之中的第一布线层中并且连接到所述至少一个半导体芯片；以及
至少一对开路短截线，设置在所述多个布线层之中的至少一个第二布线层中，连接到所述至少一条信号线的两端，并且延伸为跨过间隙彼此面对。
10.根据权利要求9所述的电子设备，其中，一对开路短截线中的一个开路短截线的延伸长度与所述一对开路短截线中的另一个开路短截线的延伸长度相同。
11.根据权利要求9所述的电子设备，所述电子设备还包括：
第一过孔，贯穿基底基体的位于基底基体的顶表面与第一布线层之间的部分并且连接到所述至少一条信号线的两端；以及
第二过孔，贯穿基底基体的位于第一布线层与第二布线层之间的部分并且使所述至少一条信号线的两端连接到所述至少一对开路短截线。
12.根据权利要求11所述的电子设备，其中，第一过孔和第二过孔在竖直方向上叠置。
13.根据权利要求11所述的电子设备，其中，所述至少一对开路短截线与所述至少一条信号线在竖直方向上叠置。
14.根据权利要求9所述的电子设备，其中，所述至少一个半导体芯片包括控制器芯片和至少一个存储器半导体芯片，
其中，所述至少一条信号线使控制器芯片连接到所述至少一个存储器半导体芯片。
15.根据权利要求14所述的电子设备，其中，所述至少一条信号线包括第一信号线和第二信号线，
其中，所述至少一对开路短截线包括连接到第一信号线的一对第一开路短截线和连接到第二信号线的一对第二开路短截线，
其中，所述一对第一开路短截线的延伸长度的比与所述一对第二开路短截线的延伸长度的比不同。
16.根据权利要求15所述的电子设备，其中，第一信号线在控制器芯片与所述至少一个存储器半导体芯片之间在两个方向上传输信号，并且第二信号线在控制器芯片与所述至少一个存储器半导体芯片之间在一个方向上传输信号，
其中，所述一对第一开路短截线中的一个第一开路短截线的延伸长度与所述一对第一开路短截线中的另一个第一开路短截线的延伸长度相同，并且所述一对第二开路短截线中的一个第二开路短截线的延伸长度与所述一对第二开路短截线中的另一个第二开路短截线的延伸长度不同。
17.根据权利要求16所述的电子设备，其中，所述一对第二开路短截线包括：
第二短开路短截线，连接到第二信号线的与控制器芯片和所述至少一个存储器半导体芯片中的一个连接的第一端；以及
第二长开路短截线，具有比第二短开路短截线的延伸长度长的延伸长度，并且连接到第二信号线的与控制器芯片和所述至少一个存储器半导体芯片中的另一个连接的第二端。
18.根据权利要求9所述的电子设备，其中，一对开路短截线的延伸长度的总和大于信号线的延伸长度并且等于或小于信号线的延伸长度的两倍。
19.根据权利要求9所述的电子设备，其中，一对开路短截线中的每个开路短截线是弯曲的或者采取凸的和/或凹的形式。
20.根据权利要求18所述的电子设备，其中，一对开路短截线中的每个开路短截线包括通过过孔彼此连接的基体开路短截线和延伸开路短截线，
其中，基体开路短截线和延伸开路短截线设置在所述至少一个第二布线层中的两个不同的布线层中。
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