KR102602697B1 - 베이스 기판을 가지는 전자 장치 - Google Patents

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Abstract

시간 마진을 개선할 수 있는 전자 장치를 제공한다. 본 발명에 따른 전자 장치는, 복수의 층으로 이루어지는 기판 베이스를 포함하며 복수의 층 각각의 사이 및 기판 베이스의 상면 및 하면에 복수의 레이어를 가지는 베이스 기판, 베이스 기판에 부착되는 적어도 하나의 반도체 칩, 복수의 레이어 중 하나의 레이어에 배치되며 적어도 하나의 반도체 칩과 연결되는 신호 라인, 및 복수의 레이어 중 신호 라인이 배치되는 레이어와 다른 레이어에 배치되며 신호 라인의 양단과 각각 연결되고 서로 마주보도록 연장되는 한 쌍의 오픈 스터브를 포함한다.

Description

베이스 기판을 가지는 전자 장치{Electronic apparatus having package base substrate}
본 발명은 전자 장치에 관한 것으로, 구체적으로는 베이스 기판을 구비하는 전자 장치에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 장치는 소형화 및 고용량화가 이루어지고 있으나, 반도체 메모리 칩의 고용량화는 이러한 요구를 따라가지 못하고 있다. 이에 따라 전자 장치의 하나의 채널에 연결되는 반도체 메모리 칩의 수가 증가되어 시간 마진(time margin)이 감소되고 있다.
본 발명의 기술적 과제는, 시간 마진을 개선할 수 있는 전자 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 전자 장치를 제공한다.
본 발명에 따른 전자 장치는, 복수의 층으로 이루어지는 기판 베이스를 포함하며 상기 복수의 층 각각의 사이 및 상기 기판 베이스의 상면 및 하면에 복수의 레이어를 가지는 베이스 기판, 상기 기판 베이스의 상면에 부착되는 컨트롤러 칩 및 복수의 메모리 반도체 칩, 상기 복수의 레이어 중 상기 기판 베이스의 내부의 제1 레이어에 배치되고 상기 컨트롤러 칩 및 복수의 메모리 반도체 칩 사이를 연결하는 신호 라인, 상기 기판 베이스의 상면으로부터 상기 제1 레이어 사이를 관통하며 상기 신호 라인의 양단과 연결되는 제1 비아, 상기 복수의 레이어 중 상기 기판 베이스의 내부의 상기 제1 레이어와 다른 제2 레이어에 배치되고, 상기 신호 라인의 양단에 연결되며 서로 이격되는 한 쌍의 오픈 스터브, 및 상기 제1 레이어와 상기 제2 레이어 사이를 관통하며, 상기 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 연결하는 제2 비아를 포함한다.
본 발명에 따른 전자 장치는, 복수의 층으로 이루어지는 기판 베이스를 포함하고 상기 복수의 층 각각의 사이에 배치되는 제1 그라운드 레이어, 제2 그라운드 레이어, 및 상기 제1 그라운드 레이어와 상기 제2 그라운드 레이어 사이에 배치되는 제1 신호 레이어와 제2 신호 레이어를 포함하는 복수의 레이어를 가지는 베이스 기판, 및 상기 베이스 기판에 부착되는 복수의 반도체 칩을 포함하며, 상기 베이스 기판은 상기 제1 그라운드 레이어 및 상기 제2 그라운드 레이어에 배치되는 그라운드 플레인 층, 상기 제1 신호 레이어에 배치되며 상기 복수의 반도체 칩 중 2개 사이를 연결하는 신호 라인, 상기 기판 베이스의 상면으로부터 상기 제1 레이어 사이를 관통하며 상기 신호 라인의 양단과 연결되는 제1 비아, 상기 제2 신호 레이어에 배치되며 상기 신호 라인의 양단과 각각 연결되는 한 쌍의 오픈 스터브, 상기 제1 레이어와 상기 제2 레이어 사이를 관통하며 상기 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 각각 연결하는 제2 비아를 포함한다.
본 발명에 따른 전자 장치는, 복수의 층으로 이루어지는 기판 베이스를 포함하며 상기 복수의 층 각각의 사이 및 상기 기판 베이스의 상면 및 하면에 복수의 레이어를 가지는 베이스 기판, 상기 베이스 기판에 부착되는 적어도 하나의 반도체 칩, 상기 복수의 레이어 중 하나의 레이어에 배치되며 상기 적어도 하나의 반도체 칩과 연결되는 신호 라인, 및 상기 복수의 레이어 중 상기 신호 라인이 배치되는 레이어와 다른 레이어에 배치되며 상기 신호 라인의 양단과 각각 연결되고 서로 마주보도록 연장되는 한 쌍의 오픈 스터브를 포함한다.
본 발명에 따른 전자 장치는, 전력 소모가 발생하는 능동 소자를 사용하지 않고, 베이스 기판에 하나 또는 2개의 레이어만을 추가하여 신호 라인과 유사한 형상을 가지는 한 쌍의 오픈 스터브를 형성할 수 있는 바, 추가적인 전력 소모가 없고 구현이 용이하게 고속 동작 특성을 가지도록 할 수 있다.
또한 양방향으로 신호를 전달하는 신호 라인의 양단에 연결되는 한 쌍의 오픈 스터브 간의 연장 거리 각각의 비율과 일방향으로 신호를 전달하는 신호 라인의 양단에 연결되는 한 쌍의 오픈 스터브 간의 연장 거리 각각의 비율을 다르게 할 수 있어, 신호의 방향성을 고려하여 시간 마진 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 2a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 2b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 2c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 3a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 3b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 3c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 4a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 4b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 4c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 5a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 5b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 5c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 6a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 6b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 6c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 7a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 7b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 7c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 8 내지 도 13은 본 발명의 일 실시 예들에 따른 전자 장치의 일부분을 도시하는 단면도들이다.
도 14는 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 15는 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 16은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 17은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 사시도이다.
도 18 내지 도 23은 본 발명의 일 실시 예들에 따른 전자 장치의 일부분을 도시하는 단면도들이다.
도 24a 및 도 24b는 각각 비교 실시 예 및 본 발명의 일 실시 예에 따른 전자 장치 각각의 신호 아이 다이어그램(signal eye diagram)이다.
도 1은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 1을 참조하면, 전자 장치(1000)는 베이스 기판(100), 베이스 기판(100)에 부착되는 복수의 반도체 칩(200), 및 입출력부(300)를 포함한다. 일부 실시 예에서, 전자 장치(1000)는 솔리드 스테이트 드라이브 장치일 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 베이스 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 베이스 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 기판(100)의 주요 구성은, 도 2a에서 설명할 베이스 기판(100a)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다. 베이스 기판(100)은 내부에 복수의 배선 패턴(134)이 배치될 수 있다. 일부 실시 예에서, 복수의 배선 패턴(134)은 베이스 기판(100)의 상면 및/또는 하면에도 배치될 수 있다.
복수의 반도체 칩(200) 각각은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 상기 반도체 기판은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 복수의 반도체 칩(200) 각각은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
복수의 반도체 칩(200)은 컨트롤러 칩(210), 복수의 제1 메모리 반도체 칩(220), 및 적어도 하나의 제2 메모리 반도체 칩(230)을 포함할 수 있다.
컨트롤러 칩(210)은 복수의 제1 메모리 반도체 칩(220), 및 적어도 하나의 제2 메모리 반도체 칩(230)을 제어할 수 있다. 컨트롤러 칩(210) 내부에는 제어부가 내장되어 있을 수 있다. 상기 제어부는 복수의 제1 메모리 반도체 칩(220), 및 적어도 하나의 제2 메모리 반도체 칩(230)에 저장된 데이터에 대한 액세스를 제어할 수 있다. 상기 제어부는 외부 호스트의 제어 명령에 따라 복수의 제1 메모리 반도체 칩(220)의 쓰기/읽기 동작을 제어할 수 있다. 상기 제어부는 주문형 반도체(application specific integrated circuit, ASIC)와 같은 별도의 제어 반도체 칩으로 구성될 수 있다. 상기 제어부는, 예를 들면 전자 장치(1000)가 상기 외부 호스트에 연결될 때, 상기 외부 호스트의 운영 시스템에 의하여 자동으로 실행되도록 설계될 수 있다. 상기 제어부는 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI, 또는 PCIe(PCI Express)와 같은 표준 프토토콜을 제공할 수 있다. 또한 상기 제어부는 상기 비휘발성 메모리 장치를 위하여, 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다. 이 경우 상기 제어부는 자동 실행을 위한 스크립트와 상기 외부 호스트에서 실행될 수 있는 응용 프로그램을 포함할 수 있다.
복수의 제1 메모리 반도체 칩(220)은 비휘발성 메모리 장치일 수 있다. 상기 비휘발성 메모리 장치는, 예를 들면, 플래시 메모리, 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 고체자기 메모리(magnetic RAM, MRAM) 등일 수 있지만 여기에 한정되지 않는다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리일 수 있다. 상기 플래시 메모리는, 예를 들면 브이낸드(V-NAND) 플래시 메모리일 수 있다. 상기 비휘발성 메모리 장치는 하나의 반도체 다이로 이루어질 수도 있고, 여러 개의 반도체 다이들이 적층된 것일 수도 있다.
적어도 하나의 제2 메모리 반도체 칩(230)은 휘발성 메모리 장치일 수 있다. 상기 휘발성 메모리 장치는 예를 들면, DRAM, SRAM, SDRAM, DDR RAM, RDRAM 등일 수 있지만 여기에 한정되지 않는다. 상기 휘발성 메모리 장치는 상기 외부 호스트가 전자 장치(1000)를 액세스할 때 자주 사용되는 데이터를 저장하는 캐시(cache) 기능을 제공하여, 전자 장치(1000)와 연결되는 외부 호스트의 프로세스 성능에 맞도록 액서스 시간(access-time)과 데이터 전송 능력(data-transfer performance)을 조정(scale)할 수 있다.
입출력부(300)는 복수의 입출력 단자(310)를 포함할 수 있다. 입출력부(300)는 커넥터인 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 입출력부(300)가 가지는 복수의 입출력 단자(310)는 솔더볼 또는 범프일 수 있다.
복수의 배선 패턴(134) 중 일부 개는 복수의 입출력 단자(310)과 복수의 반도체 칩(200) 사이를 전기적으로 연결할 수 있고, 다른 일부 개는 복수의 반도체 칩(200) 각각의 사이를 전기적으로 연결할 수 있다.
입출력 단자(310)와 배선 패턴(134)은 베이스 기판(100)의 일부분을 관통하는 제1 비아(VA1)를 통하여 전기적으로 연결될 수 있다.
도 1에는 복수의 입출력 단자(310), 복수의 제1 메모리 반도체 칩(220), 및 적어도 하나의 제2 메모리 반도체 칩(230)이 복수의 배선 패턴(134)을 통하여 컨트롤러 칩(210)과 연결된 것으로 예시적으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 배선 패턴(134) 중 일부 개는, 입출력 단자(310)와 제1 메모리 반도체 칩(220) 사이, 입출력 단자(320)와 제2 반도체 칩 사이(230), 또는 제1 메모리 반도체 칩(220)과 제2 반도체 칩 사이(230)를 전기적으로 연결할 수도 있다.
복수의 반도체 칩(200) 중 적어도 하나와 연결되는 배선 패턴(134)에는 한 쌍의 제1 오픈 스터브(도 2a 내지 도 4c, 및 도 8 내지 도 10의 ST1a, ST1b, ST1c) 또는 한 쌍의 제2 오픈 스터브(도 5a 내지 도 7a, 및 도 11 내지 도 13의 ST2a, ST2b, ST2c)가 연결될 수 있다. 일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c) 또는 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)는 컨트롤러 칩(210)과 연결되는 배선 패턴(134)과 연결될 수 있다. 한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c) 및 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)에 대한 구체적인 설명은 도 2a 내지 도 13을 통하여 설명하도록 한다.
도 2a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 2b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 2c는 주요 배선 패턴의 구성도(schematic diagram)이다.
도 2a 내지 도 2c를 함께 참조하면, 전자 장치(1a)는 베이스 기판(100a), 및 베이스 기판(100a)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다. 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)은 각각 복수의 칩 연결 패드(202)를 가질 수 있다. 일부 실시 예에서, 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)은 각각, 도 1에 보인 컨트롤러 칩(210), 제1 메모리 반도체 칩(220), 및 제2 메모리 반도체 칩(230) 중 어느 하나일 수 있다.
일부 실시 예에서, 베이스 기판(100a)은 인쇄회로기판일 수 있다. 예를 들면, 베이스 기판(100a)은 멀티 레이어 인쇄 회로 기판일 수 있다. 베이스 기판(100a)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(110)를 포함할 수 있다. 기판 베이스(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(110)는 예를 들면, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 기판(100a)의 상면과 하면 각각에는, 기판 베이스(110)의 적어도 일부분을 덮는 상면 솔더 레지스트층(122) 및 하면 솔더 레지스트층(124)이 형성될 수 있다. 베이스 기판(100a)의 상면 및/또는 하면에는 상면 솔더 레지스트층(122) 및/또는 하면 솔더 레지스트층(124)에 덮이지 않고 노출되는 복수의 연결 패드(132)가 배치될 수 있다. 복수의 연결 패드(132)는 칩 연결 부재(250)를 통하여 복수의 칩 연결 패드(202)와 전기적으로 연결될 수 있다. 칩 연결 부재(250)는 솔더 볼 또는 범프일 수 있으나, 이에 한정되지 않으며, 예를 들면 칩 연결 부재(250)는 본딩 와이어일 수 있다.
베이스 기판(100a)은 기판 베이스(110)가 복수의 층으로 이루어지는 멀티 레이어 기판일 수 있다. 베이스 기판(100a)은 기판 베이스(110)가 이루는 상기 복수의 층 각각의 사이에 배치되는 배선 패턴(134)을 가질 수 있다. 일부 실시 예에서, 배선 패턴(134)은 기판 베이스(110)가 이루는 복수의 층과 상면 솔더 레지스트층(122) 및/또는 하면 솔더 레지스트층(124) 사이에 배치될 수도 있다.
레이어(layer)란, 베이스 기판(100a)이 가지는 기판 베이스(110)의 상면과 하면, 및 기판 베이스(110)가 이루는 복수의 층 각각의 사이에서, 평면 상으로 연장되는 전기적 경로를 형성할 수 있는 곳을 의미한다. 따라서 베이스 기판(100a)은 기판 베이스(110)가 이루는 복수의 층의 개수보다 1개 더 많은 레이어를 가질 수 있다.
본 명세서에서는, 기판 베이스(110)의 상면에 형성되는 레이어를 상면 레이어(LAu)라 호칭하고, 상면 레이어(LAu)로부터 베이스 기판(100a)의 하면을 향하여 순차적으로 배치되는 레이어들을 각각 제1 내지 제4 레이어(LA1, LA2, LA3, LA4)라 호칭할 수 있다. 또한 도 7a에 보인 것과 같이, 제4 레이어(LA4)의 하측에는 제5 레이어(LA5)를 포함하여 적어도 하나의 레이어가 더 배치될 수 있다.
상면 레이어(LAu)에는 연결 패드(132)가 배치될 수 있다. 배선 패턴(134)은 제1 내지 제4 레이어(LA1, LA2, LA3, LA4) 중 적어도 두개의 레이어에 배치될 수 있다.
일부 실시 예에서, 제1 내지 제4 레이어(LA1, LA2, LA3, LA4) 중 적어도 하나의 레이어에는 그라운드 플레인 층(ground plane layer, GP)이 배치될 수 있다. 그라운드 플레인 층(GP)에는 접지 신호가 제공될 수 있다.
베이스 기판(100a)은 연결 패드(132)와 배선 패턴(134), 또는 서로 다른 레이어에 배치되는 배선 패턴(134)들을 전기적으로 연결하도록, 기판 베이스(110)의 적어도 일부분을 관통하는 복수의 도전 비아(136)를 더 포함할 수 있다. 별도로 도시하지는 않았으나, 복수의 도전 비아(136) 중 일부개는 그라운드 플레인 층(GP)과 전기적으로 연결될 수 있다. 도전 비아(136)는 제1 비아(VA1) 및 제2 비아(VA2)를 포함할 수 있다.
배선 패턴(134), 도전 비아(136), 및/또는 그라운드 플레인 층(GP)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
복수의 레이어(LAu, LA1, LA2, LA3, LA4) 중 배선 패턴(134)이 배치되는 레이어를 신호 레이어(SLY1, SLY2)라 호칭하고, 그라운드 플레인 층(GP)이 배치되는 레이어를 그라운드 레이어(GLY1, GLY2)라 호칭할 수 있다. 별도로 도시하지는 않았으나, 일부 실시 예에서 그라운드 레이어(GLY1, GLY2)에는 접지 신호가 제공되는 그라운드 플레인 층(GP)은 대신에 전력 신호가 제공되는 전력 플레인 층(power plane layer)이 배치될 수도 있다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1)은 제1 신호 레이어(SLY1)에 배치될 수 있다. 일부 실시 예에서, 연결 패드(132)가 배치되는 상면 레이어(LAu) 하측에 순차적으로 위치하는 제1 레이어(LA1) 및 제2 레이어는 각각, 그라운드 플레인 층(GP)이 배치되는 제1 그라운드 레이어(GLY1), 및 제1 신호 라인(SL1)이 배치되는 제1 신호 레이어(SLY1)일 수 있다. 즉, 상면 레이어(LAu)와 제1 신호 레이어(SLY1) 사이에는 제1 그라운드 레이어(GLY1)가 배치될 수 있다. 제1 그라운드 레이어(GLY1)에 배치되는 그라운드 플레인 층(GP)은 베이스 기판(100a)의 외부 및/또는 상면 레이어(LAu)로부터 기인되는 제1 신호 라인(SL1)에 대한 전자파 간섭(Electro-Magnetic Interference; EMI)을 방지할 수 있다. 일부 실시 예에서, 상면 레이어(LAu)와 제1 신호 레이어(SLY1) 사이에는 제1 그라운드 레이어(GLY1)가 배치되지 않을 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1a)는 제1 신호 라인(SL1)이 배치되는 제1 신호 레이어(SLY1) 하측, 즉 제3 레이어(LA3)에 배치될 수 있다. 한 쌍의 제1 오픈 스터브(ST1a)는 제3 레이어(LA3)에서 제1 간격(GA1)을 가지고 서로 이격될 수 있다. 한 쌍의 제1 오픈 스터브(ST1a)가 배치되는 제3 레이어(LA3)는 제2 신호 레이어(SLY2)라 호칭될 수 있다.
일부 실시 예에서, 배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1a)는 제1 신호 레이어(SLY1), 즉 제2 레이어(LA2)에 배치되고, 제1 신호 라인(SL1)은 제2 신호 레이어(SLY2), 즉 제3 레이어(LA3)에 배치될 수 있다.
제1 신호 라인(SL1)의 양단은 각각 제1 비아(VA1)를 통하여 연결 패드(132)와 전기적으로 연결될 수 있고, 한 쌍의 제1 오픈 스터브(ST1a)는 제2 비아(VA2)를 통하여 제1 신호 라인(SL1)의 양단과 각각 전기적으로 연결될 수 있다. 제1 비아(VA1)는 기판 베이스(110)에서 상면 레이어(LAu)로부터 제1 신호 레이어(SLY1) 사이를 관통할 수 있고, 제2 비아(VA2)는 제1 신호 레이어(SLY1)와 제2 신호 레이어(SLY2) 사이를 관통할 수 있다. 수직 방향으로 중첩되는 제1 비아(VA1) 및 제2 비아(VA2)는 일체로 이루어지도록 함께 형성할 수 있으나, 이에 한정되지 않으며, 일부 실시 예에서, 제1 비아(VA1)와 제2 비아(VA2)는 각각 별도로 형성될 수 있다.
일부 실시 예에서, 제2 신호 레이어(SLY2)의 하측, 즉 제4 레이어(LA4)은 그라운드 플레인 층(GP)이 배치되는 제2 그라운드 레이어(GLY2)일 수 있다.
따라서, 제1 신호 라인(SL1)이 배치되는 제1 신호 레이어(SLY1)와 한 쌍의 제1 오픈 스터브(ST1a)가 배치되는 제2 신호 레이어(SLY2)는, 각각 그라운드 플레인 층(GP)이 배치되는 제1 그라운드 레이어(GLY1)와 제2 그라운드 레이어(GLY2) 사이에 위치할 수 있다.
한 쌍의 제1 오픈 스터브(ST1a)는 수직 방향으로 제1 신호 라인(SL1)과 완전히 중첩되도록 배치될 수 있다. 예를 들면, 베이스 기판(100a)의 배선 패턴(134)을 설계하는 과정에서, 한 쌍의 제1 오픈 스터브(ST1a)는, 제1 신호 레이어(SLY1)의 제1 신호 라인(SL1)을 복사(copy)하여 제2 신호 레이어(SLY2)에 붙이기(paste)한 후, 제1 간격(GA1)을 가지도록 일부분을 제거하여 형성할 수 있다. 따라서 제1 신호 라인(SL1)과 한 쌍의 제1 오픈 스터브(ST1a)는 제1 간격(GA1)에 대응하는 부분을 제외하고는 수직 방향으로 완전히 중첩되도록 배치될 수 있다.
한 쌍의 제1 오픈 스터브(ST1a) 각각의 연장 길이의 합은, 제1 신호 라인(SL1)의 연장 길이보다 제1 간격(GA1)만큼 작은 값을 가질 수 있다.
한 쌍의 제1 오픈 스터브(ST1a) 각각은, 제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제2 비아(VA2)로부터 서로 마주보도록 연장되며, 제1 간격(GA1)을 가지며 이격될 수 있다. 즉, 한 쌍의 제1 오픈 스터브(ST1a) 각각의 일단은 제2 비아(VA2)와 연결되고, 타단은 다른 제1 오픈 스터브(ST1a)의 타단을 마주보며 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
제1 신호 라인(SL1)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서 양방향으로 신호를 전달할 수 있다. 예를 들면, 제1 신호 라인(SL1)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서 데이터 입출력(Data Input/Output)에 사용될 수 있다. 일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1a) 각각의 연장 길이는 동일할 수 있다.
제1 신호 라인(SL1)의 연장 길이는, 제1 비아(VA1)와 연결되는 제1 신호 라인(SL1) 양단의 제1 패키지 터미널(P1) 및 제2 패키지 터미널(P2) 사이의 물리적인 길이 또는 임피던스(ZSL1)일 수 있다. 제1 오픈 스터브(ST1a)의 연장 길이는, 제2 비아(VA2)와 연결되는 제1 오픈 스터브(ST1a)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST1a)일 수 있다. 한 쌍의 제1 오픈 스터브(ST1a) 각각의 임피던스(ZST1a)의 합은 제1 신호 라인(SL1)의 임피던스(ZSL1)와 동일하거나 약간 작은 값을 가질 수 있다. 제2 비아(VA2)의 임피던스는, 제1 신호 라인(SL1)의 임피던스(ZSL1) 또는 제1 오픈 스터브(ST1a)의 임피던스(ZST1a)에 비하여 상대적으로 매우 작은 값을 가질 수 있으므로, 무시될 수 있다.
제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제1 오픈 스터브(ST1a)이 없는 경우, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서, 제1 신호 라인(SL1)을 통하여 신호를 주고 받을 때, 제1 반도체 칩(C1) 또는 제2 반도체 칩(C2)과 연결된 다른 배선 패턴(134)이 가지는 커패시턴스 또는 다른 배선 패턴(134)을 통하여 반사되는 신호에 의하여 신호 왜곡이 발생할 수 있다. 그러나, 본 발명에 따른 전자 장치(1a)는 제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제1 오픈 스터브(ST1a) 각각의 타단에서 반사되어 오는 신호에 의하여, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서, 제1 신호 라인(SL1)을 통하여 주고 받는 신호의 신호 왜곡이 보상되어 감쇄되므로, 시간 마진(time margin) 특성이 개선되어, 고속 동작이 가능할 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 3b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 3c는 주요 배선 패턴의 구성도(schematic diagram)이다. 도 3a 내지 도 3c에 대한 설명 중 도 2a 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 3a 내지 도 3c를 함께 참조하면, 전자 장치(1b)는 베이스 기판(100b), 및 베이스 기판(100b)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1)은 제1 신호 레이어(SLY1)에 배치될 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1b)는 제1 신호 라인(SL1)이 배치되는 제1 신호 레이어(SLY1) 하측인 제2 신호 레이어(SLY2)에 배치될 수 있다. 한 쌍의 제1 오픈 스터브(ST1b)는 제3 레이어(LA3)에서 제1 간격(GA1)을 가지고 서로 이격될 수 있다.
한 쌍의 제1 오픈 스터브(ST1b)는 제2 신호 레이어(SLY2) 상에서 굴곡을 가지며 연장될 수 있다. 한 쌍의 제1 오픈 스터브(ST1b) 각각의 연장 길이의 합은, 제1 신호 라인(SL1)의 연장 길이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1b) 각각의 연장 길이의 합은, 제1 신호 라인(SL1)의 연장 길이의 1배보다 크고 2배와 같거나 작은 범위의 값을 가질 수 있다.
한 쌍의 제1 오픈 스터브(ST1b) 각각은, 제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제2 비아(VA2)로부터 굴곡을 가지며 연장되며, 제1 간격(GA1)을 가지며 이격될 수 있다. 즉, 한 쌍의 제1 오픈 스터브(ST1b) 각각의 일단은 제2 비아(VA2)와 연결되고, 타단은 다른 제1 오픈 스터브(ST1b)의 타단을 마주보며 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1b) 각각의 연장 길이는 동일할 수 있다.
제1 신호 라인(SL1)의 연장 길이는, 제1 비아(VA1)와 연결되는 제1 신호 라인(SL1) 양단의 제1 패키지 터미널(P1) 및 제2 패키지 터미널(P2) 사이의 물리적인 길이 또는 임피던스(ZSL1)일 수 있다. 제1 오픈 스터브(ST1b)의 연장 길이는, 제2 비아(VA2)와 연결되는 제1 오픈 스터브(ST1b)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST1b)일 수 있다. 한 쌍의 제1 오픈 스터브(ST1b) 각각의 임피던스(ZST1b)의 합은 제1 신호 라인(SL1)의 임피던스(ZSL1)의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 4b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 4c는 주요 배선 패턴의 구성도(schematic diagram)이다. 도 3a 내지 도 3c에 대한 설명 중 도 2a 내지 도 3c와 중복되는 내용은 생략될 수 있다.
도 4a 내지 도 4c를 함께 참조하면, 전자 장치(1c)는 베이스 기판(100c), 및 베이스 기판(100c)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다. 도전 비아(136)는 제1 비아(VA1), 제2 비아(VA2), 및 제3 비아(VA3)를 포함할 수 있다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1)은 제1 신호 레이어(SLY1)에 배치될 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1c)는 제1 신호 라인(SL1)이 배치되는 제1 신호 레이어(SLY1), 즉 제2 레이어(LA2)의 하측인 제3 레이어(LA3) 및 제4 레이어(LA4)에 배치될 수 있다. 제3 레이어(LA3) 및 제4 레이어(LA4)는 각각 제2 신호 레이어(SLY2) 및 제3 신호 레이어(SLY3)일 수 있다.
한 쌍의 제1 오픈 스터브(ST1c) 각각은 제2 신호 레이어(SLY2)에 배치되는 제1 베이스 스터브(SB1c), 및 제1 베이스 스터브(SB1c)와 제3 비아(VA3)를 통하여 연결되며 제3 신호 레이어(SLY3)에 배치되는 제1 연장 스터브(SE1c)로 이루어질 수 있다. 제3 비아(VA3)는 제2 신호 레이어(SLY2)와 제3 신호 레이어(SLY3) 사이를 관통할 수 있다.
한 쌍의 제1 오픈 스터브(ST1c)는 각각이 포함하는 제1 베이스 스터브(SB1c)의 일단은 제2 비아(VA2)와 연결되고, 타단은 다른 제1 베이스 스터브(SB1c)의 타단을 마주보며 제3 비아(VA3)와 연결될 수 있다.
한 쌍의 제1 오픈 스터브(ST1c) 각각이 포함하는 제1 연장 스터브(SE1c)는, 다른 제1 연장 스터브(SE1c)의 일단을 마주보며 제3 비아(VA3)와 연결되는 일단과, 다른 제1 연장 스터브(SE1c)로부터 멀어지며 연장되어 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 가질 수 있다.
한 쌍의 제1 오픈 스터브(ST1c)는 각각이 포함하는 제1 베이스 스터브(SB1c)의 타단들은 제2 신호 레이어(SLY2)에서 제1 간격(GA1)을 가지고 서로 이격될 수 있고, 제1 연장 스터브(SE1c)의 일단들은 제3 신호 레이어(SLY3)에서 제1 간격(GA1)을 가지고 서로 이격될 수 있다.
한 쌍의 제1 오픈 스터브(ST1c)는 수직 방향으로 제1 신호 라인(SL1)과 완전히 중첩되도록 배치될 수 있다. 즉, 한 쌍의 제1 오픈 스터브(ST1c) 각각이 포함하는 제1 베이스 스터브(SB1c) 및 제1 연장 스터브(SE1c)는 모두 수직 방향으로 제1 신호 라인(SL1)과 완전히 중첩되도록 배치될 수 있다.
한 쌍의 제1 오픈 스터브(ST1c) 각각의 연장 길이의 합은, 제1 신호 라인(SL1)의 연장 길이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1c) 각각의 연장 길이의 합은, 제1 신호 라인(SL1)의 연장 길이의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1c) 각각의 연장 길이는 동일할 수 있다.
제1 신호 라인(SL1)의 연장 길이는, 제1 비아(VA1)와 연결되는 제1 신호 라인(SL1) 양단의 제1 패키지 터미널(P1) 및 제2 패키지 터미널(P2) 사이의 물리적인 길이 또는 임피던스(ZSL1)일 수 있다. 제1 오픈 스터브(ST1c)의 연장 길이는, 제1 베이스 스터브(SB1c)의 제2 비아(VA2)와 연결되는 일단과 제3 비아(VA3)와 연결되는 타단 사이의 물리적인 길이 또는 임피던스(ZSB1c), 및 제1 연장 스터브(SE1c)의 제3 비아와 연결되는 일단과 오픈되는 타단 사이의 물리적 길이 또는 임피던스(ZSE1c)의 합일 수 있다.
제1 베이스 스터브(SB1c)의 임피던스(ZSB1c)와 제1 연장 스터브(SE1c)의 임피던스(ZSE1c)의 합은, 제1 신호 라인(SL1)의 임피던스(ZSL1)의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
제2 비아(VA2)의 임피던스 및 제3 비아(VA3)의 임피던스는, 제1 신호 라인(SL1)의 임피던스(ZSL1), 제1 베이스 스터브(SB1c)의 임피던스(ZSB1c), 또는 제1 연장 스터브(SE1c)의 임피던스(ZSE1c)에 비하여 상대적으로 매우 작은 값을 가질 수 있으므로, 무시될 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 5b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 5c는 주요 배선 패턴의 구성도(schematic diagram)이다. 도 5a 내지 도 5c에 대한 설명 중 도 2a 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 5a 내지 도 5c를 함께 참조하면, 전자 장치(1d)는 베이스 기판(100d), 및 베이스 기판(100d)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 제1 신호 레이어(SLY1)에 배치될 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1a) 및 한 쌍의 제2 오픈 스터브(ST2a)는 제2 신호 라인(SL2)이 배치되는 제1 신호 레이어(SLY1) 하측, 즉 제3 레이어(LA3)에 배치될 수 있다. 한 쌍의 제2 오픈 스터브(ST2a)는 제3 레이어(LA3)에서 제2 간격(GA2)을 가지고 서로 이격될 수 있다. 제2 간격(GA2)과 제1 간격(GA1)은 같은 값을 가질 수 있으나, 이에 한정되지 않고 서로 다른 값을 가질 수도 있다.
제2 신호 라인(SL2)의 양단은 각각 제1 비아(VA1)를 통하여 연결 패드(132)와 전기적으로 연결될 수 있고, 한 쌍의 제2 오픈 스터브(ST2a)는 제2 비아(VA2)를 통하여 제2 신호 라인(SL2)의 양단과 각각 전기적으로 연결될 수 있다.
한 쌍의 제2 오픈 스터브(ST2a)는 수직 방향으로 제2 신호 라인(SL2)과 완전히 중첩되도록 배치될 수 있다. 따라서 제2 신호 라인(SL2)과 한 쌍의 제2 오픈 스터브(ST2a)는 제2 간격(GA2)에 대응하는 부분을 제외하고는 수직 방향으로 완전히 중첩되도록 배치될 수 있다.
한 쌍의 제2 오픈 스터브(ST2a) 각각의 연장 길이의 합은, 제2 신호 라인(SL2)의 연장 길이보다 제2 간격(GA2)만큼 작은 값을 가질 수 있다.
한 쌍의 제2 오픈 스터브(ST2a) 각각은, 제2 신호 라인(SL2)의 양단과 연결되는 한 쌍의 제2 비아(VA2)로부터 서로 마주보도록 연장되며, 제2 간격(GA2)을 가지며 이격될 수 있다. 즉, 한 쌍의 제2 오픈 스터브(ST2a) 각각의 일단은 제2 비아(VA2)와 연결되고, 타단은 다른 제2 오픈 스터브(ST2a)의 타단을 마주보며 다른 전기적 경로와 연결되지 않고 오픈될 수 있다.
제2 신호 라인(SL2)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서 일방향으로 신호를 전달할 수 있다. 예를 들면, 제2 신호 라인(SL2)은 제1 반도체 칩(C1)에서 제2 반도체 칩(C2)으로 클럭(clock), 코맨드(command), 어드레스 입력(address input), 칩 선택(chip select), 전력 공급(power supply), 접지 공급(ground) 등에 사용될 수 있다. 한 쌍의 제2 오픈 스터브(ST2a)는 서로 연장 길이가 다른 제2 장(long) 오픈 스터브(ST2aL) 및 제2 단(short) 오픈 스터브(ST2aS)로 이루어질 수 있다. 제2 장 오픈 스터브(ST2aL)의 연장 길이는 제2 단 오픈 스터브(ST2aS)의 연장 길이보다 긴 값을 가질 수 있다.
일부 실시 예에서, 제1 반도체 칩(C1)이 컨트롤러 칩(도 1의 210)이고, 제2 반도체 칩(C2)이 제1 메모리 반도체 칩(도 1의 220) 또는 제2 메모리 반도체 칩(도 1의 230)인 경우, 제2 단 오픈 스터브(ST2aS)는 제1 반도체 칩(C1)과 연결되는 제2 신호 라인(SL2)의 일단과 연결되고, 제2 장 오픈 스터브(ST2aL)는 제2 반도체 칩(C2)과 연결되는 제2 신호 라인(SL2)의 타단과 연결될 수 있다.
한 쌍의 제1 오픈 스터브(ST1a) 각각의 연장 길이는 동일하고, 한 쌍의 제2 오픈 스터브(ST2a) 각각의 연장 길이, 즉 제2 장 오픈 스터브(ST2aL)의 연장 길이와 제2 단 오픈 스터브(ST2aS)의 연장 길이는 서로 다르므로, 한 쌍의 제1 오픈 스터브(ST1a)의 연장 길이 각각의 비율, 즉 한 쌍의 제1 오픈 스터브(ST1a)가 포함하는 하나의 제1 오픈 스터브(ST1a)의 연장 길이와 다른 하나의 제1 오픈 스터브(ST1a)의 연장 길이의 비율과, 한 쌍의 제2 오픈 스터브(ST2a)의 연장 길이 각각의 비율, 즉 한 쌍의 제2 오픈 스터브(ST2a)가 포함하는 하나의 제2 오픈 스터브(ST2a)의 연장 길이와 다른 하나의 제2 오픈 스터브(ST2a)의 연장 길이의 비율은 서로 다를 수 있다. 예를 들면, 한 쌍의 제2 오픈 스터브(ST2a)의 연장 길이 각각의 비율은 한 쌍의 제1 오픈 스터브(ST1a)의 연장 길이 각각의 비율보다 클 수 있다.
제2 신호 라인(SL2)의 연장 길이는, 제1 비아(VA1)와 연결되는 제2 신호 라인(SL2) 양단의 제1 패키지 터미널(P1a) 및 제2 패키지 터미널(P2a) 사이의 물리적인 길이 또는 임피던스(ZSL2)일 수 있다. 제2 장 오픈 스터브(ST2aL)의 연장 길이는, 제2 비아(VA2)와 연결되는 제2 장 오픈 스터브(ST2aL)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST2aL)일 수 있고, 제2 단 오픈 스터브(ST2aS)의 연장 길이는, 제2 비아(VA2)와 연결되는 제2 단 오픈 스터브(ST2aS)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST2aS)일 수 있다. 제2 장 오픈 스터브(ST2aL)의 임피던스(ZST2aL)와 제2 단 오픈 스터브(ST2aS)의 임피던스(ZST2aS)의 합은, 제2 신호 라인(SL2)의 임피던스(ZSL2)와 동일하거나 약간 작은 값을 가질 수 있다. 일부 실시 예에서, 한 쌍의 제1 오픈 스터브(ST1a) 각각의 임피던스(ZST1a)의 합과, 제2 장 오픈 스터브(ST2aL)의 임피던스(ZST2aL)와 제2 단 오픈 스터브(ST2aS)의 임피던스(ZST2aS)의 합은 실질적으로 동일한 값을 가질 수 있다.
본 발명의 일 실시 예에 따른 전자 장치(1d)는 양방향으로 신호를 전달하는 제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제1 오픈 스터브(ST1a), 및 일방향으로 신호를 전달하는 제2 신호 라인(SL2)의 양단과 연결되는 한 쌍의 제2 오픈 스터브(ST2a)에 의하여, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에서, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 각각을 통하여 주고 받는 신호의 신호 왜곡이 보상되어 감쇄되므로, 시간 마진 특성이 개선되어, 고속 동작이 가능할 수 있다.
도 6a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 6b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 6c는 주요 배선 패턴의 구성도(schematic diagram)이다. 도 6a 내지 도 6c에 대한 설명 중, 도 3a 내지 도 3c 및 도 5a 내지 도 5c와 중복되는 내용은 생략될 수 있다.
도 6a 내지 도 6c를 함께 참조하면, 전자 장치(1e)는 베이스 기판(100e), 및 베이스 기판(100e)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 제1 신호 레이어(SLY1)에 배치될 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1b) 및 한 쌍의 제2 오픈 스터브(ST2b)는 제2 신호 라인(SL2)이 배치되는 제1 신호 레이어(SLY1) 하측, 즉 제3 레이어(LA3)에 배치될 수 있다. 한 쌍의 제2 오픈 스터브(ST2b)는 제3 레이어(LA3)에서 제2 간격(GA2)을 가지고 서로 이격될 수 있다. 한 쌍의 제2 오픈 스터브(ST2b)는 제2 비아(VA2)를 통하여 제2 신호 라인(SL2)과 전기적으로 연결될 수 있다.
한 쌍의 제2 오픈 스터브(ST2b)는 제2 신호 레이어(SLY2) 상에서 굴곡을 가지며 연장될 수 있다. 한 쌍의 제2 오픈 스터브(ST2b) 각각의 연장 길이의 합은, 제2 신호 라인(SL2)의 연장 길이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 한 쌍의 제2 오픈 스터브(ST2b) 각각의 연장 길이의 합은, 제2 신호 라인(SL2)의 연장 길이의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
한 쌍의 제2 오픈 스터브(ST2b) 각각은, 제2 신호 라인(SL2)의 양단과 연결되는 한 쌍의 제2 비아(VA2)로부터 굴곡을 가지며 인정되며, 제2 간격(GA2)을 가지며 이격될 수 있다. 즉, 한 쌍의 제2 오픈 스터브(ST2b) 각각의 일단은 제2 비아(VA2)와 연결되고, 타단은 다른 제2 오픈 스터브(ST2b)의 타단을 마주보며 다른 전기적 경로와 연결되지 않고 오픈될 수 있다. 한 쌍의 제2 오픈 스터브(ST2b)는 서로 연장 길이가 다른 제2 장 오픈 스터브(ST2bL) 및 제2 단 오픈 스터브(ST2bS)로 이루어질 수 있다. 제2 장 오픈 스터브(ST2bL)의 연장 길이는 제2 단 오픈 스터브(ST2bS)의 연장 길이보다 긴 값을 가질 수 있다.
제2 신호 라인(SL2)의 연장 길이는, 제1 비아(VA1)와 연결되는 제2 신호 라인(SL2) 양단의 제1 패키지 터미널(P1a) 및 제2 패키지 터미널(P2a) 사이의 물리적인 길이 또는 임피던스(ZSL2)일 수 있다. 제2 장 오픈 스터브(ST2bL)의 연장 길이는, 제2 비아(VA2)와 연결되는 제2 장 오픈 스터브(ST2bL)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST2bL)일 수 있고, 제2 단 오픈 스터브(ST2bS)의 연장 길이는, 제2 비아(VA2)와 연결되는 제2 단 오픈 스터브(ST2bS)의 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZST2bS)일 수 있다. 제2 장 오픈 스터브(ST2bL)의 임피던스(ZST2bL)와 제2 단 오픈 스터브(ST2bS)의 임피던스(ZST2bS)의 합은 제2 신호 라인(SL2)의 임피던스(ZSL2)의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
도 7a는 본 발명의 일 실시 예에 따른 전자 장치의 일부분을 도시하는 단면도이고, 도 7b는 전자 장치의 베이스 기판이 가지는 주요 배선 패턴들을 나타내는 레이아웃이고, 도 7c는 주요 배선 패턴의 구성도(schematic diagram)이다. 도 7a 내지 도 7c에 대한 설명 중, 도 4a 내지 도 5c와 중복되는 내용은 생략될 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 전자 장치(1f)는 베이스 기판(100f), 및 베이스 기판(100f)에 부착되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 포함한다.
배선 패턴(134) 중 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 전기적으로 연결하는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 제1 신호 레이어(SLY1)에 배치될 수 있다.
배선 패턴(134) 중 한 쌍의 제1 오픈 스터브(ST1c) 및 한 쌍의 제2 오픈 스터브(ST2c)는 제2 신호 라인(SL2)이 배치되는 제1 신호 레이어(SLY1) 하측, 즉 제3 레이어(LA3) 및 제4 레이어(LA4)에 배치될 수 있다.
한 쌍의 제2 오픈 스터브(ST2c)는 서로 연장 길이가 다른 제2 장 오픈 스터브(ST2cL) 및 제2 단 오픈 스터브(ST2cS)로 이루어질 수 있다. 제2 장 오픈 스터브(ST2cL)의 연장 길이는 제2 단 오픈 스터브(ST2cS)의 연장 길이보다 긴 값을 가질 수 있다.
제2 장 오픈 스터브(ST2cL)는 제2 신호 레이어(SLY2)에 배치되는 제2 장 베이스 스터브(SB2cL), 및 제2 장 베이스 스터브(SB2cL)와 제3 비아(VA3)를 통하여 연결되며 제3 신호 레이어(SLY3)에 배치되는 제2 장 연장 스터브(SE2cL)를 포함할 수 있다. 제2 단 오픈 스터브(ST2cS)는 제2 신호 레이어(SLY2)에 배치되는 제2 단 베이스 스터브(SB2cS) 및 제2 단 베이스 스터브(SB2cS)와 제3 비아(VA3)를 통하여 연결되며 제3 신호 레이어(SLY3)에 배치되는 제2 단 연장 스터브(SE2cS)를 포함할 수 있다.
제2 장 베이스 스터브(SB2cL)의 타단과 제2 단 베이스 스터브(SB2cS)의 타단은 제2 신호 레이어(SLY2)에서 제2 간격(GA2)을 가지고 서로 이격될 수 있고, 제2 장 연장 스터브(SE2cL)의 일단과 제2 단 연장 스터브(SE2cS)의 일단은 제3 신호 레이어(SLY3)에서 제1 간격(GA1)을 가지고 서로 이격될 수 있다.
제2 장 연장 스터브(SE2cL)는 제2 단 연장 스터브(SE2cS)의 일단을 마주보며 제3 비아(VA3)와 연결되는 일단과, 제2 단 연장 스터브(SE2cS)로부터 멀어지며 연장되어 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 가질 수 있고, 제2 단 연장 스터브(SE2cS)는 제2 장 연장 스터브(SE2cL)의 일단을 마주보며 제3 비아(VA3)와 연결되는 일단과, 제2 장 연장 스터브(SE2cL)로부터 멀어지며 연장되어 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 가질 수 있다.
제2 장 오픈 스터브(ST2cL) 및 제2 단 오픈 스터브(ST2cS) 각각은 수직 방향으로 제2 신호 라인(SL2)과 완전히 중첩되도록 배치될 수 있다.
제2 신호 라인(SL2)의 연장 길이는, 제1 비아(VA1)와 연결되는 제2 신호 라인(SL2) 양단의 제1 패키지 터미널(P1a) 및 제2 패키지 터미널(P2a) 사이의 물리적인 길이 또는 임피던스(ZSL2)일 수 있다. 제2 장 오픈 스터브(ST2cL)의 연장 길이는, 제2 장 베이스 스터브(SB2cL)의 제2 비아(VA2)와 연결되는 일단과 제3 비아(VA3)와 연결되는 타단 사이의 물리적인 길이 또는 임피던스(ZSB2cL)와 제2 장 연장 스터브(SE2cL)의 제3 비아(VA3)와 연결되는 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZSE2cL)의 합일 수 있다. 제2 단 오픈 스터브(ST2cS)의 연장 길이는, 제2 단 베이스 스터브(SB2cS)의 제2 비아(VA2)와 연결되는 일단과 제3 비아(VA3)와 연결되는 타단 사이의 물리적인 길이 또는 임피던스(ZSB2cS)와 제2 단 연장 스터브(SE2cS)의 제3 비아(VA3)와 연결되는 일단과 오픈되는 타단 사이의 물리적인 길이 또는 임피던스(ZSE2cS)의 합일 수 있다.
제2 장 오픈 스터브(ST2cL)의 임피던스(ZSB2cL+ZSE2cL)와 제2 단 오픈 스터브(ST2cS)의 임피던스(ZSB2cS+ZSE2cS)의 합은 제2 신호 라인(SL2)의 임피던스(ZSL2)의 1배보다 크고 2배와 같거나 큰 범위의 값을 가질 수 있다.
도 8 내지 도 13은 본 발명의 일 실시 예들에 따른 전자 장치의 일부분을 도시하는 단면도들이다. 도 8 내지 도 13에 대한 설명 중 도 1 내지 도 7c와 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 전자 장치(2a)는 베이스 기판(100a), 베이스 기판(100a)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 8에 보인 전자 장치(2a)는, 한 쌍의 제1 오픈 스터브(ST1a)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 2a 내지 도 2c에 보인 전자 장치(1a)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
본 발명에 따른 전자 장치(2a)는 제1 신호 라인(SL1)의 양단과 연결되는 한 쌍의 제1 오픈 스터브(ST1a) 각각의 타단에서 반사되어 오는 신호에 의하여, 입출력 단자(310)과 컨트롤러 칩(210) 사이에서, 제1 신호 라인(SL1)을 통하여 주고 받는 신호의 신호 왜곡이 보상되어 감쇄되므로, 시간 마진 특성이 개선되어, 고속 동작이 가능할 수 있다.
도 9를 참조하면, 전자 장치(2b)는 베이스 기판(100b), 베이스 기판(100b)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 9에 보인 전자 장치(2b)는, 한 쌍의 제1 오픈 스터브(ST1b)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 3a 내지 도 3c에 보인 전자 장치(1b)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
도 10을 참조하면, 전자 장치(2c)는 베이스 기판(100c), 베이스 기판(100c)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 10에 보인 전자 장치(2c)는, 한 쌍의 제1 오픈 스터브(ST1c)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 4a 내지 도 4c에 보인 전자 장치(1c)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
도 11을 참조하면, 전자 장치(2d)는 베이스 기판(100d), 베이스 기판(100d)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 11에 보인 전자 장치(2d)는, 한 쌍의 제2 오픈 스터브(ST2a)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 5a 내지 도 5c에 보인 전자 장치(1d)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
본 발명에 따른 전자 장치(2d)는 입출력 단자(310)로부터 컨트롤러 칩(210)으로 일방향으로 신호를 전달하는 제2 신호 라인(SL2)의 양단과 연결되는 한 쌍의 제2 오픈 스터브(ST2a)에 의하여, 입출력 단자(310)로부터 컨트롤러 칩(210)으로 제2 신호 라인(SL2)을 통하여 전달되는 신호의 신호 왜곡이 보상되어 감쇄되므로, 시간 마진 특성이 개선되어, 고속 동작이 가능할 수 있다.
도 12를 참조하면, 전자 장치(2e)는 베이스 기판(100e), 베이스 기판(100e)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 12에 보인 전자 장치(2e)는, 한 쌍의 제2 오픈 스터브(ST2b)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 6a 내지 도 6c에 보인 전자 장치(1e)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
도 13을 참조하면, 전자 장치(2f)는 베이스 기판(100f), 베이스 기판(100f)에 부착되는 컨트롤러 칩(210), 및 입출력 단자(310)를 포함한다. 도 13에 보인 전자 장치(2f)는, 한 쌍의 제2 오픈 스터브(ST2b)가 입출력 단자(310)와 컨트롤러 칩(210) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결된 것을 제외하면, 도 7a 내지 도 7c에 보인 전자 장치(1f)와 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다.
도 14는 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 14를 참조하면, 전자 장치(1002)는 베이스 기판(102), 베이스 기판(102)에 부착되는 컨트롤러 칩(212) 및 메모리 반도체 칩(222)을 포함한다.
베이스 기판(102)은 내부에 복수의 배선 패턴(134)이 배치될 수 있다. 컨트롤러 칩(212)은 예를 들면, AP(Application Processor)일 수 있고, 메모리 반도체 칩(222)은 예를 들면, 임베디드 멀티칩 패키지(Embedded Multi-Chip Package)일 수 있다.
메모리 반도체 칩(222)은 제1 메모리 부(222a) 및 제2 메모리 부(222b)를 하나의 패키지로 구성할 수 있다. 제1 메모리 부(222a)는 예를 들면, eMMC(embedded Multi Media Card)이고, 제2 메모리 부(222a)는 예를 들면, 모바일 DRAM일 수 있다.
제1 메모리 부(222a)는 비휘발성 메모리 장치 및 메모리 제어기를 포함할 수 있다. 상기 메모리 제어기는 적어도 하나의 채널을 통하여 상기 비휘발성 메모리 장치에 연결될 수 있다. 상기 메모리 제어기는 적어도 하나의 제어기 코어, 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 상기 적어도 하나의 제어기 코어는 제1 메모리 부(222a)의 전반적인 동작을 제어할 수 있다. 상기 호스트 인터페이스는 상기 메모리 제어와 호스트의 인터페이싱을 수행할 수 있다. 상기 호스트 인터페이스는 MMC 인터페이스와 같은 병렬 인터페이스, 또는 UHS(Ultra High Speed) 인터페이스나 UFS(Universal Flash Storage) 인터페이스와 같은 직렬 인터페이스일 수 있다. 일부 실시 예에서, 상기 호스트 인터페이스는 낸드(NAND) 인터페이스일 수 있다.
컨트롤러 칩(212)과 메모리 반도체 칩(222)은 복수의 배선 패턴(134)을 통하여 컨트롤러 칩(210)과 연결될 수 있다. 복수의 배선 패턴(134) 중 적어도 일부에는 한 쌍의 제1 오픈 스터브(도 2a 내지 도 4c의 ST1a, ST1b, ST1c) 또는 한 쌍의 제2 오픈 스터브(도 5a 내지 도 7a의 ST2a, ST2b, ST2c)가 연결될 수 있다. 한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c) 및 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)에 대한 구체적인 설명은 도 2a 내지 도 7c를 통하여 설명된 바, 구체적인 내용은 생략하도록 한다.
도 15는 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 15를 참조하면, 전자 장치(1004)는 베이스 기판(104), 베이스 기판(104)에 부착되는 컨트롤러 칩(214)과 복수의 메모리 반도체 칩(224), 및 입출력부(300)를 포함한다. 일부 실시 예에서, 전자 장치(1004)는 메모리 모듈일 수 있다.
베이스 기판(104)은 내부에 복수의 배선 패턴(134)이 배치될 수 있다. 입출력부(300)는 복수의 입출력 단자(310)를 포함할 수 있다. 입출력 단자(310)와 배선 패턴(134)은 베이스 기판(104)의 일부분을 관통하는 제1 비아(VA1)를 통하여 전기적으로 연결될 수 있다.
컨트롤러 칩(214)과 복수의 메모리 반도체 칩(224)은 복수의 배선 패턴(134)을 통하여 병렬로 연결될 수 있다.
복수의 배선 패턴(134) 중 일부에는 한 쌍의 제1 오픈 스터브(도 2a 내지 도 4c, 및 도 8 내지 도 10의 ST1a, ST1b, ST1c) 또는 한 쌍의 제2 오픈 스터브(도 5a 내지 도 7a, 및 도 11 내지 도 13의 ST2a, ST2b, ST2c)가 연결될 수 있다. 한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c) 및 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)에 대한 구체적인 설명은 도 2a 내지 도 13을 통하여 설명된 바, 구체적인 내용은 생략하도록 한다.
도 16은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 평면 배치도이다.
도 16을 참조하면, 전자 장치(1006)는 베이스 기판(106), 베이스 기판(106)에 부착되는 컨트롤러 칩(214)과 복수의 메모리 반도체 칩(224), 및 입출력부(300)를 포함한다. 일부 실시 예에서, 전자 장치(1006)는 메모리 모듈일 수 있다.
베이스 기판(106)은 내부에 복수의 배선 패턴(134)이 배치될 수 있다. 입출력부(300)는 복수의 입출력 단자(310)를 포함할 수 있다. 입출력 단자(310)와 배선 패턴(134)은 베이스 기판(106)의 일부분을 관통하는 제1 비아(VA1)를 통하여 전기적으로 연결될 수 있다.
컨트롤러 칩(214)과 복수의 메모리 반도체 칩(224)은 복수의 배선 패턴(134) 중 일부인 제1 신호 라인(SL1)을 통해서는 병렬로 연결되고, 다른 일부인 제2 신호 라인(SL2)을 통해서는 직렬로 연결될 수 있다.
복수의 배선 패턴(134) 중 일부에는 한 쌍의 제1 오픈 스터브(도 2a 내지 도 4c, 및 도 8 내지 도 10의 ST1a, ST1b, ST1c) 또는 한 쌍의 제2 오픈 스터브(도 5a 내지 도 7a, 및 도 11 내지 도 13의 ST2a, ST2b, ST2c)가 연결될 수 있다.
예를 들면, 제1 신호 라인(SL1)에는 한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c)가 연결될 수 있고, 제2 신호 라인(SL2)에는 제2 오픈 스터브(ST2a, ST2b, ST2c)가 연결될 수 있다.
한 쌍의 제1 오픈 스터브(ST1a, ST1b, ST1c) 및 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)에 대한 구체적인 설명은 도 2a 내지 도 13을 통하여 설명된 바, 구체적인 내용은 생략하도록 한다.
도 17은 본 발명의 일 실시 예에 따른 전자 장치를 주요 구성을 나타내는 사시도이다.
도 17을 참조하면, 전자 장치(2000)는 메인 보드(2100) 및 메인 보드(2100)에 연결되는 적어도 하나의 메모리 모듈(2200)을 포함한다.
메인 보드(2100)는 베이스 기판(108), 및 베이스 기판(108)에 부착되는 컨트롤러 칩(216)을 포함한다. 베이스 기판(108)은 예를 들면, 도 1a 내지 도 7c에서 보인 베이스 기판(100, 100a, 100b, 100c, 100d, 100e, 100f)과 구성이 대부분 유사한 바, 자세한 설명은 생략하도록 한다. 베이스 기판(108)은 내부에 복수의 배선 패턴(134)이 배치될 수 있다. 컨트롤러 칩(216)은 예를 들면, 중앙 처리 장치(CPU)일 수 있다.
메인 보드(2100)에는 베이스 기판(108)과 연결되는 적어도 하나의 메모리 슬롯(302)이 부착될 수 있다. 적어도 하나의 메모리 모듈(2200)은 적어도 하나의 메모리 슬롯(302)에 체결되어, 메인 보드(2100)와 연결될 수 있다.
적어도 하나의 메모리 모듈(2200)은 예를 들면, 도 15에 보인 전자 장치(1004) 또는 도 16에 보인 전자 장치(1006)일 수 있다.
컨트롤러 칩(216)과 적어도 하나의 메모리 슬롯(302)은 복수의 배선 패턴(134)을 통하여 연결될 수 있다.
복수의 배선 패턴(134) 중 일부에는 도 2a 내지 도 4c, 및 도 8 내지 도 10을 통하여 설명된 한 쌍의 제1 오픈 스터브(의 ST1a, ST1b, ST1c), 또는 도 5a 내지 도 7a, 및 도 11 내지 도 13을 통하여 설명된 한 쌍의 제2 오픈 스터브(ST2a, ST2b, ST2c)가 연결될 수 있다.
도 18 내지 도 23은 본 발명의 일 실시 예들에 따른 전자 장치의 일부분을 도시하는 단면도들이다. 도 18 내지 도 23의 전자 장치(3a, 3b, 3c, 3d, 3e, 3f)는 예를 들면, 도 17에 보인 전자 장치(2000)의 일부분일 수 있다.
도 18을 참조하면, 전자 장치(3a)는 베이스 기판(108a), 베이스 기판(108a)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다. 도 17에 보인 메모리 모듈(2200)은 단자부(312)와 전기적으로 연결되고, 슬롯 몸체부(322)에 의하여 지지되어, 전자 장치(3a)와 연결될 수 있다.
제1 신호 라인(SL1)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제1 오픈 스터브(ST1a)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3a)가 가지는 한 쌍의 제1 오픈 스터브(ST1a)는 도 2a 내지 도 2c에 보인 전자 장치(1a)가 가지는 한 쌍의 제1 오픈 스터브(ST1a)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 19를 참조하면, 전자 장치(3b)는 베이스 기판(108b), 베이스 기판(108b)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제1 신호 라인(SL1)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제1 오픈 스터브(ST1b)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3b)가 가지는 한 쌍의 제1 오픈 스터브(ST1a)는 도 3a 내지 도 3c에 보인 전자 장치(1b)가 가지는 한 쌍의 제1 오픈 스터브(ST1b)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 20을 참조하면, 전자 장치(3c)는 베이스 기판(108c), 베이스 기판(108c)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제1 신호 라인(SL1)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제1 오픈 스터브(ST1c)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제1 신호 라인(SL1)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3c)가 가지는 한 쌍의 제1 오픈 스터브(ST1c)는 도 4a 내지 도 4c에 보인 전자 장치(1c)가 가지는 한 쌍의 제1 오픈 스터브(ST1c)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 21을 참조하면, 전자 장치(3d)는 베이스 기판(108d), 베이스 기판(108d)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제2 신호 라인(SL2)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제2 오픈 스터브(ST2a)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3d)가 가지는 한 쌍의 제2 오픈 스터브(ST2a)는 도 5a 내지 도 5c에 보인 전자 장치(1d)가 가지는 한 쌍의 제2 오픈 스터브(ST2a)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 22를 참조하면, 전자 장치(3e)는 베이스 기판(108e), 베이스 기판(108e)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제2 신호 라인(SL2)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제2 오픈 스터브(ST2b)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3e)가 가지는 한 쌍의 제2 오픈 스터브(ST2b)는 도 6a 내지 도 6c에 보인 전자 장치(1e)가 가지는 한 쌍의 제2 오픈 스터브(ST2b)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 22를 참조하면, 전자 장치(3e)는 베이스 기판(108e), 베이스 기판(108e)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제2 신호 라인(SL2)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제2 오픈 스터브(ST2b)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3e)가 가지는 한 쌍의 제2 오픈 스터브(ST2b)는 도 6a 내지 도 6c에 보인 전자 장치(1e)가 가지는 한 쌍의 제2 오픈 스터브(ST2b)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 23을 참조하면, 전자 장치(3f)는 베이스 기판(108f), 베이스 기판(108f)에 부착되는 컨트롤러 칩(216), 및 적어도 하나의 메모리 슬롯(302)을 포함한다. 메모리 슬롯(302)은 단자부(312) 및 단자부(312)를 지지하는 슬롯 몸체부(322)를 포함할 수 있다.
제2 신호 라인(SL2)은 컨트롤러 칩(216)과 메모리 슬롯(302)의 단자부(312) 사이를 전기적으로 연결할 수 있다. 한 쌍의 제2 오픈 스터브(ST2c)는 컨트롤러 칩(216)과 단자부(312) 사이를 연결하는 제2 신호 라인(SL2)에 제2 비아(VA2)를 통하여 연결될 수 있다. 전자 장치(3f)가 가지는 한 쌍의 제2 오픈 스터브(ST2c)는 도 7a 내지 도 7c에 보인 전자 장치(1f)가 가지는 한 쌍의 제2 오픈 스터브(ST2c)와 구성이 유사한 바, 자세한 설명은 생략하도록 한다.
도 24a 및 도 24b는 각각 비교 실시 예 및 본 발명의 일 실시 예에 따른 전자 장치 각각의 신호 아이 다이어그램(signal eye diagram)이다.
도 24a 및 도 24b를 함께 참조하면, 비교 실시 예에 따른 전자 장치는 본 발명의 일 실시 예들에 따른 전자 장치와 달리 제1 오픈 스터브(도 2a 내지 도 4c, 및 도 8 내지 도 10의 ST1a, ST1b, ST1c) 및/또는 제2 오픈 스터브(도 5a 내지 도 7a, 및 도 11 내지 도 13의 ST2a, ST2b, ST2c)를 가지지 않는다.
비교 실시 예에 따른 전자 장치의 신호 아이 다이어그램에서 아이 패턴(eye pattern))의 눈 열림(eye opening)의 크기, 특히 폭(t1)보다 본 발명의 일 실시 예들에 따른 전자 장치의 신호 아이 다이어그램에서 아이 패턴의 눈 열림의 크기, 특히 폭(t2)이 더 크게 나타난다.
따라서, 본 발명의 일 실시 예들에 따른 전자 장치는 시간 마진이 향상되어, 고속 동작 특성을 가질 수 있다. 특히, 본 발명의 일 실시 예들에 따른 전자 장치는, 전력 소모가 발생하는 능동 소자를 사용하지 않고, 베이스 기판에 하나 또는 2개의 레이어만을 추가하여 신호 라인과 유사한 형상을 가지는 한 쌍의 오픈 스터브를 형성할 수 있는 바, 추가적인 전력 소모가 없고 구현이 용이하게 고속 동작 특성을 가지도록 할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 1c, 1d, 1e, 1f, 2a, 2b, 2c, 2d, 2e, 2f, 3a, 3b, 3c, 3d, 3e, 3f, 1000, 1002, 1004, 1006, 2000 : 전자 장치, 100, 100a, 100b, 100c, 100d, 100e, 100f, 102, 104, 106, 108, 108a, 108b, 108c, 108d, 108e, 108f : 베이스 기판, 132 : 연결 패드, 134 : 배선 패턴, 136 : 도전 비아, 200 : 반도체 칩, 210, 212, 214, 216 : 컨트롤러 칩, 220 : 제1 메모리 반도체 칩, 222, 224 : 메모리 반도체 칩, 230 : 제2 메모리 반도체 칩, 310 : 입출력 단자, 312 : 단자부, C1 : 제1 반도체 칩, C2 : 제2 반도체 칩, SL1 : 제1 신호 라인, SL2 : 제2 신호 라인, ST1a, ST1b, ST1c : 제1 오픈 스터브, ST2a, ST2b, ST2c : 제2 오픈 스터브

Claims (20)

  1. 복수의 층으로 이루어지는 기판 베이스를 포함하며, 상기 복수의 층 각각의 사이에 배치되는 복수의 레이어를 가지는 베이스 기판;
    상기 기판 베이스의 상면에 부착되는 컨트롤러 칩 및 메모리 반도체 칩;
    상기 복수의 레이어 중 상기 기판 베이스의 내부의 제1 레이어에 배치되고, 상기 컨트롤러 칩 및 상기 메모리 반도체 칩 사이를 연결하는 제1 신호 라인;
    상기 복수의 레이어 중 상기 기판 베이스의 내부의 상기 제1 레이어와 다른 제2 레이어에 배치되고, 상기 제1 신호 라인의 양단에 연결되어 서로 전기적으로 연결되며, 서로 이격되되 수직 방향으로 상기 제1 신호 라인과 완전히 중첩되는 한 쌍의 오픈 스터브; 및
    상기 기판 베이스의 일부분을 관통하며, 상기 제1 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 연결하는 복수의 비아;를 포함하되,
    상기 한 쌍의 오픈 스터브 각각의 일단은 상기 제1 신호 라인에 연결되고, 상기 한 쌍의 오픈 스터브 각각의 타단은 상기 한 쌍의 오픈 스터브 각각의 연장 길이보다 작은 간격을 가지며 서로 마주보는 전자 장치.
  2. 제1 항에 있어서,
    상기 메모리 반도체 칩 및 상기 제1 신호 라인 각각은 복수이고,
    상기 복수의 제1 신호 라인은, 상기 컨트롤러 칩과 상기 복수의 메모리 반도체 칩 사이를 병렬로 연결하는 것을 특징으로 하는 전자 장치.
  3. 제1 항에 있어서,
    상기 한 쌍의 오픈 스터브 각각의 연장 길이는 동일하며, 상기 한 쌍의 오픈 스터브 각각의 연장 길이의 합은 상기 제1 신호 라인의 연장 길이보다 작은 값을 가지는 것을 특징으로 하는 전자 장치.
  4. 제1 항에 있어서,
    제2 신호 라인을 더 포함하며,
    상기 메모리 반도체 칩 및 상기 제1 신호 라인 각각은 복수이고,
    상기 복수의 제1 신호 라인은, 상기 컨트롤러 칩과 상기 복수의 메모리 반도체 칩 사이를 병렬로 연결하고,
    상기 제2 신호 라인은, 상기 컨트롤러 칩과 상기 복수의 메모리 반도체 칩 사이를 직렬로 연결하는 것을 특징으로 하는 전자 장치.
  5. 제4 항에 있어서,
    상기 한 쌍의 오픈 스터브는, 상기 제1 신호 라인과 연결되는 한 쌍의 제1 오픈 스터브 및 상기 제2 신호 라인과 연결되는 한 쌍의 제2 오픈 스터브를 포함하고,
    상기 한 쌍의 제1 오픈 스터브 각각의 연장 길이는 동일하고, 상기 한 쌍의 제2 오픈 스터브 각각의 연장 길이는 서로 다른 것을 특징으로 하는 전자 장치.
  6. 복수의 층으로 이루어지는 기판 베이스, 및 상기 복수의 층 각각의 사이에 배치되는 복수의 레이어를 가지는 베이스 기판; 및
    상기 베이스 기판 상에 부착되는 복수의 반도체 칩;을 포함하며,
    상기 복수의 레이어는, 제1 그라운드 레이어, 제2 그라운드 레이어, 제1 신호 레이어 및 제2 신호 레이어를 포함하되, 상기 제1 신호 레이어와 상기 제2 신호 레이어는 상기 제1 그라운드 레이어와 상기 제2 그라운드 레이어 사이에 배치되고,
    상기 베이스 기판은, 상기 제1 그라운드 레이어 및 상기 제2 그라운드 레이어 각각의 내에 배치되는 그라운드 플레인 층들; 상기 제1 신호 레이어에 배치되며 상기 복수의 반도체 칩 중 2개 사이를 연결하는 신호 라인; 상기 제2 신호 레이어에 배치되며 상기 신호 라인의 양단과 각각 연결되며 서로 전기적으로 연결되는 한 쌍의 오픈 스터브; 및 상기 기판 베이스의 일부분을 관통하며 상기 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 연결하는 복수의 비아;를 포함하되,
    상기 한 쌍의 오픈 스터브 각각은, 상기 복수의 비아 중 하나와 연결되는 일단, 및 간격을 가지며 이격되어 상기 한 쌍의 오픈 스터브 중 다른 오픈 스터브를 서로 마주보는 타단을 포함하는 전자 장치.
  7. 제6 항에 있어서,
    상기 한 쌍의 오픈 스터브 각각의 타단은, 다른 전기적 경로와 연결되지 않고 오픈되는 것을 특징으로 하는 전자 장치.
  8. 제7 항에 있어서,
    상기 한 쌍의 오픈 스터브 중 하나의 오픈 스터브의 연장 길이는 다른 오픈 스터브의 연장 길이와 같거나 다르고,
    상기 한 쌍의 오픈 스터브의 연장 길이의 합은 상기 신호 라인의 연장 길이보다 적은 것을 특징으로 하는 전자 장치.
  9. 복수의 층으로 이루어지는 기판 베이스, 및 상기 복수의 층 각각의 사이에 배치되는 복수의 레이어를 가지는 베이스 기판;
    상기 베이스 기판 상에 부착되는 적어도 하나의 반도체 칩;
    상기 복수의 레이어 중 제1 레이어에 배치되며, 상기 적어도 하나의 반도체 칩과 연결되는 신호 라인;
    상기 복수의 레이어 중 적어도 하나의 제2 레이어에 배치되며, 상기 신호 라인의 양단과 각각 연결되고, 간격을 가지며 서로 마주보도록 연장되되 수직 방향으로 상기 신호 라인과 완전히 중첩되는 한 쌍의 오픈 스터브;
    상기 기판 베이스의 상면과 상기 제1 레이어 사이에서 상기 기판 베이스의 일부분들을 관통하여 상기 신호 라인의 양단과 연결되는 제1 비아들; 및
    상기 제1 레이어와 상기 제2 레이어 사이에서 상기 기판 베이스의 다른 일부분들을 관통하여 상기 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 연결하는 제2 비아들;을 포함하되,
    상기 한 쌍의 오픈 스터브 각각은, 상기 제2 비아들에 연결되는 일단, 및 상기 한 쌍의 오픈 스터브 각각의 연장 길이보다 작은 간격을 가지며 이격되어 상기 한 쌍의 오픈 스터브 중 다른 오픈 스터브를 서로 마주보되 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 포함하는 전자 장치.
  10. 제9 항에 있어서,
    상기 한 쌍의 오픈 스터브는 서로 동일한 연장 길이를 가지는 것을 특징으로 하는 전자 장치.
  11. 제9 항에 있어서,
    상기 한 쌍의 오픈 스터브 각각의 연장 길이는 서로 다른 것을 특징으로 하는 전자 장치.
  12. 제9 항에 있어서,
    상기 제1 비아들과 상기 제2 비아들은 상기 수직 방향으로 중첩되는 것을 특징으로 하는 전자 장치.
  13. 삭제
  14. 제9 항에 있어서,
    상기 적어도 하나의 반도체 칩은, 컨트롤러 칩 및 메모리 반도체 칩을 포함하며,
    상기 신호 라인은 상기 컨트롤러 칩과 상기 메모리 반도체 칩 사이를 연결하는 것을 특징으로 하는 전자 장치.
  15. 제14 항에 있어서,
    상기 신호 라인은 제1 신호 라인 및 제2 신호 라인으로 이루어지고,
    상기 한 쌍의 오픈 스터브는, 상기 제1 신호 라인과 연결되는 한 쌍의 제1 오픈 스터브, 및 상기 제2 신호 라인과 연결되는 한 쌍의 제2 오픈 스터브로 이루어지고,
    상기 한 쌍의 제1 오픈 스터브 각각의 연장 길이의 비율과 상기 한 쌍의 제2 오픈 스터브 각각의 연장 길이의 비율은 서로 다른 것을 특징으로 하는 전자 장치.
  16. 제15 항에 있어서,
    상기 제1 신호 라인은 상기 컨트롤러 칩과 상기 메모리 반도체 칩 사이에서 양방향으로 신호를 전달하고, 상기 제2 신호 라인은 상기 컨트롤러 칩과 상기 메모리 반도체 칩 사이에서 일방향으로 신호를 전달하며,
    상기 한 쌍의 제1 오픈 스터브 각각의 연장 길이는 서로 동일하고, 상기 한 쌍의 제2 오픈 스터브 각각의 연장 길이는 서로 다른 것을 특징으로 하는 전자 장치.
  17. 제16 항에 있어서,
    상기 한 쌍의 제2 오픈 스터브는, 상기 컨트롤러 칩 및 상기 메모리 반도체 칩 중 하나가 연결되는 상기 제2 신호 라인의 일단에 연결되는 제2 단 오픈 스터브, 및 상기 컨트롤러 칩 및 상기 메모리 반도체 칩 중 다른 하나가 연결되는 상기 제2 신호 라인의 타단에 연결되며 상기 제2 단 오픈 스터브보다 연장 길이가 긴 값을 가지는 제2 장 오픈 스터브로 이루어지는 것을 특징으로 하는 전자 장치.
  18. 복수의 층으로 이루어지는 기판 베이스, 및 상기 복수의 층 각각의 사이에 배치되는 복수의 레이어를 가지는 베이스 기판;
    상기 베이스 기판 상에 부착되는 적어도 하나의 반도체 칩;
    상기 복수의 레이어 중 제1 레이어에 배치되며, 상기 적어도 하나의 반도체 칩과 연결되는 신호 라인;
    상기 복수의 레이어 중 적어도 하나의 제2 레이어에 배치되며, 상기 신호 라인의 양단과 각각 연결되고, 간격을 가지며 서로 마주보도록 연장되는 한 쌍의 오픈 스터브;
    상기 기판 베이스의 상면과 상기 제1 레이어 사이에서 상기 기판 베이스의 일부분들을 관통하여 상기 신호 라인의 양단과 연결되는 제1 비아들; 및
    상기 제1 레이어와 상기 제2 레이어 사이에서 상기 기판 베이스의 다른 일부분들을 관통하여 상기 신호 라인의 양단과 상기 한 쌍의 오픈 스터브를 연결하는 제2 비아들;을 포함하되,
    상기 한 쌍의 오픈 스터브 각각은, 상기 제2 비아들에 연결되는 일단, 및 간격을 가지며 이격되어 상기 한 쌍의 오픈 스터브 중 다른 오픈 스터브를 서로 마주보되 다른 전기적 경로와 연결되지 않고 오픈되는 타단을 포함하고,
    상기 한 쌍의 오픈 스터브 각각의 연장 길이의 합은, 상기 신호 라인의 연장 길이의 2배와 같거나 1배보다 큰 범위의 값을 가지는 것을 특징으로 하는 전자 장치.
  19. 제18 항에 있어서,
    상기 한 쌍의 오픈 스터브 각각은, 굴곡을 가지며 연장되는 것을 특징으로 하는 전자 장치.
  20. 제18 항에 있어서,
    상기 한 쌍의 오픈 스터브 각각은, 비아를 통하여 전기적으로 연결되는 베이스 오픈 스터브 및 연장 오픈 스터브로 이루어지며,
    상기 베이스 오픈 스터브 및 상기 연장 오픈 스터브는, 상기 복수의 레이어 중 서로 다른 2개의 레이어에 배치되는 것을 특징으로 하는 전자 장치.
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