KR100891334B1 - 회로기판, 이를 구비하는 반도체 패키지, 회로기판의제조방법 및 반도체 패키지 제조방법 - Google Patents

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Abstract

회로기판, 이를 구비하는 반도체 패키지, 회로기판의 제조방법 및 반도체 패키지 제조방법을 제공한다. 회로기판의 제조방법에서 먼저, 베이스 기판을 제공한다. 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들(bonding pad rows) 및 상기 제1 본딩 패드 열들 사이에 상기 제1 본딩 패드들과 일체로서 형성되는 제1 중앙 도금 인입선(central plating line)을 형성한다. 상기 제1 본딩 패드들 상에 전해도금층을 형성한다. 상기 제1 중앙 도금 인입선을 제거하여 상기 제1 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시킨다.

Description

회로기판, 이를 구비하는 반도체 패키지, 회로기판의 제조방법 및 반도체 패키지 제조방법{Circuit board, semiconductor package having the board, and methods of fabricating the circuit board and the semiconductor package}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 회로기판의 제조방법을 순차적으로 나타낸 평면도들이다.
도 2는 도 1d에 도시된 회로기판 상에 부착하기 위한 반도체 칩의 상부면을 나타낸 평면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 회로기판의 제조방법을 순차적으로 나타낸 평면도들이다.
도 5는 도 4b에 도시된 회로기판 상에 부착하기 위한 반도체 칩의 상부면을 나타낸 평면도이다.
본 발명은 회로기판, 이를 구비하는 반도체 패키지, 회로기판의 제조방법 및 반도체 패키지 제조방법에 관한 것으로, 보다 구체적으로는 플립 칩 본딩을 위한 본딩 패드들을 구비하는 회로기판, 이를 구비하는 반도체 패키지, 회로기판의 제조방법 및 반도체 패키지 제조방법에 관한 것이다.
집적회로 칩의 동작속도가 높아지고 입출력 핀 수가 많아짐에 따라, 기존의 와이어 본딩 기술은 한계에 이르렀다. 따라서, 최근에는 와이어 본딩 기술을 대체하기 위한 플립 칩 기술이 개발되고 있다. 이러한 플립 칩 기술은 반도체 칩의 칩 패드 상에 도전성 스터드를 형성하고 상기 도전성 스터드를 사용하여 상기 반도체 칩을 회로기판 상에 실장하는 기술이다. 구체적으로, 상기 도전성 스터드는 상기 회로기판 상에 형성된 본딩 패드와 전기적으로 연결된다.
이러한 플립 칩 기술에 있어서, 상기 도전성 스터드를 상기 본딩 패드 상에 신뢰성있게 전기적으로 접속하기 위해서는 상기 본딩 패드 상에 두꺼운 고품질의 금속 표면처리층을 형성하는 것이 바람직하다. 이러한 금속 표면처리층을 형성하는 방법으로는 무전해 도금법 또는 전해 도금법을 사용할 수 있으나, 무전해 도금법을 사용하여 상기 두꺼운 금속 표면처리층을 형성하는 것은 도금비용의 증가로 인해 적용하기 어려운 실정이다.
따라서, 상기 금속 표면처리층을 전해도금법을 사용하여 형성하는 것이 바람직한데, 이 경우 상기 모든 본딩 패드들에 전기적으로 연결된 도금 인입선을 형성하여야 한다.
그러나, 상기 도금 인입선은 패키지의 제조가 완료된 후, 전기신호가 전송되 는 경로에 대해 전기적 개방 스텁(open stub)으로 작용하여 전송되는 신호들을 왜곡시킬 수 있다. 따라서, 본 발명이 이루고자 하는 기술적 과제는 전송되는 신호들을 왜곡시키지 않으면서도 도전성 스터드와의 신뢰성 있는 접속을 구현할 수 있는 본딩 패드들을 구비하는 회로기판, 이를 구비하는 반도체 패키지, 회로기판의 제조방법 및 반도체 패키지 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 회로기판의 제조방법을 제공한다. 먼저, 베이스 기판을 제공한다. 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들(bonding pad rows) 및 상기 제1 본딩 패드 열들 사이에 상기 제1 본딩 패드들과 일체로서 형성되는 제1 중앙 도금 인입선(central plating line)을 형성한다. 상기 제1 본딩 패드들 상에 전해도금층을 형성한다. 상기 제1 중앙 도금 인입선을 제거하여 상기 제1 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시킨다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 반도체 패키지 제조방법을 제공한다. 먼저, 베이스 기판을 제공하고, 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들 및 상기 제1 본딩 패드 열들 사이에 상기 제1 본딩 패드들과 일체로서 형성되는 제1 중앙 도금 인입선을 형성하고, 상기 제1 본딩 패드들 상에 전해도금층을 형성하고, 상기 제1 중앙 도금 인입선을 제거하여 상기 제1 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시켜 회로기판을 제조한다. 상기 제1 본딩 패드들에 대응하는 칩 패드들 및 상기 칩 패드들 상에 각각 형성된 도전성 스터드들을 구비하는 반도체 칩을 제공한다. 상기 반도체 칩과 상기 회로기판을 부착시켜 상기 도전성 스터드들과 상기 본딩 패드들을 전기적으로 연결한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 회로기판을 제공한다. 상기 회로기판은 베이스 기판을 구비한다. 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 적어도 한 쌍의 제1 본딩 패드 열들이 배열된다. 상기 제1 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출된다. 상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 포함하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 더 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 반도체 패키지를 제공한다. 상기 반도체 패키지는 회로기판 및 반도체 칩을 구비한다. 상기 회로기판은 베이스 기판, 및 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들을 구비한다. 상기 제1 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출된다. 상기 반도체 칩은 상기 본딩 패드들에 각각 대응하는 칩 패드들, 및 상기 칩 패드들 상에 각각 형성되어 상기 본딩 패드들에 전기적으로 연결된 도전성 스터드들을 구비한다. 상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 포함하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 더 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 회로기판의 제조방법을 순차적으로 나타내기 위한 회로기판의 상부면을 나타낸 평면도들이되, 도 1b 내지 도 1d는 도 1a의 A부분을 확대하여 나타낸다. 도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 회로기판의 제조방법 및 이를 포함하는 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 3d는 도 1a의 절단선 3d-3d를 따라 취해진 단면도이고, 도 3e는 도 1b의 절단선 3e-3e를 따라 취해진 단면도이고, 도 3f는 도 1c의 절단선 3f-3f를 따라 취해진 단면도이고, 도 3g는 도 1d의 절단선 3g-3g를 따라 취해진 단면도이다.
먼저, 도 3a를 참조하면, 베이스 기판(100)의 양면 상에 제1 도전막(102)이 적층된 도전막 적층판을 제공한다. 상기 도전막 적층판은 상기 제1 도전막(102)으로서 구리막(copper layer)을 구비하는 동박 적층판(copper clad laminates; CCL)일 수 있다.
도 3b를 참조하면, 상기 베이스 기판(100) 내에 상기 베이스 기판(100)을 관통하는 비아홀(V)을 형성한다.
도 3c를 참조하면, 상기 제1 도전막(102) 상부 및 상기 비아홀(V) 내의 측벽들 상에 제2 도전막(104)을 적층한다. 상기 제2 도전막(104)은 구리, 니켈, 금 또는 이들의 합금을 함유하는 막일 수 있다.
도 3d를 참조하면, 상기 제2 도전막(104)을 구비하는 기판(100) 상에 포토레지스트 필름을 적층하고, 상기 포토레지스트 필름을 노광 및 현상하여 상기 제2 도전막(104)의 일부분들을 노출시키는 포토레지스트 패턴(110)을 형성한다. 상기 포 토레지스트 패턴(110)을 마스크로 하여, 상기 노출된 제2 도전막(104) 및 상기 제1 도전막(102)을 식각한다.
그 결과, 도 1a에 도시된 바와 같이, 상기 베이스 기판(100) 상에 배선들을 형성한다. 구체적으로, 본딩 패드들(bonding pads; BP)을 구비하는 적어도 한 쌍의 본딩 패드 열들(bonding pad rows), 상기 본딩 패드들의 일측들에 각각 연결된 회로선들(CL), 상기 본딩 패드들(BP)의 다른 일측에 연결된 중앙 도금 인입선(central plating line; CPL) 및 상기 중앙 도금 인입선(CPL)에 연결된 외곽 도금 인입선(OPL)을 형성한다. 즉 상기 본딩 패드들(BP과 상기 중앙 도금 인입선(CLP)은 일체로 형성할 수 있다.
상기 본딩 패드 열들은 상기 베이스 기판(100)의 상부를 좌우로 횡단하는 방향으로 배열된다. 또한, 상기 본딩 패드 열들은 상기 베이스 기판(100)의 중앙부에 밀집하여 위치할 수 있으며, 한 쌍 이상의 다수 개의 열로 배열될 수 있다. 상기 중앙 도금 인입선(CPL)은 상기 본딩 패드 열들 사이에 위치하여, 상기 본딩 패드들(BP)에 전기적으로 연결될 수 있다. 바꾸어 말하면, 상기 본딩 패드들(BP)은 상기 중앙 도금 인입선(CPL)의 양측에 열지어 배열될 수 있다.
상기 본딩 패드들(BP)은 신호전달용 본딩 패드들일 수 있다. 이 경우 전원공급용 본딩 패드(BP_vdd) 및 접지용 본딩 패드(BP_vss)는 상기 신호전달용 본딩 패드 열들에 속하도록 배치될 수 있을 뿐만 아니라, 본딩 패드 열들에 속하지 않는 상기 베이스 기판(100) 상의 다른 영역에도 자유롭게 또한 면적의 제한없이 배치될 수 있다.
다시 도 3d를 참조하면, 상기 회로선들(CL)은 상기 비아홀(V)의 내측벽 상에 형성된 제2 도금막(104)을 통해 상기 베이스 기판(100)의 하부면으로 연장된다. 상기 하부면으로 연장된 회로선들(CL)의 끝단에 볼 랜드들(BL)이 형성된다.
도 1b 및 도 3e를 참조하면, 상기 포토레지스트 패턴(110)을 제거하고, 상기 패터닝된 제2 도전막(104) 상에 도금 마스크 패턴(125)을 형성한다. 상기 도금 마스크 패턴(125)은 제1 개구부(125a) 및 제2 개구부(125b)를 구비한다. 상기 제1 개구부(125a) 내에 상기 본딩 패드들(BP) 및 상기 중앙 도금 인입선(CPL)이 노출되며, 제2 개구부(125b) 내에 상기 볼 랜드들(BL)들이 노출된다.
이어서, 전해도금법을 사용하여 상기 제1 개구부(125a) 및 상기 제2 개구부(125b) 내에 노출된 상기 제2 도전막(104) 상에 제1 전해 도금층(131)을 형성한다. 다시 말해서, 상기 본딩 패드들(BP), 상기 중앙 도금 인입선(CPL) 및 상기 볼 랜드들(BL) 상에 제1 전해 도금층(131)이 형성된다. 이 때, 상기 외곽 도금 인입선(OPL) 및 상기 중앙 도금 인입선(CPL)은 상기 본딩 패드들(BP) 및 상기 볼 랜드들(BL)에 전류를 흘리는 역할을 한다.
상기 도금 마스크 패턴(125)은 솔더 레지스트 패턴일 수 있다. 이와는 달리, 상기 도금 마스크 패턴(125)은 포토레지스트 패턴일 수 있다. 이 경우, 상기 베이스 기판(100)의 상부와 하부에 각각 포토레지스트 패턴을 형성할 수 있으며, 상기 본딩 패드들(BP) 및 상기 중앙 도금 인입선(CPL) 상에 형성되는 전해 도금층과 상기 볼 랜드들(BL) 상에 형성되는 전해 도금층을 서로 다른 물질을 사용하여 형성할 수 있다. 또한, 상기 도금 마스크 패턴(125)은 포토레지스트 패턴인 경우 상기 포토레지스트 패턴을 제거한 후, 솔더 레지스트 패턴을 다시 형성할 수 있다.
상기 제1 전해 도금층(131)은 금속 표면처리층(metal finish layer)일 수 있다. 상기 금속 표면처리층은 후술하는 반도체 칩의 도전성 스터드와 상기 본딩 패드들(BP) 사이의 신뢰성 있는 접속을 가능하게 하는 층으로, 주석, 금, 니켈 또는 이들의 합금막일 수 있고, 신뢰성 있는 접속을 위해 1.5um이상의 두꺼운 두께로 형성할 수 있다. 바람직하게는 상기 금속 표면처리층은 3um이상의 두께로 형성한다. 나아가, 상기 제1 전해 도금층(131) 상에 제2 전해 도금층(133)을 추가로 형성할 수 있다. 상기 제2 전해 도금층(133)은 솔더층일 수 있다. 구체적으로, 상기 제2 전해 도금층(133)은 무연 솔더층으로, 주석합금층 또는 순수 주석층일 수 있다. 상기 전해 도금층들(131, 133)은 후술하는 반도체 칩의 도전성 스터드와 금속간화합물(Intermetallic Compound; IMC)을 형성할 수 있다.
도 1c 및 도 3f를 참조하면, 상기 전해 도금층들(131, 133) 및 상기 솔더 레지스트층(125) 상에 포토레지스트층을 형성하고, 이를 노광 및 현상하여 상기 중앙 도금 인입선을 노출시키는 홈(150h)을 갖는 포토레지스트 패턴(150)을 형성한다.
도 1d 및 도 3g를 참조하면, 상기 홈(150h) 내에 노출된 전해금속층들(131, 133) 및 도전막들(104, 102)을 제거하여, 상기 중앙 도금 인입선(CPL)을 제거한다. 상기 중앙 도금 인입선(CPL)을 제거하는 것은 화학적 식각법을 사용할 수 있다. 상기 화학적 식각법은 건식식각법 또는 습식식각법일 수 있다.
상기 중앙 도금 인입선(CPL)을 제거함으로써, 상기 본딩 패드 열들 사이의 공간에 상기 베이스 기판(100)이 노출되고, 상기 본딩 패드들(BP)은 서로 전기적으로 분리될 수 있다. 따라서, 상기 회로선들(CL) 중에서 적어도 신호배선들에 대해 서는, 상기 본딩 패드들(BP)이 하나의 배선으로 연결되어 전기적 신호의 왜곡을 일으키는 전기적 개방 스텁(open stub)으로 작용하는 추가 배선 가지(branch)을 제거하였으므로, 상기 본딩 패드들(BP)에 입력되거나 상기 본딩 패드들(BP)로부터 출력되는 전기적 신호는 왜곡 또는 노이즈 없이 전달될 수 있다.
이와 같이, 상기 본딩 패드들(BP)을 적어도 한 쌍의 열들로 배치시키되 상기 열들을 상기 베이스 기판(100)의 상부를 좌우로 횡단하는 방향으로 배열시킴으로써, 상기 열들 사이에 한 줄의 중앙 도금 인입선(CPL)을 배치시키는 것이 용이해졌다. 따라서, 상기 본딩 패드들(BP)을 상기 베이스 기판(100) 전체에 불규칙적으로 배열하는 경우에 비해 도금 인입선이 차지하는 면적이 감소되었다. 그 결과, 상기 회로선들(CL)의 위치를 배치함에 있어서 자유도가 증가되었다. 또한, 상기 본딩 패드들(BP)은 신호전달용 본딩 패드들인 경우, 전원공급용 본딩 패드(BP_Vdd) 및 접지용 본딩 패드(BP_Vss)는 상기 신호전달용 본딩 패드 열들에 속하도록 배치되지 않고 상기 베이스 기판(100) 상의 다른 영역에 자유롭게 또한 면적의 제한없이 배치될 수 있다. 따라서, 후술하는 반도체 소자로 충분한 전력공급을 할 수 있고, 신호의 적절한 회귀경로(return path)를 확보하여 소자의 성능을 향상시킬 수 있고, 이엠아이(Electro-magnetic Interference)와 같은 잡음 특성을 개선할 수 있다.
그 후, 상기 포토레지스트 패턴(150)을 제거하여 상기 솔더 레지스트층(125), 본딩 패드들(BP) 및 볼 랜드들(BL)을 노출시켜 회로기판(199)을 제조한다.
도 3h를 참조하면, 상기 노출된 본딩 패드들(BP) 상에 이들을 덮는 비도전성 페이스트(Non-Conductive Paste, NCP; 140)를 도포한다.
도 3i를 참조하면, 상기 비도전성 페이스트(140) 상에 반도체 칩(200)을 배치시킨다. 도 2를 참조하면, 상기 반도체 칩(200)은 다수 개의 셀 어레이 영역(CA) 및 상기 다수 개의 셀 어레이 영역들(CA) 사이의 중앙부 주변회로 영역에 배치된 칩 패드들(203)을 구비할 수 있다. 상기 칩 패드들(203)은 상기 본딩 패드들(BP)과 대응하는 배열을 갖는다. 이와 같이, 셀 어레이 영역들(CA) 사이의 중앙부 주변회로 영역에 칩 패드들(203)이 배치되는 경우, 상기 셀 어레이 영역들(CA)에 신속하게 전기신호를 입력 또는 출력할 수 있어, 상기 반도체 칩(200)의 동작속도를 증가시킬 수 있다.
상기 칩 패드들(203)은 신호전달용 칩 패드들을 포함한다. 이 경우, 상기 전원공급용 본딩 패드(BP_vdd) 및 상기 접지용 본딩 패드(BP_vss)에 대응하는 전원공급용 칩 패드(203_vdd) 및 접지용 칩 패드(203_vss)가 추가로 배치될 수 있다.
다시 도 3i를 참조하면, 상기 칩 패드들(203) 상에 도전성 스터드들(205)이 각각 위치한다. 상기 도전성 스터드들(205)은 금 스터드들일 수 있다.
이어서, 상기 반도체 칩(200)과 상기 회로기판(199)에 압력을 가하여, 상기 반도체 칩(200)을 상기 회로기판(199) 상에 부착시킨다. 이 때, 상기 반도체 칩(200)의 도전성 스터드들(205)이 상기 본딩 패드들(BP)에 각각 정렬되어, 상기 도전성 스터드들(205)과 상기 본딩 패드들(BP)이 각각 전기적으로 연결된다. 이 때, 상기 전해 도금층들(131, 133)에 의해 상기 본딩 패드들(BP)과 상기 도전성 스 터드들(205)은 신뢰성 있는 접속을 형성할 수 있다.
상기 반도체 칩(200)을 상기 회로기판(199) 상에 부착시킬 때, 열을 가하여 상기 비도전성 페이스트(140)를 경화시킬 수 있다. 이와 같이, 상기 회로기판(199) 상에 비도전성 페이스트(140)을 도포한 후 상기 반도체 칩(200)을 상기 회로기판(199) 상에 부착시킴으로써, 상기 반도체 칩(200)과 상기 회로기판(199)의 부착 후 그들 사이의 좁은 공간 내에 언더필 물질을 주입하는 언더필 공정을 실시하지 않을 수 있다.
그러나, 이에 한정되지 않고, 상기 반도체 칩(200)과 상기 회로기판(199)을 먼저 부착시킨 후, 그들 사이의 공간 내에 언더필 물질을 주입할 수도 있다.
그 후, 상기 반도체 칩(200) 상에 몰드층(170)을 형성한다. 상기 몰드층(170)은 에폭시층일 수 있다. 비록 도시하지는 않았지만, 상기 반도체 칩(200)의 열특성에 따라서는, 몰드층(170)을 형성하지 않고 방열판(Heat Sink)을 부착할 수 있다.
상기 볼 랜드들(BL) 상에 솔더볼들을 형성하여 반도체 패키지(300)을 제조한다. 이 후, 상기 회로기판(199)을 절단하여 하나의 단위 반도체 패키지(300)들로 분리한다. 이 과정에서, 상기 외곽 도금 인입선(도 1a의 OPL)은 제거될 수 있다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 회로기판의 제조방법을 순차적으로 나타낸 평면도들이다. 도 5는 도 4b에 도시된 회로기판 상에 부착하기 위한 반도체 칩의 상부면을 나타낸 평면도이다. 본 실시예는 후술하는 것을 제외하고는 도 1a 내지 도 1d, 도 2 및 도 3a 내지 도 3i를 참조하여 설명한 실시예와 유사하다.
도 4a를 참조하면, 베이스 기판(100)의 상부면 상에 본딩 패드들(BP1, BP2)을 형성한다. 상기 본딩 패드들(BP1, BP2)은 상기 베이스 기판(100)의 상부를 좌우로 횡단하는 방향으로 한 쌍의 제1 본딩 패드 열들(BP1) 및 상기 베이스 기판(100)의 상부를 상하로 횡단하는 방향으로 한 쌍의 제2 본딩 패드 열들(BP2)로 배열된다. 상기 제1 본딩 패드 열들(BP1) 사이에 제1 중앙 도금 인입선(CPL1)이 위치한다. 즉 상기 제1 본딩 패드들(BP1)과 상기 제1 중앙 도금 인입선(CLP1)은 일체로 형성할 수 있다. 상기 제1 중앙 도금 인입선(CPL1)은 상기 제1 본딩 패드들(BP1)에 전기적으로 연결될 수 있다. 바꾸어 말하면, 상기 제1 본딩 패드들(BP1)은 상기 베이스 기판(100)의 상부를 좌우로 횡단하는 상기 제1 중앙 도금 인입선(CPL1)의 양측에 열지어 배열될 수 있다. 또한, 상기 제2 본딩 패드 열들(BP2) 사이에 제2 중앙 도금 인입선(CPL2)이 위치한다. 즉 상기 제2 본딩 패드들(BP2)과 상기 제2 중앙 도금 인입선(CLP2)은 일체로 형성할 수 있다. 상기 제2 중앙 도금 인입선(CPL2)은 상기 제2 본딩 패드들(BP2)에 전기적으로 연결될 수 있다. 바꾸어 말하면, 상기 제2 본딩 패드들(BP2)은 상기 베이스 기판(100)의 상부를 상하로 횡단하는 상기 제2 중앙 도금 인입선(CPL2)의 양측에 열지어 배열될 수 있다.
상기 제1 및 제2 본딩 패드들(BP1, BP2)의 일측들에 회로선들(CL)이 각각 연결되고, 상기 제1 본딩 패드들(BP1)의 다른 일측들에 상기 제1 중앙 도금 인입선(CPL1)이 연결되고, 상기 제2 본딩 패드들(BP2)의 다른 일측들에 상기 제2 중앙 도금 인입선(CPL2)이 연결되며, 상기 제1 및 제2 중앙 도금 인입선들(CPL1, CPL2)에 외곽 도금 인입선(OPL)이 연결된다.
상기 회로선들(CL)은 상기 비아홀(V)의 내측벽 상에 형성된 도전막을 통해 상기 베이스 기판(100)의 하부면으로 연장된다. 상기 하부면으로 연장된 회로선들(CL)의 끝단에 볼 랜드들(BL)이 형성된다.
상기 제1 및 제2 본딩 패드들(BP1, BP2)은 신호전달용 본딩 패드들일 수 있다. 이 경우 전원공급용 본딩 패드(BP_vdd) 및 접지용 본딩 패드(BP_vss)는 상기 신호전달용 본딩 패드 열들(BP1, BP2)에 속하도록 배치되지 않고 상기 베이스 기판(100) 상의 다른 영역에 자유롭게 또한 면적의 제한없이 배치될 수 있다.
전해도금법을 사용하여 상기 본딩 패드들(BP1, BP2), 상기 중앙 도금 인입선(CPL1, CPL2) 및 상기 볼 랜드들(BL) 상에 전해도금층(미도시)을 형성한다. 이 때, 상기 외곽 도금 인입선(OPL) 및 상기 중앙 도금 인입선들(CPL1, CPL2)은 상기 본딩 패드들(BP1, BP2) 및 상기 볼 랜드들(BL)에 전류를 흘리는 역할을 한다.
도 4b를 참조하면, 상기 중앙 도금 인입선들(CPL1, CPL2)을 제거한다. 그 결과, 상기 본딩 패드들(BP1, BP2)은 서로 전기적으로 분리될 수 있으며, 상기 제1 본딩 패드 열들(BP1) 사이의 공간 및 상기 제2 본딩 패드 열들(BP2) 사이의 공간 에는 상기 베이스 기판(100)이 노출된다.
도 5는 도 4b를 참조하여 설명한 회로기판 상에 실장될 수 있는 반도체칩의 상부면을 도시한 평면도로서, 상기 반도체 칩은 다수 개의 셀 어레이 영역(CA) 및 상기 다수 개의 셀 어레이 영역들(CA) 사이의 중앙부 주변회로 영역에 배치된 칩 패드들(203)을 구비한다. 상기 칩 패드들(203)은 상기 본딩 패드들(BP1, BP2)을 마주보며 접속될 수 있도록 상기 본딩 패드들(BP1, BP2)에 대응하는 배열을 갖는다. 즉, 상기 칩 패드들(203) 또한 상기 셀 어레이 영역들(CA) 사이의 중앙부 주 변회로 영역을 좌우로 횡단하는 제1 열들 및 상기 셀 어레이 영역들(CA) 사이의 중앙부 주변회로 영역을 상하로 횡단하는 제2 열들로 배열된다. 상기 칩 패드들(203)은 신호전달용 칩 패드들을 포함한다. 이 경우, 상기 전원공급용 본딩 패드(BP_vdd) 및 상기 접지용 본딩 패드(BP_vss)에 대응하는 전원공급용 칩 패드(203_vdd) 및 접지용 칩 패드(203_vss)가 추가로 배치될 수 있다.
실시예들을 설명함에 있어서 2층의 배선층을 가진 회로기판을 예로 사용하였지만, 본 발명은 4층 또는 그 이상의 배선층을 가진 회로기판에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 베이스 기판 상에 본딩 패드들 및 상기 본딩 패드들에 연결된 중앙 도금 인입선을 형성하고, 상기 본딩 패드들 상에 전해도금층을 형성함으로써, 반도체 칩의 도전성 스터드와 상기 본딩 패드들 사이의 신뢰성 있는 접속을 구현할 수 있다. 그 후, 상기 중앙 도금 인입선을 제거함으로써, 상기 본딩 패드들에 전송되는 신호들을 왜곡시키지 않을 수 있으며, 우수한 전기신호전달 특성과 잡음특성을 달성할 수 있다.

Claims (23)

  1. 베이스 기판을 제공하는 단계;
    상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들(bonding pad rows) 및 상기 제1 본딩 패드 열들 사이에 상기 제1 본딩 패드들과 일체로서 형성되는 제1 중앙 도금 인입선(central plating line)을 형성하는 단계;
    상기 제1 본딩 패드들 상에 전해도금층을 형성하는 단계; 및
    상기 제1 중앙 도금 인입선을 제거하여 상기 제1 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선을 형성함과 동시에, 상기 베이스 기판의 상부를 상하로 횡단하는 방향으로 배열된 적어도 한 쌍의 제2 본딩 패드 열들; 및 상기 제2 본딩 패드 열들 사이에 상기 제2 본딩 패드들과 일체로서 형성되는 제2 중앙 도금 인입선을 형성하고,
    상기 제1 중앙 도금 인입선을 제거함과 동시에, 상기 제2 중앙 도금 인입선을 제거하여 상기 제2 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시키는 것을 더 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 구비하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 중앙 도금 인입선은 화학적 식각법을 사용하여 제거하는 것을 특징으로 하는 회로기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 전해도금층을 형성하기 전에,
    상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선을 노출시키는 도금 마스크 패턴을 형성하고, 상기 전해도금층은 상기 도금 마스크 패턴에 의해 노출된 상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선 상에 형성되는 것을 특징으로 하는 회로기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 전해도금층은 차례로 적층된 표면처리층과 솔더층을 구비하는 것을 특징으로 하는 회로기판의 제조방법.
  7. 베이스 기판을 제공하고; 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들 및 상기 제1 본딩 패드 열들 사이에 상기 제1 본딩 패드들과 일체로서 형성된 제1 중앙 도금 인입선을 형성하고; 상기 제1 본딩 패드들 상에 전해도금층을 형성하고; 및 상기 제1 중앙 도금 인입선을 제거하여 상기 제1 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시키는 단계를 구비하여 회로기판을 제조하는 단계;
    상기 제1 본딩 패드들에 대응하는 칩 패드들 및 상기 칩 패드들 상에 각각 형성된 도전성 스터드들을 구비하는 반도체 칩을 제공하는 단계; 및
    상기 반도체 칩과 상기 회로기판을 부착시켜 상기 도전성 스터드들과 상기 제1 본딩 패드들을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체 칩과 상기 회로기판을 부착시키기 전에, 상기 회로 기판 상에 상기 제1 본딩 패드들을 덮는 비도전성 페이스트(Non-Conductive Paste; NCP)를 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서,
    상기 반도체 칩과 상기 회로기판을 부착시킴과 동시에 상기 비도전성 페이스트를 경화시키는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 제 7 항에 있어서,
    상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선을 형성함과 동시에,
    상기 베이스 기판의 상부를 상하로 횡단하는 방향으로 배열된 적어도 한 쌍의 제2 본딩 패드 열들; 및 상기 제2 본딩 패드 열들 사이에 상기 제2 본딩 패드들에 연결된 제2 중앙 도금 인입선을 형성하고,
    상기 제1 중앙 도금 인입선을 제거함과 동시에, 상기 제2 중앙 도금 인입선을 제거하여 상기 제2 본딩 패드들을 서로 분리하고 상기 베이스 기판을 노출시키는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 포함하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제1 중앙 도금 인입선은 화학적 식각법을 사용하여 제거하는 것을 특징으로 하는 반도체 패키지 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 전해도금층을 형성하기 전에,
    상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선을 노출시키는 도금 마스크 패턴을 형성하고, 상기 전해도금층은 상기 도금 마스크 패턴에 의해 노출된 상기 제1 본딩 패드들 및 상기 제1 중앙 도금 인입선 상에 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 전해도금층은 차례로 적층된 표면처리층과 솔더층을 구비하는 것을 특징으로 하는 반도체 패키지 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    베이스 기판;
    상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들을 포함하고,
    상기 제1 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출되며,
    상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 포함하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 더 포함하는 것을 특징으로 하는 회로기판.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 베이스 기판의 상부를 상하로 횡단하는 방향으로 배열된 적어도 한 쌍의 제2 본딩 패드 열들을 더 포함하고, 상기 제2 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출된 것을 특징으로 하는 회로기판.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 본딩 패드들 상에 형성된 전해도금층을 더 포함하는 것을 특징으로 하는 회로기판.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    베이스 기판; 및 상기 베이스 기판의 상부를 좌우로 횡단하는 방향으로 배열된 적어도 한 쌍의 제1 본딩 패드 열들을 구비하고, 상기 제1 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출된 회로기판; 및
    상기 제1 본딩 패드들에 각각 대응하는 칩 패드들 및 상기 칩 패드들 상에 각각 형성되어 상기 제1 본딩 패드들에 전기적으로 연결된 도전성 스터드들을 구비하는 반도체 칩을 포함하되,
    상기 제1 본딩 패드들은 신호 전달용 본딩 패드들을 포함하고, 상기 베이스 기판 상에 상기 신호 전달용 본딩 패드 열들에 속하지 않도록 배치된 전원공급용 본딩 패드 및 접지용 본딩 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 베이스 기판의 상부를 상하로 횡단하는 방향으로 배열된 적어도 한 쌍의 제2 본딩 패드 열들을 더 포함하고, 상기 제2 본딩 패드 열들 사이의 공간에는 상기 베이스 기판이 노출된 것을 특징으로 하는 반도체 패키지.
  21. 삭제
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 반도체 칩과 상기 회로기판 사이에 위치하는 비도전성 페이스트(Non-Conductive Paste; NCP)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 제1 본딩 패드들 상에 형성된 전해 도금층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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