KR20140108865A - 패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판을 포함하는 반도체 패키지 - Google Patents

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KR20140108865A
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Abstract

패키지 기판은 절연 기판, 제 1 랜드 어레이, 제 2 랜드 어레이, 제 1 도금 라인 및 제 2 도금 라인을 포함한다. 제 1 랜드 어레이는 절연 기판의 제 1 면 상에 배열된다. 제 2 랜드 어레이는 상기 제 1 랜드 어레이와 전기적으로 연결되고, 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 배열된 외측 랜드와 내측 랜드를 갖는다. 제 1 도금 라인은 상기 외측 랜드에 연결된다. 제 2 도금 라인은 상기 외측 랜드와 상기 내측 랜드 사이에 연결된다. 제 2 도금 라인은 상기 제 1 도금 라인보다 좁은 폭을 가져서 상기 제 1 도금 라인을 통해 공급된 제거 전류에 의해 상기 제 1 도금 라인보다 먼저 제거된다. 따라서, 미세한 제 2 도금 라인은 좁은 피치로 배열된 제 2 랜드 어레이 사이에 용이하게 형성될 수 있다.

Description

패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판을 포함하는 반도체 패키지{PACKAGE SUBSTRATE, METHOD OF MANUFACTURING THE PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE PACKAGE SUBSTRATE}
본 발명은 패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판을 포함하는 반도체 패키지에 관한 것으로서, 보다 구체적으로는 랜드 어레이를 갖는 패키지 기판, 이러한 패키지 기판을 제조하는 방법, 및 이러한 패키지 기판을 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지는 패키지 기판, 반도체 칩 및 도전성 연결 부재를 포함한다. 반도체 칩은 패키지 기판 상에 배치된다. 도전성 연결 부재는 반도체 칩과 패키지 기판을 전기적으로 연결시킨다.
패키지 기판은 도전성 연결 부재가 연결되는 제 1 랜드 어레이를 갖는다. 또한, 패키지 기판은 외부접속단자가 실장되는 제 2 랜드 어레이도 갖는다. 제 1 및 제 2 랜드 어레이는 전기 도금 공정을 통해 형성된다. 따라서, 제 1 및 제 2 랜드 어레이에는 전류를 공급하기 위한 도금 라인이 연결된다.
최근 들어서, 반도체 장치가 고집적화되어 감에 따라, 반도체 패키지의 입출력 단자의 수가 급격하게 증가하고 있다. 이에 따라, 랜드 어레이 간의 피치를 좁혀서 입출력 단자의 수를 증가시키게 된다. 그러나, 패키지 기판의 크기는 한정되어 있으므로, 좁은 피치를 갖는 랜드 어레이는 적어도 3열 이상으로 배열될 수밖에 없다.
패키지 기판의 외곽에 배열된 랜드 어레이에는 도금 라인의 연결이 용이하다. 반면에, 패키지 기판의 내측에 배치된 랜드 어레이에는 랜드 어레이의 좁은 피치로 인해서 도금 라인을 연결하기가 용이하지 않다는 문제가 있다.
본 발명은 좁은 피치를 갖는 복수개의 열로 배열된 랜드 어레이에 도금 라인을 용이하게 연결시킬 수 있는 구조를 갖는 패키지 기판을 제공한다.
또한, 본 발명은 상기된 패키지 기판을 제조하는 방법을 제공한다.
아울러, 본 발명은 상기된 패키지 기판을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 패키지 기판은 절연 기판, 제 1 랜드 어레이, 제 2 랜드 어레이, 제 1 도금 라인 및 제 2 도금 라인을 포함한다. 제 1 랜드 어레이는 절연 기판의 제 1 면 상에 배열된다. 제 2 랜드 어레이는 상기 제 1 랜드 어레이와 전기적으로 연결되고, 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 배열된 외측 랜드와 내측 랜드를 갖는다. 제 1 도금 라인은 상기 외측 랜드에 연결된다. 제 2 도금 라인은 상기 외측 랜드와 상기 내측 랜드 사이에 연결된다. 제 2 도금 라인은 상기 제 1 도금 라인보다 좁은 폭을 가져서 상기 제 1 도금 라인을 통해 공급된 제거 전류에 의해 상기 제 1 도금 라인보다 먼저 제거된다.
예시적인 실시예들에 있어서, 상기 외측 랜드는 1열로 배열될 수 있다. 상기 내측 랜드는 적어도 2열로 배열될 수 있다. 상기 제 2 도금 라인은 상기 2열로 배열된 내측 랜드들 사이를 연결하는 연결 도금 라인을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 도금 라인과 상기 제 2 도금 라인은 일직선 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 패키지 기판은 상기 절연 기판에 내장되어, 상기 제 1 랜드 어레이와 상기 제 2 랜드 어레이를 전기적으로 연결시키는 비아 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판은 상기 제 1 도금 라인과 상기 제 2 도금 라인을 통해 공급된 도금 전류에 의해 상기 제 2 랜드 어레이 상에 형성된 도금막을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 패키지 기판의 제조 방법에 따르면, 절연 기판의 제 1 면 상에 제 1 랜드 어레이를 형성한다. 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 상기 제 1 랜드 어레이와 전기적으로 연결되고 외측 랜드와 내측 랜드를 갖는 제 2 랜드 어레이를 형성한다. 상기 외측 랜드에 제 1 도금 라인을 연결한다. 상기 제 1 도금 라인보다 좁은 폭을 갖는 제 2 도금 라인을 상기 외측 랜드와 상기 내측 랜드 사이에 연결한다. 상기 제 1 도금 라인과 상기 제 2 도금 라인으로 도금 전류를 공급하여, 상기 제 2 랜드 어레이 상에 도금막을 형성한다. 상기 제 1 도금 라인을 통해서 상기 제 2 도금 라인으로 제거 전류를 공급하여, 상기 제 2 도금 라인을 제거한다.
예시적인 실시예들에 있어서, 상기 제조 방법은 상기 절연 기판에 내장되어, 상기 제 1 랜드 어레이와 상기 제 2 랜드 어레이를 전기적으로 연결시키는 비아 콘택을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 랜드 어레이, 상기 제 2 랜드 어레이 및 상기 비아 콘택은 하나의 도금 공정을 통해 동시에 형성할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 반도체 칩 및 도전성 연결 부재를 포함한다. 패키지 기판은 절연 기판, 상기 절연 기판의 제 1 면 상에 배열된 제 1 랜드 어레이, 상기 제 1 랜드 어레이와 전기적으로 연결되고, 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 배열된 외측 랜드와 내측 랜드를 갖는 제 2 랜드 어레이, 상기 외측 랜드에 연결된 제 1 도금 라인, 및 상기 외측 랜드와 상기 내측 랜드 사이에 연결되고, 상기 제 1 도금 라인보다 좁은 폭을 가져서 상기 제 1 도금 라인을 통해 공급된 제거 전류에 의해 상기 제 1 도금 라인보다 먼저 제거되는 제 2 도금 라인을 포함한다. 반도체 칩은 상기 절연 기판 상에 배치된다. 도전성 연결 부재는 상기 반도체 칩과 상기 제 1 랜드 어레이를 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 상기 도전성 연결 부재는 도전성 와이어 또는 도전성 범프를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 반도체 칩 상에 적층된 제 2 반도체 칩을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제 2 반도체 칩은 상기 제 1 랜드 어레이와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제 2 반도체 칩은 상기 반도체 칩에 내장된 플러그와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 제 2 랜드 어레이 상에 실장된 외부접속단자를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 패키지 기판 상에 형성되어 상기 반도체 칩을 덮는 몰딩 부재를 더 포함할 수 있다.
상기된 본 발명에 따르면, 제 2 랜드 어레이의 외측 랜드에는 제 1 도금 라인이 연결되고, 내측 랜드에는 제 1 도금 라인보다 좁은 폭을 갖는 제 2 도금 라인이 연결된다. 이러한 미세한 제 2 도금 라인은 좁은 피치로 배열된 제 2 랜드 어레이 사이에 용이하게 형성될 수 있다. 도금 공정 이후 절단 전류를 제 1 및 제 2 도금 라인으로 공급하면, 상대적으로 가는 제 2 도금 라인이 상대적으로 굵은 제 1 도금 라인보다 먼저 제거되므로, 외측 랜드와 내측 랜드 간의 전기적 연결을 끊을 수 있다. 결과적으로, 복수개의 열을 갖는 랜드 어레이에 대한 도금 공정이 가능하게 되므로, 하나의 반도체 패키지에 보다 많은 입출력 단자를 형성하는 것이 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 단면도이다.
도 2는 도 1의 패키지 기판을 나타낸 저면도이다.
도 3은 도 1의 패키지 기판에 대해서 도금 공정을 수행한 이후를 나타낸 저면도이다.
도 4 내지 도 7은 도 1의 패키지 기판을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 8은 본 발명의 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
패키지 기판
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 단면도이고, 도 2는 도 1의 패키지 기판을 나타낸 저면도이며, 도 3은 도 1의 패키지 기판에 대해서 도금 공정을 수행한 이후를 나타낸 저면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 패키지 기판(100)은 절연 기판(110), 제 1 랜드 어레이(120), 제 2 랜드 어레이(130), 비아 콘택(140), 상부 도금막(150), 하부 도금막(160), 제 1 도금 라인(170) 및 제 2 도금 라인(180)을 포함한다.
절연 기판(110)은 대략 직사각형의 단면 형상을 갖는다. 따라서, 절연 기판(110)은 제 1 면, 제 1 면과 반대측인 제 2 면을 갖는다. 본 실시예에서, 제 1 면은 절연 기판(110)의 상부면에 해당되고, 제 2 면은 절연 기판(110)의 하부면에 해당된다. 또한, 절연 기판(110)은 복수개의 비아홀들을 갖는다. 비아홀들의 수와 배열은 제 2 랜드 어레이(130)의 수와 배열과 각각 대응된다. 도 2에 도시된 바와 같이, 제 2 랜드 어레이(130)는 3열로 이루어져 있으므로, 비아홀들도 3열로 배열된다.
제 1 랜드 어레이(120)는 절연 기판(110)의 상부면에 형성된다. 본 실시예에서, 제 1 랜드 어레이(120)는 절연 기판(110)의 상부면 가장자리에 배열된다. 제 1 랜드 어레이(120)는 제 2 랜드 어레이(130)의 수와 동일한 수를 갖는다. 따라서, 제 1 랜드 어레이(120)는 제 1 상부 랜드(122), 제 2 상부 랜드(124) 및 제 3 상부 랜드(126)를 포함한다.
상부 도금 라인(172)이 제 1 내지 제 3 상부 랜드(122, 124, 126)들에 각각 연결된다. 도금 전류가 상부 도금 라인(172)을 통해서 제 1 내지 제 3 상부 랜드(122, 124, 126)들에 인가되어, 상부 도금막(150)이 제 1 내지 제 3 상부 랜드(122, 124, 126)들 상에 각각 형성된다. 구체적으로, 상부 도금막(150)은 제 1 상부 랜드(122) 상에 형성된 제 1 상부 도금막(152), 제 2 상부 랜드(124) 상에 형성된 제 2 상부 도금막(154), 및 제 3 상부 랜드(126) 상에 형성된 제 3 상부 도금막(156)을 포함한다.
본 실시예에서, 상부 도금막(150)에는 반도체 칩(미도시)과 전기적으로 연결된 도전성 와이어 또는 도전성 범프와 같은 도전성 연결 부재(미도시)가 접촉된다. 도전성 연결 부재의 크기는 매우 작으므로, 상부 도금막(150)을 매우 작은 크기로 형성할 수 있다. 이에 따라, 제 1 내지 제 3 상부 랜드(122, 124, 126)들도 매우 작은 크기를 가질 수 있다. 그러므로, 제 1 내지 제 3 상부 랜드(122, 124, 126)들 사이의 간격은 충분히 넓을 수 있다. 따라서, 상부 도금 라인(172)은 제 1 내지 제 3 상부 랜드(122, 124, 126) 사이의 넓은 간격을 통해서 제 1 내지 제 3 상부 랜드(122, 124, 126)들에 개별적으로 연결될 수 있다.
제 2 랜드 어레이(130)는 절연 기판(110)의 하부면에 형성된다. 본 실시예에서, 제 2 랜드 어레이(130)는 3열로 배열된 구조를 갖는다. 구체적으로, 제 2 랜드 어레이(130)는 제 1 하부 랜드(132), 제 2 하부 랜드(134) 및 제 3 하부 랜드(136)를 포함한다. 제 1 하부 랜드(132)가 외측 랜드에 해당되고, 제 2 및 제 3 하부 랜드(134, 136)들이 내측 랜드에 해당된다.
본 실시예에서, 제 2 랜드 어레이(130)에는 솔더 볼과 같은 외부 접속 단자가 실장된다. 외부접속단자는 도전성 연결 부재보다 큰 크기를 갖고 있기 때문에, 제 2 랜드 어레이(130)는 제 1 랜드 어레이(120)보다 상대적으로 넓은 면적을 갖게 된다. 이로 인해서, 제 1 내지 제 3 하부 랜드(132, 134, 136)들 사이의 간격은 매우 좁다.
비아 콘택(140)은 절연 기판(110)의 비아홀들 내에 형성된다. 본 실시예에서, 비아 콘택(140)은 제 1 내지 제 3 콘택(142, 144, 146)들을 포함한다. 제 1 내지 제 3 콘택(142, 144, 146)들은 제 1 랜드 어레이(120)와 제 2 랜드 어레이(130)를 전기적으로 연결시킨다. 본 실시예에서, 제 1 랜드 어레이(120), 제 2 랜드 어레이(130) 및 비아 콘택(140)은 하나의 도금 공정을 통해서 동시에 형성될 수 있다. 제 1 랜드 어레이(120), 제 2 랜드 어레이(130) 및 비아 콘택(140)은 구리막을 포함할 수 있다.
제 1 도금 라인(170)이 외측 랜드인 제 1 하부 랜드(132)에 연결된다. 본 실시예에서, 제 1 도금 라인(170)은 상부 도금 라인(172)과 실질적으로 동일한 폭을 갖는다. 특히, 제 1 내지 제 3 하부 랜드(132, 134, 136)들 사이의 간격은 매우 좁기 때문에, 상기된 폭을 갖는 제 1 도금 라인(170)을 제 1 내지 제 3 하부 랜드(132, 134, 136)들 사이에 형성하는 것은 용이하지 않다.
본 실시예에서, 제 2 도금 라인(180)이 외측 랜드인 제 1 하부 랜드(132)와 내측 랜드인 제 2 하부 랜드(134) 사이를 형성되어, 제 1 및 제 2 하부 랜드(132, 134)들을 전기적으로 연결시킨다. 즉, 제 2 하부 랜드(134)는 제 1 하부 랜드(132)와 제 2 도금 라인(180)을 통해서 제 1 도금 라인(170)에 연결된다. 또한, 제 1 도금 라인(170)과 제 2 도금 라인(180)은 일직선 상에 배열될 수 있다.
본 실시예에서, 제 2 도금 라인(180)은 제 1 도금 라인(170)보다 상대적으로 매우 좁은 폭을 갖는다. 예를 들어서, 제 1 도금 라인(170)의 폭은 제 2 도금 라인(180)의 폭보다 수 배 이상이다. 즉, 제 2 도금 라인(180)은 제 1 도금 라인(170)보다 매우 가늘다. 따라서, 이러한 미세한 폭을 갖는 제 2 도금 라인(180)을 제 1 하부 랜드(132)와 제 2 하부 랜드(134) 사이에 형성할 수 있다. 제 2 도금 라인(180)의 폭은 제 2 도금 라인(180)을 통해서 도금 전류가 제 2 하부 랜드(134)로 공급될 정도이면 충분하다. 즉, 제 2 도금 라인(180)의 폭은 도금 전류에 의해서 끊어지지 않을 정도로만 요구된다.
또한, 제 2 랜드 어레이(130)는 제 3 하부 랜드(136)도 포함하고 있으므로, 제 2 도금 라인(180)은 제 2 하부 랜드(134)와 제 3 하부 랜드(136)를 연결시키는 연결 도금 라인(182)을 더 포함하게 된다. 연결 도금 라인(182)은 제 2 도금 라인(180)의 폭과 실질적으로 동일한 폭을 갖는다.
도금 전류가 제 1 도금 라인(170), 제 2 도금 라인(180) 및 연결 도금 라인(182)을 통해서 제 1 내지 제 3 하부 랜드(132, 134, 136)들에 인가되어, 하부 도금막(160)이 제 1 내지 제 3 하부 랜드(132, 134, 136)들 상에 각각 형성된다. 구체적으로, 하부 도금막(160)은 제 1 하부 랜드(132) 상에 형성된 제 1 하부 도금막(162), 제 2 하부 랜드(134) 상에 형성된 제 2 하부 도금막(164), 및 제 3 하부 랜드(136) 상에 형성된 제 3 하부 도금막(166)을 포함한다.
본 실시예에서, 상부 도금막(140)과 하부 도금막(160)은 금막, 니켈막 또는 금/니켈 합금막을 포함할 수 있다.
상부 도금막(140)과 하부 도금막(160)을 형성한 이후, 제 1 내지 제 3 하부 랜드(132, 134, 136)들은 제 2 도금 라인(180) 및 연결 도금 라인(182)에 의해 여전히 서로 전기적으로 연결된 상태이다. 제 2 랜드 어레이(130) 상에 실장된 외부접속단자들의 전기적 쇼크를 방지하기 위해서, 제 1 내지 제 3 하부 랜드(132, 134, 136)들 간의 전기적 연결을 끊을 것이 요구된다.
이를 위해서, 도금 전류보다 큰 제거 전류를 제 1 도금 라인(170)을 통해서 제 2 도금 라인(180) 및 연결 도금 라인(182)으로 공급한다. 도 3에 도시된 바와 같이, 제거 전류에 의해서 제 2 도금 라인(180)과 연결 도금 라인(182)에 제거되어, 제 1 내지 제 3 하부 랜드(132, 134, 136)들이 전기적으로 절연된다.
본 실시예에서, 제거 전류가 너무 크면, 제거 전류가 제 2 도금 라인(180)과 연결 도금 라인(182)으로 공급되기도 전에 제 1 도금 라인(170)이 제거 전류에 의해서 먼저 제거될 수 있다. 반면에, 제거 전류가 너무 작으면, 제 2 도금 라인(180)과 연결 도금 라인(182)을 제거하는데 소요되는 시간이 증가된다. 따라서, 제거 전류는 제 2 도금 라인(180)과 연결 도금 라인(182)이 빠른 시간 내에 완전히 제거되는 동안 제 1 도금 라인(170)이 제거되지 않을 정도로 적절한 크기를 가질 수 있다.
한편, 본 실시예에서는, 제 2 랜드 어레이(130)가 3열로 배열된 구조를 갖는 것으로 예시적으로 설명하였다. 다른 실시예로서, 제 2 랜드 어레이(130)는 2열 또는 4열 이상의 배열을 가질 수도 있다.
패키지 기판의 제조 방법
도 4 내지 도 7은 도 1의 패키지 기판을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 4를 참조하면, 제 1 랜드 어레이(120), 제 2 랜드 어레이(130) 및 비아 콘택(140)을 절연 기판(110)에 형성한다. 본 실시예에서, 제 1 랜드 어레이(120), 제 2 랜드 어레이(130) 및 비아 콘택(140)은 하나의 도금 공정을 통해 동시에 형성할 수 있다. 구체적으로, 시드막(미도시)을 절연 기판(110)의 상부면, 하부면 및 비아홀의 내면에 형성한다. 시드막에 대해서 도금 공정을 수행하여, 절연 기판(110)의 상부면에 제 1 랜드 어레이(120), 절연 기판(110)의 하부면에 제 2 랜드 어레이(130) 및 절연 기판(110)의 비아홀을 채우는 비아 콘택(140)을 동시에 형성한다. 부가적으로, 제 1 랜드 어레이(120)와 제 2 랜드 어레이(130)를 평탄화시키는 공정을 수행할 수도 있다.
도 5를 참조하면, 상부 도금 라인(172)을 절연 기판(110)의 상부면에 형성하여, 제 1 랜드 어레이(120)를 상부 도금 라인(172)에 전기적으로 연결시킨다. 제 1 랜드 어레이(120) 사이의 간격은 충분히 넓으므로, 상부 도금 라인(172)을 절연 기판(110)의 상부면에 형성하는 것은 용이하다.
제 1 도금 라인(170)을 절연 기판(110)의 하부면에 형성하여, 제 2 랜드 어레이(130)의 외측 랜드에 해당하는 제 1 하부 랜드(132)를 제 1 도금 라인(170)에 전기적으로 연결시킨다.
또한, 제 2 도금 라인(180)을 제 1 하부 랜드(132)와 제 2 하부 랜드(134) 사이에 형성하여, 제 1 하부 랜드(132)와 제 2 하부 랜드(134)를 제 2 도금 라인(180)을 매개로 전기적으로 연결시킨다. 연결 도금 라인(182)을 제 2 하부 랜드(134)와 제 3 하부 랜드(136) 사이에 형성하여, 제 2 하부 랜드(134)와 제 3 하부 랜드(136)를 연결 도금 라인(182)을 매개로 전기적으로 연결시킨다.
본 실시예에서, 전술한 바와 같이, 제 2 도금 라인(180)과 연결 도금 라인(182)은 제 1 도금 라인(180)보다 상대적으로 매우 좁은 폭을 갖고 있으므로, 매우 좁은 피치를 갖는 제 1 내지 제 3 하부 랜드(132, 134, 136)들 사이에 제 2 도금 라인(180)과 연결 도금 라인(182)을 용이하게 형성할 수 있다.
도 6을 참조하면, 상부 도금 라인(172)으로 도금 전류를 공급하여, 상부 도금막(150)을 제 1 랜드 어레이(120) 상에 형성한다.
또한, 도금 전류를 제 1 도금 라인(170), 제 2 도금 라인(180) 및 연결 도금 라인(182)으로 공급하여, 하부 도금막(160)을 제 2 랜드 어레이(130) 상에 형성한다.
도 7을 참조하면, 도금 전류보다 큰 제거 전류를 제 1 도금 라인(170)을 통해서 제 2 도금 라인(180)과 연결 도금 라인(182)으로 공급하여, 제 2 도금 라인(180)과 연결 도금 라인(182)을 제거한다. 제 2 도금 라인(180)과 연결 도금 라인(182)이 완전히 제거되는 동안, 제 1 도금 라인(170)은 제거되지 않는다. 제 2 도금 라인(180)과 연결 도금 라인(182)이 제거되는 것에 의해서, 하부 도금막(160)들은 전기적으로 절연된다.
반도체 패키지
도 8은 본 발명의 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(100), 반도체 칩(210), 도전성 와이어(220), 몰딩 부재(230) 및 외부접속단자(240)를 포함한다.
본 실시예에서, 패키지 기판(100)은 도 1의 패키지 기판(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
반도체 칩(210)은 패키지 기판(100)의 상부면에 배치된다. 반도체 칩(210)은 본딩 패드(212)를 갖는다. 본 실시예에서, 본딩 패드(212)는 반도체 칩(210)의 상부면에 배열된다.
본 실시예의 도전성 연결 부재는 도전성 와이어(220)를 포함한다. 도전성 와이어(220)는 반도체 칩(210)의 본딩 패드(212)와 패키지 기판(100)의 제 1 랜드 어레이(120)를 전기적으로 연결시킨다.
몰딩 부재(230)는 패키지 기판(100)의 상부면에 형성되어, 반도체 칩(210)을 덮는다. 본 실시예에서, 몰딩 부재(230)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(240)는 패키지 기판(100)의 하부 도금막(160) 상에 실장된다. 본 실시예에서, 외부접속단자(240)는 솔더 볼을 포함할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200a)는 도전성 연결 부재를 제외하고는 도 8의 반도체 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(200)의 도전성 연결 부재는 도전성 범프(225)를 포함한다. 따라서, 본딩 패드(212)는 반도체 칩(210)의 하부면에 배열된다. 도전성 범프(225)는 본딩 패드(212)와 제 1 랜드 어레이(120) 사이에 개재되어, 반도체 칩(210)과 패키지 기판(100)을 전기적으로 연결시킨다.
도 10은 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200b)는 제 2 반도체 칩을 더 포함한다는 점을 제외하고는 도 9의 반도체 패키지(200a)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 본 실시예의 반도체 패키지(200b)는 제 2 반도체 칩(250)을 더 포함한다. 제 2 반도체 칩(250)은 반도체 칩(210)의 상부면에 적층된다. 제 2 본딩 패드(252)는 제 2 반도체 칩(250)의 하부면에 배열된다. 제 2 반도체 칩(250)은 제 2 도전성 범프(227)를 매개로 반도체 칩(210)과 전기적으로 연결된다.
또한, 반도체 칩(210)은 플러그(214)를 포함한다. 플러그(214)는 반도체 칩(210)에 수직 방향을 따라 내장된다. 따라서, 플러그(214)는 도전성 범프(225)에 연결된 하단, 및 제 2 도전성 범프(277)에 연결된 상단을 갖는다.
도 11은 본 발명의 또 다른 실시예에 따라 도 1의 패키지 기판을 포함하는 반도체를 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200c)는 제 2 반도체 칩을 더 포함한다는 점을 제외하고는 도 8의 반도체 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 본 실시예의 반도체 패키지(200c)는 제 2 반도체 칩(260)을 더 포함한다. 제 2 반도체 칩(260)은 반도체 칩(210)의 상부면에 적층된다. 제 2 본딩 패드(262)는 제 2 반도체 칩(250)의 상부면에 배열된다. 제 2 반도체 칩(260)은 반도체 칩(210) 상에 십자형으로 적층된다. 제 2 본딩 패드(262)는 제 2 도전성 와이어(222)를 매개로 패키지 기판(110)의 제 1 랜드 어레이(120) 상에 형성된 상부 도금막(150)에 전기적으로 연결된다.
상술한 바와 같이 본 실시예들에 따르면, 제 2 랜드 어레이의 외측 랜드에는 제 1 도금 라인이 연결되고, 내측 랜드에는 제 1 도금 라인보다 좁은 폭을 갖는 제 2 도금 라인이 연결된다. 이러한 미세한 제 2 도금 라인은 좁은 피치로 배열된 제 2 랜드 어레이 사이에 용이하게 형성될 수 있다. 도금 공정 이후 절단 전류를 제 1 및 제 2 도금 라인으로 공급하면, 상대적으로 가는 제 2 도금 라인이 상대적으로 굵은 제 1 도금 라인보다 먼저 제거되므로, 외측 랜드와 내측 랜드 간의 전기적 연결을 끊을 수 있다. 결과적으로, 복수개의 열을 갖는 랜드 어레이에 대한 도금 공정이 가능하게 되므로, 하나의 반도체 패키지에 보다 많은 입출력 단자를 형성하는 것이 구현될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 절연 기판 120 ; 제 1 랜드 어레이
130 ; 제 2 랜드 어레이 140 ; 비아 콘택
150 ; 상부 도금막 160 ; 하부 도금막
170 ; 제 1 도금 라인 180 ; 제 2 도금 라인
182 ; 연결 도금 라인

Claims (10)

  1. 절연 기판;
    상기 절연 기판의 제 1 면 상에 배열된 제 1 랜드 어레이;
    상기 제 1 랜드 어레이와 전기적으로 연결되고, 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 배열된 외측 랜드와 내측 랜드를 갖는 제 2 랜드 어레이;
    상기 외측 랜드에 연결된 제 1 도금 라인; 및
    상기 외측 랜드와 상기 내측 랜드 사이에 연결되고, 상기 제 1 도금 라인보다 좁은 폭을 가져서 상기 제 1 도금 라인을 통해 공급된 제거 전류에 의해 상기 제 1 도금 라인보다 먼저 제거되는 제 2 도금 라인을 포함하는 패키지 기판.
  2. 제 1 항에 있어서, 상기 외측 랜드는 1열로 배열되고, 상기 내측 랜드는 2열로 배열되며, 상기 제 2 도금 라인은 상기 2열로 배열된 내측 랜드들 사이를 연결하는 연결 도금 라인을 갖는 패키지 기판.
  3. 제 1 항에 있어서, 상기 제 1 도금 라인과 상기 제 2 도금 라인은 일직선 상에 배치된 패키지 기판.
  4. 제 1 항에 있어서, 상기 절연 기판에 내장되어, 상기 제 1 랜드 어레이와 상기 제 2 랜드 어레이를 전기적으로 연결시키는 비아 콘택을 더 포함하는 패키지 기판.
  5. 제 1 항에 있어서, 상기 제 1 도금 라인과 상기 제 2 도금 라인을 통해 공급된 도금 전류에 의해 상기 제 2 랜드 어레이 상에 형성된 도금막을 더 포함하는 패키지 기판.
  6. 절연 기판의 제 1 면 상에 제 1 랜드 어레이를 형성하는 단계;
    상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 상기 제 1 랜드 어레이와 전기적으로 연결되고 외측 랜드와 내측 랜드를 갖는 제 2 랜드 어레이를 형성하는 단계;
    상기 외측 랜드에 제 1 도금 라인을 연결하는 단계;
    상기 제 1 도금 라인보다 좁은 폭을 갖는 제 2 도금 라인을 상기 외측 랜드와 상기 내측 랜드 사이에 연결하는 단계;
    상기 제 1 도금 라인과 상기 제 2 도금 라인으로 도금 전류를 공급하여, 상기 제 2 랜드 어레이 상에 도금막을 형성하는 단계; 및
    상기 제 1 도금 라인을 통해서 상기 제 2 도금 라인으로 제거 전류를 공급하여, 상기 제 2 도금 라인을 제거하는 단계를 포함하는 패키지 기판의 제조 방법.
  7. 제 6 항에 있어서, 상기 절연 기판에 내장되어, 상기 제 1 랜드 어레이와 상기 제 2 랜드 어레이를 전기적으로 연결시키는 비아 콘택을 형성하는 단계를 더 포함하는 패키지 기판의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 랜드 어레이, 상기 제 2 랜드 어레이 및 상기 비아 콘택은 하나의 도금 공정을 통해 동시에 형성하는 패키지 기판의 제조 방법.
  9. 절연 기판, 상기 절연 기판의 제 1 면 상에 배열된 제 1 랜드 어레이, 상기 제 1 랜드 어레이와 전기적으로 연결되고, 상기 제 1 면과 반대되는 상기 절연 기판의 제 2 면 상에 배열된 외측 랜드와 내측 랜드를 갖는 제 2 랜드 어레이, 상기 외측 랜드에 연결된 제 1 도금 라인, 및 상기 외측 랜드와 상기 내측 랜드 사이에 연결되고, 상기 제 1 도금 라인보다 좁은 폭을 가져서 상기 제 1 도금 라인을 통해 공급된 제거 전류에 의해 상기 제 1 도금 라인보다 먼저 제거되는 제 2 도금 라인을 포함하는 패키지 기판;
    상기 절연 기판 상에 배치된 반도체 칩; 및
    상기 반도체 칩과 상기 제 1 랜드 어레이를 전기적으로 연결시키는 도전성 연결 부재를 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 패키지 기판 상에 형성되어 상기 반도체 칩을 덮는 몰딩 부재; 및
    상기 제 2 랜드 어레이 상에 실장된 외부접속단자를 더 포함하는 반도체 패키지.
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