KR101064754B1 - 비오씨 반도체 패키지 기판의 제조방법 및 비오씨 반도체 패키지 기판 - Google Patents

비오씨 반도체 패키지 기판의 제조방법 및 비오씨 반도체 패키지 기판 Download PDF

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Abstract

본 발명은 비오씨(BOC;Board of chip) 반도체 기판의 제조방법 및 이를 통해 제조되는 비오씨 기판에 대한 것으로, 특히 기판상에 가공된 도통홀을 도금처리하는 1단계와 상기 기판의 중앙부위의 원도우부를 제외한 영역에 본딩패드, 솔더볼패드 및 도금인입선을 포함하는 회로패턴을 형성하는 2단계, 상기 기판에 금도금을 수행하는 3단계를 포함하는 제조공정을 통해 윈도우부의 도금인입선 패턴이 제거된 구조의 비오씨 반도체 기판을 제공할 수 있게 된다.
BOC, 도금인입선, 비아홀

Description

비오씨 반도체 패키지 기판의 제조방법 및 비오씨 반도체 패키지 기판{Manufacturing method of Board of chip and Board of chip using the same}
본 발명은 기판상에 본딩패드를 포함하는 회로패턴과 기판면이 노출되는 윈도우(window)부를 구비하는 비오씨 반도체 패키지 기판의 제조방법 및 이를 통해 제조되는 비오씨 반도체 패키지 기판에 관한 것이다.
최근 반도체 기술은 급속도로 집적회로의 고속도화 고밀도화가 구현되고 있다. 이러한 추세에 부응하기 위해 반도체 패키지는 고밀도 고집적화를 구현하며, 하나의 패키지 안에 다수의 칩을 패키징하는 적층 칩 패키지를 구현하게 되었으며, 나아가 기판의 중심부에 슬롯 모양의 윈도우부를 구비하는 비오씨(BOC;Board of chip) 패키지가 출현하였다.
도 1a 및 1b를 참조하면, BOC 패키지에서 기판(1)은 중심부에 슬롯 모양의 창(2)을 갖는다. 칩(3)은 본딩 패드(6)가 활성면의 중앙에 이열로 배열된 구조(이하, 센터패드 칩이라 한다)를 가지며, 칩(3)의 본딩 패드(6)가 기판(1)의 창(2)을 통하여 노출되도록 부착된다. 이 때 칩(3)은 창(2)의 일부만을 가리도록 부착된다. 본딩 패드(6)와 기판(1)은 본딩 와이어(5)에 의해 전기적으로 연결되며 칩(2)과 본 딩 와이어(6)의 보호를 위한 수지 봉지부(7)가 형성된다. 이 때 수지 봉지부(7)는 칩(3)이 부착되고 남은 창(2)의 빈 공간을 통하여 한번의 공정으로 기판(1)의 상부와 하부에 형성된다. 기판(1)의 저면에는 솔더볼(9)이 형성된다. 이러한 패키지를 칩(3) 위에 기판(1)이 부착되는 구조를 갖는다 하여 BOC(Board On Chip) 패키지라 한다. 이와 같이 BOC 패키지 구조는 와이어 본딩을 위한 패키지의 폭과 두께를 감소시킬 수 있어 매우 유용하며 창을 통하여 한번의 봉지 과정으로 수지 봉지부를 형성할 수 있어 공정이 간편하다.
종래의 BOC 패키지의 제조공정을 도 2a를 통해 살펴보면 다음과 같다.
우선, (A) 원판에 와이어 본딩 패드, 솔더 볼 패드 및 도금 인입선을 포함하는 회로패턴을 형성하고, 이후 단계로 (B) 상기 원판에 상기 와이어 본딩 패드, 솔더 볼 패드 및 도금 인입선에 대응하는 개구부를 포함하는 솔더 레지스트 패턴을 형성한다. 그리고 (C) 상기 솔더 레지스트 패턴이 형성된 원판 및 상기 도금 인입선상에 상기 와이어 본딩 패드 및 솔더 볼 패드에 대응하는 개구부를 포함하는 도금 레지스트 패턴을 형성하고, (D) 상기 도금 인입선을 이용한 전해 금도금을 수행함으로써, 상기 와이어 본딩 패드 및 상기 솔더 볼 패드에 금도금층을 형성하게 된다. 이후에는 (E) 상기 도금 레지스트 패턴을 제거하고, (F) 상기 솔더 레지스트 패턴 및 상기 금도금층을 에칭 레지스트로 사용하여 상기 도금 인입선을 에칭하고, (G) 상기 원판의 중앙부에 와이어 본딩을 위한 윈도우를 형성하는 과정을 수행하게 된다.
이러한 공정을 수행한 결과 전체적인 BOC 패키지의 구조는 도 2b 및 도 2c에 도시된 것과 같은 구조를 가지게 된다. 도 2b는 BOC 패키지 기판(이하, 'BOC 기판'이라 한다.)의 전면(前面)을 도시한 평면도이며, 도 2c는 BOC 패키지 기판의 후면(後面)을 도시한 평면도이다.
도시된 구조의 BOC 기판의 전면에는 다수의 회로패턴(10)이 연결되어 있으며, 그 말단에는 금도금이 형성된 회로패턴(20)이 존재하며, BOC 기판의 중앙부에는 윈도우부(30)이 형성되며, 상기 윈도우부(30)의 내부에는 다수의 도금인입선(40)이 형성되어 있다. 특히 상기 도금인입선(40)은 기판의 전면의 도금부(20)의 금도금을 형성하는 가이드라인이 된다. 아울러 반도체 칩이 실장되는 경우 전기적으로 연결되는 본딩패드(50)가 상기 도금인입선의 좌우 방향에 열을 지어 형성되는 구조이다. 즉 상기 도금인입선(40)은 중앙패턴을 통해 연결되며, 이후 라우팅 공정에서 가운데 부분인 윈도우부의 도금인입선을 제거하는 공정이 이루어지게 된다. 도 2c에 도시된 것처럼, BOC 기판의 후면에도 전면에 형성된 윈도우부(30)와 도금인입선(40)이 대응되는 위치에 배치되게 된다.
보통 라우팅 공정이란 인쇄회로기판의 품질 및 생산성 향상을 위해 사용한 작업배열을 고객이 요구한 최종의 제품사이즈 모양으로 형성하기 위해 외형을 가공하는 공정으로 드릴(Drill) 공정과 유사하게 CNC Router 머신과 라우터 비트(Router Bit) 및 프로그램 데이터를 사용하여 이루어지는 작업이다.
특히, 라우터 비트를 이용하여 상기 윈도우부의 도금인입선 부분을 제거하는 작업에서는 윈도우부의 절단면에서 도금인입선이 돌출되는 버(Bur)가 발생하게 되어 불량을 야기시키는 문제가 발생하게 된다.
이러한 버(Bur)가 발생하는 것을 방지하기 위해서는 일반적으로 특수 비트(Bit)를 사용하게 되는데, 이 경우 제조원가가 상승하게 되는 문제가 발생한다. 그러나 BOC 제조 전공정 중에 라우팅(Routing) 공정이 차지하는 비용은 전 공정원가의 20~30%에 해당하며, 특수 비트를 사용하는 경우 일반 비트의 사용시보다 약 30%의 공정비용이 더 증가하는 문제가 발생한다.
도 2d 및 도 2e를 참조하면, 이는 상술한 도 2b에서 도시한 BOC 전면판의 점선구역(P)을 확대한 사진 이미지로, 도시된 것처럼, 윈도우부의 절단면에 바깥쪽으로 본딩패드(50)과 연결되는 도금인입선(51)이 돌출되어 있는 것을 확인할 수 있다. 이러한 돌출부분은 상술한 버(Bur)에 해당하는 것으로, 이는 향후 제품 불량으로 이어지게 된다.
본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로서 본 발명의 목적은 비오씨(BOC;Board of chip) 반도체 패키지 기판의 중앙부(윈도우부)에 형성되는 도금 인입선의 패턴을 제거하여, 이후 라우팅 공정에서 윈도우부의 제거시에 발생하는 버(Bur)의 발생으로 인한 불량률을 미연에 제거하여 제품의 신뢰성을 향상시키는 한편, 제조비용을 절감시키는 제조공정을 제공하는데 있다.
아울러 본 발명은 윈도우부의 도금인입선 패턴이 제거된 구조의 비오씨 반도체 기판을 제공하여, 종래 라우팅 공정에서 사용되는 특수 비트의 사용을 배제하여 특수 비트의 사용으로 인해 발생하는 공정비용을 현저하게 낮출 수 있는 제조공정을 제공하는 것을 또 다른 목적으로 한다.
상술한 과제를 해결하기 위한 제조공정의 구성으로는, 기판상에 가공된 도통홀을 도금처리하는 1단계와 상기 기판의 중앙부위의 원도우부를 제외한 영역에 본딩패드, 솔더볼패드 및 도금인입선을 포함하는 회로패턴을 형성하는 2단계, 그리고 상기 기판에 금도금을 수행하는 3단계를 포함하는 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법을 제공한다.
이 경우 상기 1단계의 도금처리는 Ni, Cr, Au, Ag, Pb, Pd 중 선택되는 어느 하나를 이용하여 형성될 수 있다.
또한, 상술한 상기 2단계는, 상기 원도우부를 제외한 영역에 형성되는 도금 인입선은, 상기 기판의 후면에 적어도 1 이상 형성하는 단계로 구성할 수 있다.
본 발명에서의 상기 2단계의 회로패턴의 형성은 기판상에 드라이필름레지스트(DFR)을 도포하여 노광, 현상을 통해 구현할 수 있다.
특히, 본 발명에서의 상기 도금인입선은 상기 기판에 형성되는 도통홀과 적어도 1 이상 연결되도록 형성할 수 있으며, 나아가 상기 3단계에서는 상기 기판의 전 후면에 전기 금도금을 수행하되, 상기 기판의 전면의 도금 부위 중 일부는 기판 후면에 형성된 도금인입선과 연결된 도통홀을 통해 도금액이 기판의 전면으로 이동하여 도금패턴을 형성하는 방식으로 수행되도록 함이 바람직하다.
또한, 본 발명에서의 상술한 제조단계 중 상기 2단계 이후에는 회로패턴을 제외한 영역에 솔더레지시트(Solder resist)를 도포하는 단계를 더 포함할 수 있다.
상술한 제조공정에 따라 제조된 비오씨(BOC;Board of chip) 반도체 패키지 기판은 기판의 중심부에 와이어 본딩을 위해 기판 면이 노출되도록 형성되는 윈도우부; 상기 윈도우부를 제외한 영역에 형성되는 전도성 회로패턴 및 도금인입선;을 포함하여 이루어질 수 있다.
이 경우 상기 기판은, 적어도 1 이상의 부위에 형성되는 도통홀을 포함하며,
상기 도금인입선은 상기 기판의 후면에 상기 도통홀과 연결되는 구조로 적어도 1 이상 형성되는 것이 바람직하다.
아울러, 본 발명에 따른 기판에 형성되는 상기 회로패턴은 본딩패드 및 솔더볼패드에 형성되는 금도금층과 상기 금도금층은 상기 기판의 후면에 형성되는 도금 인입선과 적어도 1 이상은 연결되는 구조로 형성될 수 있다.
특히, 본 발명에 따른 제조공정에서 제조되는 비오씨 반도체 패키지 기판의 구성에서는 상기 윈도우부의 절단면으로부터 윈도우부 중심면으로 돌출되는 도금패턴이 0.001 이상 0.1㎛ 이하인 것을 그 요지로 한다.
본 발명은 비오씨(BOC;Board of chip) 반도체 패키지 기판의 중앙부(윈도우부)에 형성되는 도금 인입선의 패턴을 제거하여, 이후 라우팅 공정에서 윈도우부의 제거시에 발생하는 버(Bur)의 발생으로 인한 불량률을 미연에 제거하여 제품의 신뢰성을 향상시키는 한편, 제조비용을 절감시키는 효과가 있다.
특히, 윈도우부의 도금인입선 패턴이 제거된 구조의 비오씨 반도체 기판을 제공하여, 종래 라우팅 공정에서 사용되는 특수 비트의 사용을 배제하여 특수 비트의 사용으로 인해 발생하는 공정비용을 현저하게 낮출 수 있는 효과가 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명하기로 한다.첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다.
본 발명은 기존의 BOC 기판의 구성에서의 기판의 전면부에 형성되는 도금인입선이 형성되는 부분을 제거하고, 도금인입선의 일부를 기판의 후면부에 형성하며, 전면과 후면을 연결하는 도통홀(이를 테면 비아홀)을 형성하여, 금 도금시 상 기 비아홀을 통하여 도금액이 후면부에서 전면부로 올라와 도금이 수행되도록 하는 제조방법과 기판 전면부에 도금인입선이 제거된 윈도우부를 형성하는 공정을 통해 윈도우부 절단면에 버(Burr)가 형성되지 않는 구조의 BOC 기판을 제공하는 것을 그 요지로 한다.
도 3a는 본 발명에 따른 BOC 기판을 제조하는 공정을 도시한 순서도이며, 도 3b 및 도 3c는 각각 이 제조공정에 의해 제조된 BOC 기판의 전면(前面)과 후면(後面)을 도시한 것이다.
도 3a를 참조하여 보면, 본 발명에 따른 BOC 기판의 제조방법은 우선, S 1단계로 기판상에 비아(via hole)을 포함하는 도통홀을 가공한다. 이 도통홀은 기본적으로 기판의 전면과 후면을 도통하는 홀로서, 가공방식은 기계적 드릴링이나 레이저드릴을 통해 형성될 수 있다.
다음으로, 상기 도통홀이 형성된 기판에 전면도금을 통해 상기 도통홀의 내부면을 도금하여 기판 전면과 후면이 전기적으로 도통될 수 있도록 한다. 이때 도금재료로는 Ni, Cr, Au, Ag, Pb, Pd 중 선택되는 어느 하나를 이용하여 형성할 수 있다(S 2단계).
이후에 상기 기판의 전면 또는 후면에 회로패턴을 형성한다(S 3단계).
상기 회로패턴은 기본적으로 반도체 칩과 본딩되는 본딩패드와 솔더볼패드 등의 패턴을 포함하여 구성되며, 패터닝 방식은 드라이필름레지스트(DFR) 등의 감광성 물질을 이용하여 노광, 현상하여 구현될 수 있다. 특히 본 발명에서는 기판의 중앙부위의 원도우부에는 도금인입선등의 패턴을 형성하지 않는 것이 필수적이다. 즉, 상기 기판의 중앙부위의 원도우부를 제외한 영역에 본딩패드, 솔더볼패드 및 도금인입선을 포함하는 회로패턴을 형성하는 것이 바람직하다. 이는 종래의 기판의 전면과는 다른 구성으로 처음부터 윈도우부 영역의 도금인입선의 패턴을 제거하여, 향후 라우팅 공정에서 버(Bur)의 발생을 미연에 방지할 수 있도록 하기 위함이다.
특히, 상기 회로패턴을 형성함에 있어서, 도금인입선은 종래에는 기판의 전면에만 치중되어 배치되어 있었으나, 본 발명에는 기본적으로 기판의 후면에 도금인입선을 패터닝 하는 것이 바람직하다. 상기 도금인입선은 상기 기판의 후면에 상기 도통홀과 연결되는 구조로 적어도 1 이상 형성될 수 있으며, 기판 후면에 형성되는 도금인입선은 추후 기판의 후면을 금도금하는 경우 도금액이 도금인입선을 타고 상기 도통홀을 통해 기판 전면으로 올라가 도금이 필요한 부위의 일부분들을 도금할 수 있게 되는 기능을 수행하게 된다. 즉 종래 기판의 전면의 중앙영역에 형성되는 도금인입선을 제거하는 대신, 기판의 후면에 도금인입선을 형성하여, 종래 기판의 도금인입선을 통해 도금되는 기판 전면의 일부 영역을 기판의 후면에 형성된 도금인입선과 도통홀을 통해 금도금을 수행할 수 있게 하기 위함이다. 따라서 상기 기판의 후면에 형성되는 도금인입선은 상기 기판에 형성되는 도통홀과 적어도 1 이상 연결되는 것이 바람직하다.
이후, 회로패턴이 형성된 기판 상에 솔더레지스트를 도포하는 공정이 추가될 수 있다(S 4단계). 이 경우 상기 솔더레지스트는 회로패턴을 제외한 영역에 솔더레지시트(Solder resist)를 형성함이 바람직하다. 역시 솔더레지스트의 형성은 솔더레지스트를 도포 후 노광, 현상 및 건조 공정을 통해 추후 금도금이 될 영역인 본 딩패드, 솔더볼패드 등의 부분을 노출시키게 되며, 그 외의 부위는 솔더레지스트를 통해 보호하는 기능을 하게 된다.
그리고, 회로패턴이 기판의 전면과 후면에 형성되고, 솔더레지스트를 도포한 후, 기판에 전기 금도금을 수행한다(S 5단계). 전기 금도금이 형성되는 부분은 상술한 것처럼 본딩패드, 솔더볼패드 등의 회로패턴 영역이며, 기판의 전면의 일부영역은 전면 금도금으로 수행이 되나, 종래의 기술에 형성되어 있던 기판의 윈도우부 영역에 형성된 도금인입선에 의해 도금이 수행되던 부분은 상술한 바와 같이 기판의 후면에 형성된 도금인입선을 통해 도금액이 유도되고, 이후 비아홀(도통홀)을 통해 기판의 전면으로 올라가 도금이 수행되게 된다. 이후 라우팅 공정이 수행되게 된다(S 6단계)
이와 같은 공정에 의해 형성된 BOC 기판의 경우 기판의 윈도우부 영역에 처음부터 도금인입선이 형성되지 않아 추후 라우팅 공정 등에서 이를 제거하는 공정에서 Bur(버)의 발생이 사라지게 되며, 나아가 제거를 위해 사용하는 특수 비트 등의 고가의 공정비용이 요하는 단계를 제거할 수 있어 비용면에서도 매우 효율적이다.
도 3b를 상술한 제조공정에 의해 형성된 BOC 기판의 전면을 도시한 평면도로, 회로패턴(110)과 금도금부(120), 윈도우부(130), 그리고 종래에 도금인입선이 형성되던 영역(140)은 회로패턴을 형성하는 공정에서 패터닝 되지 않으며, 본딩패드(150)은 순차로 도시된 도면의 기판의 길이방향으로 다수의 열로 형성되어 있으며, 금도금이 수행되어 있다.
도 3c를 참조하면, 도시된 도면은 본 BOC 기판의 후면을 도시한 평면도로, 도금인입선(210)이 형성되어 비아홀(220)로 형성되는 도통홀과 연결되어 있다. 이는 상술한 S 5단계에서 금도금을 수행하는 경우, 도금액이 도금인입선을 따라 상기 비아홀(220)을 타고 올라가 기판의 전면부위에 금도금이 필요한 영역을 도금하게 된다. 물론 기판의 전면도 금도금이 수행되기는 하나, 기존에 기판의 중앙부위에 형성되는 도금인입선에 의해 금도금이 수행되던 부위는, 본 발명에서는 기판 전면의 윈도우부에 대응되는 윈도우 영역(230)에 해당되는 중앙부위(240)의 도금인입선이 제거한 구조의 BOC 기판을 형성하게 되므로, 기판의 후면에 형성된 도금인입선과 비아홀을 통해 역(逆)으로 올라와 도금을 수행하게 된다. 따라서 일부는 전면 금도금으로 도금이 이루어지고, 나머지 일부는 기판의 후면에 형성된 도금인입선과 비아홀을 통해 도금이 수행되도록 하여, 기판의 중앙부위의 도금인입선을 제거한 경우에도 동일하게 도금을 수행할 수 있게 된다. 나아가 이를 통해 추후 라우팅 공정에서 발생하는 중앙부위의 도금인입선 제거과정으로 인한 버(Bur)의 발생의 문제를 해결할 수 있게 된다.
도 4는 상기 도 3b 및 도 3c에서 설명한 기판의 후면을 통해 금도금된 부분과 기판의 전면에서 바로 금도금 된 영역을 개념적으로 설명하기 위한 개념도이다.
이는 도 3b 및 도 3c가 합쳐진 일체형 구조에서 기판의 후면부에 형성된 도금인입선을 기판의 전면부에 투영되도록 형성하고, 이를 통해 전면에 금도금이 수행되는 부분과, 후면에 금도금으로 도통홀을 통해 전면으로 도금액이 올라와 도금이 되는 부위를 나타나도록 형성한 개념도이다.
즉 후면의 도금에 의해 도금되는 부위(221)는 기존의 기판의 중앙부위에 형성되던 도금인입선이 존재하는 경우에 이를 통해 금도금이 이루어지던 영역이나, 본 발명에서는 기판의 중앙부위에 도금 인입선이 제거된 구조이므로, 이를 기판의 후면에 형성된 도금인입선(211)으로 대체하고, 아울러 도통홀을 통해 역으로 금도금이 수행될 수 있도록 한 것이다. 기판의 전면의 구조는 도 3b에서 제시된 구조와 동일하다. 특히 본딩패드가 형성되는 라인에서의 부분에서도 후면 도금에 의해 도금이 이루어지는 영역(151)부분이 존재하게 되며, 전면도금에 의해 원래 금도금이 되는 영역(120, 150)은 기판의 전면에 종래와 같이 금도금이 수행되는 부분이다.
본 발명에 따르면, 윈도우부의 도금인입선 패턴이 제거된 구조의 비오씨 반도체 기판을 제공하여, 종래 라우팅 공정에서 사용되는 특수 비트의 사용을 배제하여 특수 비트의 사용으로 인해 발생하는 공정비용을 현저하게 낮출 수 있게 된다. 구체적으로는 종래의 도금인입선이 기판의 중앙부위에 형성된 구조에서는, 라우터 비트를 이용하여 상기 윈도우부의 도금인입선 부분을 제거하는 작업에서는 윈도우부의 절단면에서 도금인입선이 돌출되는 버(Bur)가 발생하게 되어 불량을 야기시키며, 이러한 버(Bur)가 발생하는 것을 방지하기 위해서는 일반적으로 특수 비트(Bit)를 사용하게 되는데, 이 경우 제조원가가 상승하게 되는 문제가 발생하게 됨은 상술한 바와 같다. 특히,BOC 제조 전공정 중에 라우팅(Routing) 공정이 차지하는 비용은 전 공정원가의 20~30%에 해당하며, 특수 비트를 사용하는 경우 일반 비트의 사용시보다 약 30%의 공정비용이 더 증가하는 문제가 발생하는데, 본 발명에서는 이러한 문제를 해소할 수 있는 장점이 있게 된다. 특히 공정 초기에서 부터 윈도우부 영역에 도금인입선이 형성되지 않고, 윈도우부 영역의 절단면은 본딩패드만으로 종료되게 되어 버의 발생이 현저하게 줄어든다. 따라서 본 발명에서는 상기 윈도우부의 절단면으로부터 윈도우부 중심면으로 돌출되는 도금패턴이 형성되지 않는 구조로 형성되며, 이 구조가 가장 바람직하다. 다만, 본딩패드의 바깥쪽이 윈도우부 중심면으로 돌출되는 영역이 있는 경우라도, 이 돌출길이는 0.001 이상 0.1um 이하로 형성시킬 수 있게 되며, 추후 라우팅 공정에서도 특수 비트가 아닌 일반비트로 작업이 가능하게 되는 장점도 아울러 구현이 가능하게 된다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1a 및 도 1b는 종래의 일반적인 BOC 기판의 구조를 도시한 개념도이다.
도 2a 내지 도 2c는 종래의 BOC 기판의 제조공정 및 이에 따라 제조된 기판의 평면도 및 배면도를 도시한 것이다.
도 2d 및 도 2e는 종래 BOC 기판의 제조공정의 문제점을 설명하기 위한 이미지이다.
도 3a 내지 도 3c는 본 발명에 따른 BOC 기판의 제조공정 및 이에 따라 제조된 기판의 평면도 및 배면도를 도시한 것이다.
도 4는 상기 도 3b 및 도 3c에서 설명한 기판의 후면을 통해 금도금된 부분과 기판의 전면에서 바로 금도금 된 영역을 개념적으로 설명하기 위한 개념도이다.

Claims (11)

  1. 기판상에 가공된 도통홀을 도금처리하는 1단계;
    상기 기판의 중앙부위의 원도우부를 제외한 영역에 본딩패드, 솔더볼패드 및 도금인입선을 포함하는 회로패턴을 형성하는 2단계;
    상기 기판에 금도금을 수행하는 3단계;
    를 포함하는 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  2. 청구항 1에 있어서,
    상기 1단계는,
    상기 도금처리는 Ni, Cr, Au, Ag, Pb, Pd 중 선택되는 어느 하나를 이용하여 형성하는 단계인 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  3. 청구항 1에 있어서,
    상기 2단계는,
    상기 원도우부를 제외한 영역에 형성되는 도금인입선은,
    상기 기판의 후면에 적어도 1 이상 형성하는 단계인 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  4. 청구항 3에 있어서,
    상기 2단계의 회로패턴의 형성은 기판상에 드라이필름레지스트(DFR)을 도포하여 노광, 현상을 통해 구현하는 것을 특징으로 하는 비오시 반도체 패키지 기판의 제조방법.
  5. 청구항 3에 있어서,
    상기 도금인입선은 상기 기판에 형성되는 도통홀과 적어도 1 이상 연결되는 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  6. 청구항 1에 있어서,
    상기 3단계는,
    상기 기판의 전 후면에 전기 금도금을 수행하되,
    상기 기판의 전면의 도금 부위 중 일부는 기판 후면에 형성된 도금인입선과 연결된 도통홀을 통해 도금액이 기판의 전면으로 이동하여 도금패턴을 형성하는 방식으로 수행되는 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  7. 청구항 1에 있어서,
    상기 2단계 이후에 회로패턴을 제외한 영역에 솔더레지시트(Solder resist)를 도포하는 단계를 더 포함하는 것을 특징으로 하는 비오씨 반도체 패키지 기판의 제조방법.
  8. 삭제
  9. 비오씨(BOC;Board of chip) 반도체 패키지 기판에 있어서,
    기판의 중심부에 와이어 본딩을 위해 기판 면이 노출되도록 형성되는 윈도우부;
    상기 윈도우부를 제외한 영역에 형성되는 전도성 회로패턴 및 도금인입선;
    을 포함하며,
    상기 기판은,
    적어도 1 이상의 부위에 형성되는 도통홀을 포함하며,
    상기 도금인입선은 상기 기판의 후면에 상기 도통홀과 연결되는 구조로 적어도 1 이상 형성되는 비오씨 반도체 패키지 기판.
  10. 청구항 9에 있어서,
    상기 회로패턴은 본딩패드 및 솔더볼패드에 형성되는 금도금층;
    상기 금도금층은 상기 기판의 후면에 형성되는 도금인입선과 적어도 1이상은 연결되는 구조로 형성되는 비오씨 반도체 패키지 기판.
  11. 청구항 9 내지 10 중 어느 한항에 있어서,
    상기 윈도우부은, 상기 윈도우부의 절단면으로부터 윈도우부 중심면으로 돌출되는 도금패턴이 0.001 이상 0.1um 이하인 것을 특징으로 하는 비오씨 반도체 패키지 기판.
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