JP4880524B2 - 多数個取り配線基板とその電解処理方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 30
- 238000007747 plating Methods 0.000 claims description 113
- 238000005520 cutting process Methods 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 20
- 230000007547 defect Effects 0.000 description 20
- 229910052709 silver Inorganic materials 0.000 description 13
- 239000004332 silver Substances 0.000 description 13
- 229910052737 gold Inorganic materials 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 10
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- -1 gold ions Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- VEQPNABPJHWNSG-UHFFFAOYSA-N Nickel(2+) Chemical compound [Ni+2] VEQPNABPJHWNSG-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910001453 nickel ion Inorganic materials 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Manufacturing Of Printed Wiring (AREA)
Description
具体的には、上面に配線導体を有する多数の配線基板領域が中央部に配列形成されるとともに、その外周部にメッキ用共通導体枠が配設されたセラミック母基板において、メッキ用共通導体枠との接続位置がメッキ用端子部に近いメッキ導通用導体の長さを長く、またはその幅を狭く、またはその厚みを薄くしたことを特徴としている。
このような構造の「多数個取り配線基板」においては、メッキ用端子部からの距離によらず、各配線基板領域の配線導体に対してメッキ用電流を均一に供給することができる。従って、セラミック母基板の各配線導体にメッキ層を均一に被着させることが可能となる。
特許文献2に開示された発明は、絶縁基板上に銅箔を貼着して形成した導電層の表面に対して、メッキレジスト及びエッチングレジストを利用して選択的に金属導体を析出させるものである。
このような方法によれば、大電流回路及び小電流回路にそれぞれ適した厚みのメッキ層を回路基板上の所望の位置に形成することができる。
このような構造の多数個取り配線基板においては、各メタライズ層に対して各電流路がそれぞれ個別に電荷を供給するという作用を有する。また、電流路切断部を除去することにより、電流路が切断され、各メタライズ層への電荷の供給が個別に遮断されるという作用を有する。
このような構造の多数個取り配線基板においては、異なる組に属する配線基板領域同士を接続する電流路の途中に設置された電流路切断部を除去することにより、所望の組に属する配線基板領域が他の組に属する配線基板領域から電気的に分離されるという作用を有する。
このような構造の多数個取り配線基板においては、電流路切断部が、例えば、グラインダ等を用いて削ることによって容易に除去されるという作用を有する。
このような電解処理方法においては、電流路の短絡箇所を含む配線基板領域を他の正常な配線基板領域から電気的に分離することにより、正常な配線基板領域について電流路の短絡に起因するメッキ不良の発生を防止するという作用を有する。
図1(a)及び(b)は本発明の実施の形態に係る多数個取り配線基板の実施例の平面図である。
図1(a)及び(b)に示すように、本実施例の多数個取り配線基板1は、アルミナ等のセラミックスの焼結体からなる複数の絶縁層が積層された略矩形状の平板である。そして、多数個取り配線基板1には略矩形状の複数の配線基板領域2が配列形成されている。ここで、配線基板領域2は最終的に分割されて電子機器等を実装するための配線基板となる部分である。なお、後述するように、配線基板領域2の周囲には分割溝が形成されており、配線基板領域2の上面には互いに電気的に独立した複数のメタライズ層がタングステンやモリブデン、銅、銀等の導体ペーストの印刷・焼き付けによって形成されている。そして、メタライズ層の表面には電解処理によってニッケルメッキや金メッキあるいは銀メッキが被着されている。なお、メタライズ層は配線基板領域2の内部に形成された導体層やビア(ともに図示せず)を介して配線基板領域2の下面に設置された端子部(図示せず)に対して電気的に接続されている。
さらに、本実施例の多数個取り配線基板1においては、電流路切断部5を除去することにより配線3aが容易に切断される。この場合、切断された配線3aに導通するメタライズ層には電荷が供給されないことになる。すなわち、電流路切断部5を適宜選択して除去することによれば、所望のメタライズ層に対し、電荷の供給を遮断してメッキ層の形成を防ぐことができる。
なお、図1(a)に示す組6のいずれかについて、その両側に配置された一対の電流路切断部5を除去すると、その組6に属する配線基板領域2は他の組6に属する配線基板領域2から電気的に分離されることになる。従って、例えば、ある配線基板領域2の内部で配線不良が発生した場合には、その配線基板領域2が属する組6を電気的に孤立させることにより、電解処理でメッキ層を形成する際に他の組6に属する配線基板領域2に上記配線不良の影響が及ばないようにすることができる。なお、電流路切断部5はセラミックス製の多数個取り配線基板1の表面にタングステン等の導体ペーストを印刷し、焼き付けることにより形成されているため、例えば、グラインダ等を用いて削ることにより容易に除去される。この場合、高価な装置や設備を用いる必要がないため、製造コストを安くすることができる。
図2(a)及び(b)はそれぞれ本実施例及び従来技術の多数個取り配線基板の内部に形成される電流路を説明するための模式図である。なお、図1に示した構成要素については同一の符号を付してその説明を省略する。また、図1では、4つの配線基板領域2ごとに組6が構成されているが、理解を容易にするため、ここでは便宜上、1つの配線基板領域2によって組6が構成されるものとする。さらに、配線基板領域2の内部に形成される導体層やビアについては、図2ではまとめて補助配線部9a,9bとして示している。そして、理解を容易にするため、配線3a,3bの配線状態を簡略化して示している。ただし、図1と図2におけるこれらの相違点は、以下に説明する本実施例の発明の作用及び効果に関し、両者の間に何ら差異を生じるものではない。
図2(a)及び(b)に示すように、本実施例の多数個取り配線基板1a及び従来技術の多数個取り配線基板1bの両面には、配線基板領域2の周囲に分割溝7が設けられている。また、多数個取り配線基板1a,1bの上面にはメタライズ層8a,8bが互いに電気的に独立して形成されており、多数個取り配線基板1a,1bの内部には配線3a,3bが互いに接触することがないように形成されている。そして、配線3a,3bから分岐する補助配線部9a,9bはメタライズ層8a,8bにそれぞれ導通している。すなわち、配線3a及び補助配線部9aは電流路10aを形成し、配線3b及び補助配線部9bは電流路10bを形成している。また、図示していないが、配線3a,3bの端部には端子部4a,4bがそれぞれ設けられている。さらに、図2(a)に示すように、多数個取り配線基板1aでは、配線3aの一部が配線基板領域2以外の部分(以下、ダミー部11という。)の表面に露出して電流路切断部5を形成している。
図3は従来技術の多数個取り配線基板の電解処理方法の工程図である。また、図4(a)及び(b)は従来技術の多数個取り配線基板にメッキ層が形成される様子を示した模式図であり、図5(a)及び(b)は配線不良を有する従来技術の多数個取り配線基板についてメッキ層が形成される様子を示した模式図である。なお、図4及び図5において、実線で示される電流路10a,10b及び破線で示される電流路10a,10bは電圧が印加されている状態及び電圧が印加されていない状態をそれぞれ表している。また、図1又は図2に示した構成要素については同一の符号を付してその説明を省略する。
図3に示すように、まず、従来技術の多数個取り配線基板1bを、アノード電極を備えるメッキ槽内に満たされたニッケルイオンを含むメッキ液中に、端子部4a,4bが導電性ラックの端子に電気的に接続された状態で浸漬させる(ステップS1)。次に、メッキ槽の外部に設置された電圧印加装置により導電性ラックを介して配線3a,3bに電圧を印加する(ステップS2)。このとき、アノード電極は正電荷に帯電し、配線3a,3bと導通しているメタライズ層8a,8bは負電荷に帯電する。そのため、メッキ槽内に発生する電流に伴い、メッキ液中の正電荷に帯電したニッケルイオンが負電荷に帯電した多数個取り配線基板1bに引き寄せられて電子を接受し、メタライズ層8a,8bの表面にニッケルメッキが析出する。
次に、配線3a,3bに対する電圧の印加を停止し、多数個取り配線基板1bをメッキ槽から取り出して、金イオンを含むメッキ液で満たされた別のメッキ槽に端子部4a,4bが導電性ラックの端子に電気的に接続された状態で浸漬させる(ステップS3)。この状態で、電圧印加装置により導電性ラックを介して配線3a,3bに電圧を印加すると、ステップS2と同様にメタライズ層8a,8bが負電荷に帯電する(ステップS4)。これにより、図4(a)に示すように、メタライズ層8a,8b上のニッケルメッキ層12aの外層に金メッキ層12bが形成される。
さらに、配線3a,3bに対する電圧の印加を停止し、多数個取り配線基板1bをメッキ槽から取り出して、銀イオンを含むメッキ液で満たされた別のメッキ槽に端子部4aのみが導電性ラックの端子に電気的に接続された状態で浸漬させる(ステップS5)。その後、電圧印加装置により導電性ラックを介して配線3aに電圧を印加する(ステップS6)。これにより、図4(b)に示すように、メタライズ層8a上のニッケルメッキ層12a及び金メッキ層12bの最外層に銀メッキ層12cが形成される。なお、配線3bには電圧が印加されないため、メタライズ層8bには銀メッキは析出しない。
図3において、まず、ニッケルイオンを含むメッキ液中に、端子部4a,4bが導電性ラックの端子に電気的に接続された状態で多数個取り配線基板1cを浸漬させる(ステップS1)。そして、配線3a,3bに電圧を印加する(ステップS2)。これにより、メタライズ層8a,8bの表面にニッケルメッキ層12aが析出する。
次に、多数個取り配線基板1cをメッキ槽から取り出して、金イオンを含む別のメッキ液中に、同じく端子部4a,4bが導電性ラックの端子に電気的に接続された状態で浸漬させる(ステップS3)。その後、配線3a,3bに電圧を印加すると(ステップS4)、図5(a)に示すように、メタライズ層8a,8b上のニッケルメッキ層12aの外層に金メッキ層12bが形成される。
さらに、多数個取り配線基板1cをメッキ槽から取り出して、銀イオンを含むメッキ液中に、端子部4aのみが導電性ラックの端子に電気的に接続された状態で浸漬させ(ステップS5)、配線3aに電圧を印加する(ステップS6)。このとき、配線3bの端子部4bが導電性ラックの端子に接続されていないにもかかわらず、図5(b)に示すように電流路10bには電流路10aとともに電圧が印加される。これにより、メタライズ層8a,8bの両方に銀メッキ層12cが形成されることになる。すなわち、電流路10a,10bが短絡した多数個取り配線基板1cでは、メタライズ層8a,8bの一方にのみメッキ層を形成することはできず、全ての配線基板領域2がメッキ不良となってしまうという不具合が生じる。
図6は本実施例の多数個取り配線基板の電解処理方法の工程図である。また、図7(a)及び(b)は本実施例の多数個取り配線基板にメッキ層が形成される様子を示した模式図であり、図8(a)及び(b)は配線不良を有する本実施例の多数個取り配線基板についてメッキ層が形成される様子を示した模式図である。なお、図4又は図5に示した構成要素については同一の符号を付してその説明を省略する。また、図6のステップS1乃至ステップS4は図3のステップS1乃至ステップS4と同一の工程であるため、詳細な説明は省略する。
多数個取り配線基板1aに対して、図6のステップS1乃至ステップS4に示した電解処理を施すと、図4(a)の場合と同様に、メタライズ層8a,8bの表面にニッケルメッキ層12a及び金メッキ層12bが順次形成される。ただし、多数個取り配線基板1aの表面に露出した電流路切断部5は、電流路10aの一部を構成するものであるため、図7(a)に示すように、電流路切断部5の表面にもニッケルメッキ層12a及び金メッキ層12bが形成される。
次に、多数個取り配線基板1aをメッキ液から取り出し、端子部4a,4bにテスターのプローブをあてることにより、電流路10a,10bについて短絡の有無を検査する(ステップS5)。電流路10a,10bが短絡していない場合には、ステップS6からステップS8に進む。そして、ステップS8では、銀イオンを含むメッキ液中に端子部4aのみが導電性ラックの端子に電気的に接続された状態で多数個取り配線基板1aを浸漬させる。その後、配線3aに電圧を印加する(ステップS9)。これにより、図7(b)に示すように、メタライズ層8aの最外層に銀メッキ層12cが形成される。なお、配線3bには電圧が印加されないため、メタライズ層8bに銀メッキ層12cが形成されることはない。
多数個取り配線基板1dに対して、図6のステップS1乃至ステップS4に示した電解処理を施すと、図8(a)に示すように、メタライズ層8a,8b及び電流路切断部5の表面にニッケルメッキ層12a及び金メッキ層12bが順次形成される。
次に、多数個取り配線基板1dをメッキ液から取り出し、電流路10a,10bについて短絡の有無をチェックする(ステップS5)。なお、図8(a)に示すように、電流路10a,10bが配線不良箇所13で短絡している場合、配線不良箇所13を含む配線基板領域2上のメタライズ層8a,8bは最短経路となる電流路10cによって接続されるため、両者間の電気抵抗値は最小となる。従って、テスター等を用いてメタライズ層8a,8bの間の電気抵抗値を測定することによれば、配線不良箇所13を含む配線基板領域2が容易に特定される。このようにして特定した配線基板領域2と他の配線基板領域2との間を接続する配線3aの途中に設置された電流路切断部5を除去する(ステップS7)。
ただし、組6が2つ以上の配線基板領域2によって構成されている場合には、配線不良箇所13を含む配線基板領域2と、この配線基板領域2が属する組6とは別の組6に属する配線基板領域2とを接続する配線3aの途中に設置された電流路切断部5を除去するものとする。その後、多数個取り配線基板1dを、銀イオンが含まれるメッキ液中に端子部4aのみを導電性ラックの端子に電気的に接続した状態で浸漬させ(ステップS8)、電圧印加装置により端子部4aを介して配線3aに電圧を印加する(ステップS9)。このとき、図8(b)に示すように、配線不良箇所13を含む配線基板領域2内の配線3a及び補助配線部9aは、他の配線基板領域2に電荷を供給するための電流路10aから分離されることになる。
従って、配線不良箇所13を含む配線基板領域2上のメタライズ層8aに対しては電荷が供給されない。また、配線不良箇所13で配線3aと短絡する補助配線部9bにも電圧が印加されないため、電流路10bに導通するメタライズ層8bには誤って電荷が供給されるおそれはない。この場合、配線不良箇所13を含む配線基板領域2以外の配線基板領域2上のメタライズ層8a,8bについては、正常にメッキ層が形成されることになる。
また、ステップS2及びステップS4のメッキ処理の工程でブリード(セラミック基板表面に付着した何らかの汚れ等にメッキ被膜が付着する現象)が発生して、配線間が短絡してしまうことが多いため、通常は本実施例の電解処理方法のように、ステップS4の後にステップS5で電流路の短絡の有無を検査することが望ましい。ただし、これに限定されるものではない。すなわち、電流路の短絡の有無の検査はステップS1乃至ステップS4(すなわち、メッキ処理)の前に行っても良い。もちろん、その場合には、その後のステップS6及びステップS7において行う短絡箇所がある場合の電流路切断部5の該当箇所除去作業も同様に、ステップS1乃至ステップS4のメッキ処理を行う前に行うことが望ましい。もちろん、ステップS5乃至ステップS7の作業をステップS2とステップS3の間に実施してもよい。無駄なメッキ処理を行わないという立場からすれば、ステップS1の前にステップS5乃至ステップS7を行ってしまうことが望ましい。電流路切断部5を予め除去しておくことで、短絡している配線基板領域2には全くメッキ処理がなされることがなく、メッキ液の使用量を節約することができるためである。
Claims (4)
- 複数の配線基板領域からなる多数個取り配線基板において、前記配線基板領域の表面に互いに電気的に独立して形成されるメタライズ層と、このメタライズ層にそれぞれ導通するとともに前記配線基板領域の内部に形成される電流路と、この少なくともいずれか一つの電流路の一部が前記配線基板領域毎に前記多数個取り配線基板の表面に露出して形成される電流路切断部と、前記メタライズ層の表面に電解処理によって形成されるメッキ層とを備えたことを特徴とする多数個取り配線基板。
- 前記配線基板領域は所望の個数ずつ複数の組をなし、前記電流路切断部は、前記メタライズ層にそれぞれ導通する電流路の一部に前記配線基板領域毎に形成されることに代えて、異なる組に属する前記配線基板領域同士を接続する前記電流路の一部に前記配線基板領域の組毎に形成されることを特徴とする請求項1記載の多数個取り配線基板。
- 前記電流路切断部は前記配線基板領域の表面に導体ペーストを印刷し、焼き付けることにより形成されることを特徴とする請求項1又は請求項2に記載の多数個取り配線基板。
- 請求項1乃至請求項3のいずれか1項に記載の多数個取り配線基板の製造工程における電解処理方法において、前記多数個取り配線基板の電流路が短絡している場合に、その短絡箇所を含む前記配線基板領域に導通する電流路の一部に形成される前記電流路切断部を除去する工程を備えたことを特徴とする電解処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007156900A JP4880524B2 (ja) | 2007-06-13 | 2007-06-13 | 多数個取り配線基板とその電解処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007156900A JP4880524B2 (ja) | 2007-06-13 | 2007-06-13 | 多数個取り配線基板とその電解処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008311376A JP2008311376A (ja) | 2008-12-25 |
JP4880524B2 true JP4880524B2 (ja) | 2012-02-22 |
Family
ID=40238739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007156900A Active JP4880524B2 (ja) | 2007-06-13 | 2007-06-13 | 多数個取り配線基板とその電解処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4880524B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9072188B2 (en) | 2013-03-04 | 2015-06-30 | Samsung Electronics Co., Ltd. | Package substrate, method of manufacturing the package substrate and semiconductor package including the package substrate |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5361537B2 (ja) * | 2009-05-27 | 2013-12-04 | 京セラ株式会社 | 配線母基板 |
JP5546350B2 (ja) * | 2010-05-26 | 2014-07-09 | 京セラ株式会社 | 多数個取り配線基板 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3707357B2 (ja) * | 2000-06-13 | 2005-10-19 | いわき電子株式会社 | 電子部品モジュールの不良検出方法 |
JP4515811B2 (ja) * | 2004-04-26 | 2010-08-04 | 日本特殊陶業株式会社 | 部品不良箇所マーキング方法、多数個取り配線基板及びその製造方法 |
JP4564820B2 (ja) * | 2004-06-11 | 2010-10-20 | 日本特殊陶業株式会社 | 多数個取り配線基板およびその製造方法 |
-
2007
- 2007-06-13 JP JP2007156900A patent/JP4880524B2/ja active Active
Cited By (1)
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---|---|---|---|---|
US9072188B2 (en) | 2013-03-04 | 2015-06-30 | Samsung Electronics Co., Ltd. | Package substrate, method of manufacturing the package substrate and semiconductor package including the package substrate |
Also Published As
Publication number | Publication date |
---|---|
JP2008311376A (ja) | 2008-12-25 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
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S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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