KR200231862Y1 - 반도체 패키지 - Google Patents
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Abstract
본 고안은 반도체 패키지에 관한 것으로, 다수개의 회로선이 배열된 서브스트레이트와, 이 서브스트레이트의 중앙에 안착되는 반도체 칩과, 이 반도체 칩의 상면에 형성된 칩 패드와 상기 서브스트레이트의 회로선들을 각각 전기적으로 연결하는 와이어와, 상기 회로선에 연결되도록 서브스트레이트의 상면 및 저면에 각각 설치되어 외부 연결 단자를 이루는 다수개의 솔더볼 및 리드로 구성되는 것을 특징으로 하는 반도체 패키지를 제공함으로써, 삽입 실장형 및 표면 실장형의 실장방식을 동시에 가능하게 하고, 실장 후에도 반도체 칩의 전기적 테스트를 가능하게 하며, 패키지의 적층구조를 가능하게 하여 패키지의 고집적화를 구현할 수 있다.
Description
본 고안은 반도체 패키지에 관한 것으로, 특히 패키지의 상면에 솔더볼을 형성하여 인쇄회로기판의 제약을 받지 않고 양면 실장이 가능하며 아울러 적층 가능하도록 하여 고집적화할 수 있는 반도체 패키지에 관한 것이다.
종래 기술에 의한 반도체 패키지는 도 1에 도시한 바와 같이, 다수개의 회로선(미도시)이 배열되어 있는 서브스트레이트(1)와, 이 서브스트레이트(1)의 중앙에 안착되는 반도체 칩(2)과, 이 반도체 칩(2)의 상면에 형성된 칩 패드(미도시)와 상기 서브스트레이트(1)의 회로선들을 각각 전기적으로 연결하는 와이어(3)와, 상기 반도체 칩과 와이어를 보호하기 위해 에폭시 수지로 도포되는 몰딩부(4)와, 상기 회로선에 연결되도록 상기 서브스트레이트(1)의 저면에 설치되어 외부 연결 단자를 이루는 다수개의 리드(5)로 구성된다.
이와 같은 반도체 패키지는 서브스트레이트(1)의 중앙에 소정 깊이 파여진 안착홈(1a)에 절연성 테이프로 반도체 칩(2)을 부착하는 다이본딩을 진행하고, 상기 반도체 칩(2)의 상면에 형성된 다수개의 칩 패드들과 서브스트레이트(1)에 형성된 회로선들을 각각 와이어(3)로 전기적으로 연결하는 와이어본딩을 진행하며, 인쇄회로기판에 실장시 외부 연결단자를 이루도록 상기 서브스트레이트(1)의 저면에 상기 회로선들과 연결되도록 다수개의 리드(5)들을 부착하는 리드본딩을 진행하고, 상기 반도체 칩(2) 및 와이어(3)를 외부 환경으로부터 보호하기 위해 상기 서브스트레이트(1)의 안착홈(1a)에 에폭시 수지를 주입하여 몰딩공정을 진행함으로써 제조된다.
이와 같이 제조된 반도체 패키지는 인쇄회로기판(6)에 실장시 인쇄회로기판(6)에 형성된 다수개의 실장홀(미도시)에 서브스트레이트(1)의 저면으로 돌출 형성된 리드(4)들을 각각 삽입하여 실장하게 된다.
그러나, 상기와 같은 종래 반도체 패키지는 인쇄회로기판(6)의 실장홀에 삽입하는 방식의 실장만 가능하고, 실장 후 반도체 칩(2)의 전기적 테스트가 불가능하며, 패키지의 적층구조를 실현할 수 없으므로 패키지의 고집적화를 구현할 수 없는 문제점이 있었다.
이에 본 고안은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 삽입 실장형 및 표면 실장형의 실장방식을 동시에 가능하게 하고, 실장 후에도 반도체 칩의 전기적 테스트를 가능하게 하며, 패키지의 적층구조를 가능하게 하여 패키지의 고집적화를 구현할 수 있는 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 의한 반도체 패키지를 보인 사시도.
도 2는 도 1의 "A-A"선을 보인 종단면도.
도 3은 종래 기술에 의한 반도체 패키지가 인쇄회로기판에 실장된 상태를 보인 종단면도.
도 4는 본 고안에 의한 반도체 패키지를 보인 종단면도.
도 5는 도 4의 "B-B"선을 보인 종단면도.
도 6a 및 6b는 각각 본 고안에 의한 반도체 패키지가 삽입 실장형 인쇄회로기판에 실장된 상태를 보인 평면도 및 종단면도.
도 7a 및 7b는 각각 본 고안에 의한 반도체 패키지가 표면 실장형 인쇄회로기판에 실장된 상태를 보인 평면도 및 종단면도.
도 8은 본 고안에 의한 반도체 패키지가 삽입 실장형 인쇄회로기판 및 표면 실장형 인쇄회로기판에 동시에 실장된 상태를 보인 종단면도.
도 9는 본 고안에 의한 반도체 패키지에 볼 그리드 어레이 패키지가 적층된 상태를 보인 종단면도.
** 도면의 주요부분에 대한 부호의 설명 **
11 ; 서브스트레이트 11a ; 안착홈
12 ; 반도체 칩 13 ; 와이어
14 ; 몰딩부 15 ; 리드
16 ; 솔더볼
따라서 본 고안은 상기와 같은 목적을 달성하기 위하여, 다수개의 회로선이 배열되며 중앙에 소정 깊이 안착홈이 형성된 서브스트레이트와, 이 서브스트레이트의 안착홈에 안착되는 반도체 칩과, 이 반도체 칩의 상면에 형성된 칩 패드와 상기 서브스트레이트의 회로선들을 각각 전기적으로 연결하는 와이어와, 상기 반도체 칩과 와이어를 보호하기 위해 상기 서브스트레이트의 안착홈에 에폭시 수지를 도포하여 형성되는 몰딩부와, 상기 회로선에 연결되도록 서브스트레이트의 상면 및 저면에 각각 설치되어 외부 연결 단자를 이루는 다수개의 솔더볼 및 리드로 구성되는 것을 특징으로 하는 반도체 패키지를 제공한다.
이하, 본 고안에 의한 반도체 패키지의 실시예를 첨부한 도면에 의거하여 설명하면 다음과 같다.
본 고안에 의한 반도체 패키지는 도 3에 도시한 바와 같이, 다수개의 회로선이 배열되며 중앙에 소정 깊이 단차지도록 안착홈(11a)이 형성된 서브스트레이트(11)와, 이 서브스트레이트(11)의 안착홈(11a)에 안착되는 반도체 칩(12)과, 이 반도체 칩(12)의 상면에 형성된 칩 패드(미도시)와 상기 서브스트레이트(11)의 회로선들을 각각 전기적으로 연결하는 와이어(13)와, 상기 반도체 칩(12)과 와이어(13)를 보호하기 위해 상기 서브스트레이트(11)의 안착홈(11a)에 소정량의 에폭시 수지를 도포하여 형성되는 몰딩부(14)와, 상기 회로선에 연결되도록 상기 서브스트레이트(11)의 저면에 설치되어 외부 연결단자를 이루는 다수개의 리드(15)와, 상기 회로선에 연결되도록 상기 서브스트레이트(11)의 상면에 부착되어 외부 연결단자를 이루는 다수개의 솔더볼(16)로 구성된다.
이와 같은 반도체 패키지는 서브스트레이트(11)의 중앙에 소정 깊이 파여진 안착홈(11a)에 절연성 테이프로 반도체 칩(12)을 부착하는 다이본딩을 진행하고, 상기 반도체 칩(12)의 상면에 형성된 다수개의 칩 패드들과 서브스트레이트(11)에 형성된 회로선들을 각각 와이어(13)로 전기적으로 연결하는 와이어본딩을 진행하며, 인쇄회로기판에 실장시 외부 연결단자를 이루도록 상기 서브스트레이트(11)의 저면에 상기 회로선들과 연결되도록 다수개의 리드(15)들을 부착하는 리드본딩을 진행하고, 상기 반도체 칩(12) 및 와이어(13)를 외부 환경으로부터 보호하기 위해 상기 서브스트레이트(11)의 안착홈(11a)에 에폭시 수지를 주입하여 몰딩공정을 진행하며, 상기 서브스트레이트(11)의 상면에는 외부 연결단자를 이루는 솔더볼(16)을 상기 회로선들에 연결되도록 부착함으로써 제조가 완료된다.
이와 같은 반도체 패키지는 도 6b에 도시한 바와 같이, 인쇄회로기판(17)이 삽입 실장형일 경우 서브스트레이트(11)의 저면에 돌출 형성된 다수개의 리드(15)들을 상기 인쇄회로기판(17)의 실장홈에 삽입하여 실장하고, 인쇄회로기판(17')이 표면 실장형일 경우에는 도 7b에 도시한 바와 같이 서브스트레이트(11)의 상면에 부착된 솔더볼(16)을 상기 인쇄회로기판(17')에 부착하여 리플로우 공정을 거쳐 실장하게 된다.
또한 도 8에 도시한 바와 같이, 삽입 실장형과 표면 실장형의 인쇄회로기판(17)(17') 각각에 실장할 수도 있으며, 도 6에 도시한 바와 같이 다른 종류의 볼 그리드 어레이 패키지를 적층하여 패키지의 고집적화에 기여할 수도 있다.
이상에서 설명한 바와 같이, 본 고안에 의한 반도체 패키지는 삽입 실장형 및 표면 실장형의 실장방식을 동시에 가능하게 하고, 실장 후에도 반도체 칩의 전기적 테스트를 가능하게 하며, 패키지의 적층구조를 가능하게 하여 패키지의 고집적화를 구현할 수 있다.
Claims (1)
- 다수개의 회로선이 배열되며 중앙에 소정 깊이 안착홈이 형성된 서브스트레이트와, 이 서브스트레이트의 안착홈에 안착되는 반도체 칩과, 이 반도체 칩의 상면에 형성된 칩 패드와 상기 서브스트레이트의 회로선들을 각각 전기적으로 연결하는 와이어와, 상기 반도체 칩과 와이어를 보호하기 위해 상기 서브스트레이트의 안착홈에 에폭시 수지를 도포하여 형성되는 몰딩부와, 상기 회로선에 연결되도록 서브스트레이트의 상면 및 저면에 각각 설치되어 외부 연결 단자를 이루는 다수개의 표면실장용 솔더볼 및 삽입실장용 리드로 구성되는 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980010102U KR200231862Y1 (ko) | 1998-06-13 | 1998-06-13 | 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980010102U KR200231862Y1 (ko) | 1998-06-13 | 1998-06-13 | 반도체 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000000606U KR20000000606U (ko) | 2000-01-15 |
| KR200231862Y1 true KR200231862Y1 (ko) | 2001-10-25 |
Family
ID=69517493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980010102U KR200231862Y1 (ko) | 1998-06-13 | 1998-06-13 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200231862Y1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101384342B1 (ko) * | 2012-05-22 | 2014-04-14 | 에스티에스반도체통신 주식회사 | 반도체 패키지 |
| KR20140120749A (ko) * | 2013-04-04 | 2014-10-14 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
-
1998
- 1998-06-13 KR KR2019980010102U patent/KR200231862Y1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101384342B1 (ko) * | 2012-05-22 | 2014-04-14 | 에스티에스반도체통신 주식회사 | 반도체 패키지 |
| KR20140120749A (ko) * | 2013-04-04 | 2014-10-14 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
| KR101580355B1 (ko) * | 2013-04-04 | 2015-12-28 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000000606U (ko) | 2000-01-15 |
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