KR101384342B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 반도체 패키지는 집적회로가 형성된 칩 기판으로 이루어진 회로 부재와, 상기 회로 부재의 일부 영역을 식각하여 형성된 칩 수용부와, 상기 칩 수용부 내에 삽입 설치된 반도체 칩을 포함한다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 두께가 얇으면서 고집적화 및 소형화에 유리한 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지고 있고 고용량의 데이터 처리를 요한다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 패키지는 두께가 얇으면서도 소형화 및 고집적화가 요구되고 있다. 또한 전자 제품의 기능이 복합화됨에 따라 반도체 패키지의 기능 또한 복잡해지고 있으며, 더욱더 반도체 패키지의 고집적화가 필요하다.
본 발명이 해결하고자 하는 과제는 두께가 얇으면서도 고집적화 및 소형화에 유리한 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 의한 반도체 패키지는 집적회로가 형성된 칩 기판으로 이루어진 회로 부재와, 상기 회로 부재의 일부 영역을 식각하여 형성된 칩 수용부와, 상기 칩 수용부 내에 삽입 설치된 반도체 칩을 포함한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 플립칩 방식으로 상기 칩 수용부 내에 삽입 설치되어 있을 수 있다. 상기 칩 기판은 배선 기판 상에 탑재되어 있고, 상기 칩 기판 및 반도체 칩은 상기 배선 기판과 전기적으로 연결되어 있고, 상기 칩 기판 및 반도체 칩은 봉지재로 밀봉되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩 기판은 배선 기판 상에 탑재되어 있고, 상기 칩 기판 상에는 기판 연결 부재로 연결된 제2 칩 기판이 탑재되어 있고, 상기 제2 칩 기판 내에는 제2 반도체 칩이 삽입 설치되어 있고, 상기 제2 칩 기판 및 제2 반도체 칩은 상기 배선 기판과 전기적으로 연결되어 있고, 상기 제1 및 제2 칩 기판들과 상기 제1 및 제2 반도체 칩들은 봉지재로 밀봉되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩 수용부는 상기 회로 부재를 관통하는 관통홈일 수 있다.
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본 발명의 반도체 패키지는 회로 부재 내의 칩 수용부에 반도체 칩이 삽입 설치될 수 있다. 이에 따라, 본 발명의 반도체 패키지는 두께를 얇게 가져갈 수 있어 패키지의 고집적화 및 소형화하는데 유리하다.
또한, 본 발명의 반도체 패키지는 회로 부재내의 칩 수용부에 플립칩 방식을 이용하여 반도체 칩을 삽입 설치할 수 있다. 이에 따라, 본 발명의 반도체 패키지는 그 기능을 다양하게 구성할 수 있어 전자 제품의 복합화 기능에 유기적으로 대응할 수 있고 패키지의 고집적화에도 유리하다.
도 1 및 도 2는 본 발명에 의한 반도체 패키지의 개념을 설명하기 위한 사시도이다.
도 3은 도 1 및 도 2와 비교를 위한 비교예의 반도체 패키지를 도시한 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 및 도 2는 본 발명에 의한 반도체 패키지의 개념을 설명하기 위한 사시도이다. 구체적으로, 도 2는 도 1의 분해 사시도이다.
구체적으로, 본 발명에 의한 반도체 패키지(10)는 회로 부재(12)를 포함한다. 회로 부재(12)는 집적회로가 형성된 칩 기판일 수 있다. 칩 기판에는 집적회로가 형성되므로 반도체 칩이라 칭할 수도 있다. 본 발명에서 칩 기판이라 칭하는 것은 후술하는 바와 같이 회로 부재(12), 즉 칩 기판 내에 다른 반도체 칩(14)이 삽입 설치되기 때문에 혼동을 피하기 위한 것이다. 칩 기판, 즉 반도체 칩은 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다.
회로 부재(12)는 배선 회로가 형성된 배선 기판일 수 있다. 배선 기판은 PCB(print circuit board) 기판일 수 있다. 배선 기판은 배선층이 다층으로 형성된 다층 PCB 기판일 수 있다.
회로 부재(12)의 일부 영역에는 칩 수용부(11)가 형성될 수 있다. 칩 수용부(11)는 회로 부재(12)의 일부 영역을 식각하여 형성된 홈일 수 있다. 칩 수용부(11)는 회로 부재(12) 전체를 관통하는 홈일 수 있다. 칩 수용부(11)는 회로 부재(11) 전체를 관통하지 않고 일부를 남기면서 형성된 홈일 수 있다. 도 1 및 도 2에서는 편의상 칩 수용부(11)가 회로 부재(12) 전체를 관통하는 것을 도시한다.
상기 칩 수용부(11)에는 반도체 칩(14)이 삽입 설치될 수 있다. 반도체 칩(24)은 회로 부재(12)보다 작은 면적을 가질 수 있다. 칩 수용부(11)에는 플립칩 방식으로 반도체 칩(14)을 삽입 설치될 수 있다. 반도체 회로 부재(12) 내의 칩 수용부(11)에 반도체 칩(24)이 삽입 설치되기 때문에 반도체 패키지(10)의 두께를 얇게 가져갈 수 있다.
이와 같이 본 발명의 반도체 패키지(10)는 플립칩 방식을 이용하여 반도체 칩(14)을 삽입 설치할 수 있다. 또한, 본 발명의 반도체 패키지(10)는 두께를 얇게 가져갈 수 있어 패키지를 고집적화 및 소형화하는데 유리하다.
도 3은 도 1 및 도 2와 비교를 위한 비교예의 반도체 패키지를 도시한 사시도이다.
구체적으로, 도 1 및 도 2에서 본 발명의 회로 부재(12) 및 반도체 칩(14)의 두께를 각각 A라 할 경우, 칩 수용부(11)에 반도체 칩(24)이 삽입 설치되기 때문에 본 발명의 반도체 패키지(10)의 두께는 A가 될 수 있다. 또한, 앞서 설명한 바와 같이 본 발명의 반도체 패키지(10)는 칩 수용부(11)에 플립칩 방식으로 반도체 칩(14)을 삽입 설치될 수 있다.
이에 반하여, 도 3에 도시한 바와 같이 비교예의 반도체 패키지(20)는 회로 부재(22) 상에 반도체 칩(24)을 적층하여 구성한다. 도 3에서 비교예의 회로 부재(22) 및 반도체 칩(24)의 두께를 각각 A라 할 경우, 비교예의 반도체 패키지(20)의 두께는 2A가 될 수 있다. 또한, 도 3에 도시한 비교예의 반도체 패키지(20)는 회로 부재(22) 상에 반도체 칩(24)을 적층하기 때문에 플립칩 방식으로 반도체 칩(24)을 회로 부재 상에 설치할 수 없다.
결과적으로, 도 1 및 도 2에 도시한 본 발명의 반도체 패키지(10)는 도 3의 비교예의 반도체 패키지(20)보다 두께를 얇게 가져갈 수 있어 패키지의 고집적화 및 소형화하는데 유리하다.
또한, 도 1 및 도 2에 도시한 본 발명의 반도체 패키지(10)는 비교예의 반도체 패키지(20)와는 다르게 플립칩 방식을 이용하여 반도체 칩(14)을 삽입 설치할 수 있다. 이에 따라, 본 발명의 반도체 패키지(10)는 그 기능을 다양하게 구성할 수 있어 전자 제품의 복합화 기능에 유기적으로 대응할 수 있고 패키지의 고집적화에도 유리하다.
도 4 및 도 5는 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 도면들이다. 구체적으로, 도 5는 도 4의 칩 기판 및 반도체 칩을 도시한 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(50)는 배선 기판(30)을 포함할 수 있다. 배선 기판(30)의 하면에 외부 배선 패드(44b) 및 외부 연결 부재(46)가 설치될 수 있다. 배선 기판의 상면에는 내부 배선 패드(44a)가 형성될 수 있다. 배선 기판(30)은 PCB 기판을 이용할 수 있다. 필요에 따라서, 배선 기판(30)을 리드 프레임으로 구성할 수도 있다.
배선 기판(30) 상에는 도 1에서 설명한 바와 같은 회로 부재(12)로써 칩 기판(32)이 탑재될 수 있다. 칩 기판(32)에는 집적회로가 형성될 수 있다. 칩 기판(32)의 일부 영역에는 도 1에서 설명한 바와 같은 칩 수용부(11)로써 홈(34)이 형성될 수 있다. 홈(34)은 칩 기판(32)에 집적회로를 형성하기 위한 제조 공정, 즉 웨이퍼 제조 공정 동안에 형성될 수 있다.
홈(34)에는 반도체 칩(36)이 플립칩(flip chip) 방식으로 탑재될 수 있다. 반도체 칩(36)의 표면이 아래 방향으로 하면서 홈(34)에 삽입되어 설치될 수 있다. 반도체 칩(36)은 배선 기판(30)과 전기적으로 연결될 수 있다. 반도체 칩(36)의 표면에 형성된 칩 연결 부재(38)가 내부 배선 패드(44a)와 전기적으로 연결될 수 있다. 칩 연결 부재들(38) 사이에는 칩 연결 부재들(38)을 절연하고 배선 기판(30) 상에 부착될 수 있게 필러(40, filler)가 형성될 수 있다. 필러(40)는 접착성을 갖는 절연 물질로 구성될 수 있다.
칩 기판(32)은 배선 기판(30)과 와이어(42)를 이용하여 전기적으로 연결될 수 있다. 칩 기판(32), 반도체 칩(34)은 봉지재(48)로 밀봉한다. 봉지재(48)는 예를 들면, 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 이루어질 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(50)는 두께를 얇게 가져갈 수 있어 패키지의 고집적화 및 소형화하는데 유리하며, 칩 기판(32)에 플립칩 방식을 이용하여 반도체 칩(36)을 삽입 설치할 수 있어 패키지를 다양하게 구성할 수 있어 고집적화에 유리하게 다양한 기능을 구현할 수 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 도 6의 반도체 패키지(50a)는 홈(34a)이 칩 기판(32) 전체를 관통하지 않고 일부에만 형성된 것을 제외하고는 도 4의 반도체 패키지(50)와 동일하다. 도 6에서, 도 4와 동일한 부재에 대한 설명은 편의상 생략한다.
도 6의 반도체 패키지(50a)는 칩 기판(32) 전체를 관통하지 않고 칩 기판(32)의 일부 영역에 칩 수용부로써 홈(34a)이 형성되어 있다. 홈(34a)에는 내부 배선(33)이 형성되어 있다. 내부 배선(33)은 칩 기판(32)에 집적회로를 형성하기 위한 제조 공정, 즉 웨이퍼 제조 공정 동안에 형성될 수 있다. 내부 배선(33)은 칩 기판(32)과 전기적으로 연결되는 배선일 수 있다.
홈(34a)에는 플립칩 방식으로 반도체 칩(36a)이 삽입 설치되고, 칩 연결 부재(38)는 내부 배선(33)을 통하여 칩 기판(32)과 전기적으로 연결될 수 있다. 반도체 칩(36a)은 칩 기판(32)을 통하여 배선 기판(30)과 전기적으로 연결될 수 있다. 이와 같이 구성되는 본 발명의 반도체 패키지(50a)는 반도체 칩(36a) 두께가 얇을 경우 이용할 수 있다.
도 7은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 도 7의 반도체 패키지(50)는 칩 기판(32) 상에 제2 반도체 칩(56)이 삽입 설치된 제2 칩 기판(52)이 적층되어 있는 것을 제외하고는 도 6의 반도체 패키지(50a)와 동일하다. 도 7에서, 도 4 및 도 6과 동일한 부재에 대한 설명은 편의상 생략한다.
도 7의 반도체 패키지(70)는 제1 칩 기판(32) 상에 제2 반도체 칩(56)이 삽입 설치된 제2 칩 기판(52)이 적층되어 있다. 제2 칩 기판(52)은 제1 칩 기판(32)과 마찬가지로 칩 수용부로써 제2 홈(54)이 형성되어 있다. 제2 홈(54)에는 제2 내부 배선(53)이 형성되어 있다. 제2 내부 배선(53)은 제2 칩 기판(52)에 집적회로를 형성하기 위한 제조 공정, 즉 웨이퍼 제조 공정 동안에 형성될 수 있다. 제2 내부 배선(53)은 제2 칩 기판(52)과 전기적으로 연결되는 배선일 수 있다.
제2 홈(54)에는 플립칩 방식으로 제2 반도체 칩(56)이 삽입 설치되고, 칩 연결 부재(58)는 제2 내부 배선(53)을 통하여 제2 칩 기판(52)과 전기적으로 연결될 수 있다. 반도체 칩(56)은 제2 칩 기판(52) 및 와이어(62)를 통하여 배선 기판(30)과 전기적으로 연결될 수 있다. 제1 칩 기판(32) 및 제2 칩 기판(52)은 제1 칩 기판(32) 상에 형성된 기판 연결 부재(64)를 통하여 전기적으로 연결될 수 있다. 제1 칩 기판(32) 및 제2 칩 기판(52)에는 각각 칩 패드(35, 55)들이 형성되어 있을 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(70)는 제1 및 2 반도체 칩(36a, 56) 두께가 얇을 경우 이용할 수 있으며, 제1 및 2 반도체 칩(36a, 56)을 집적할 수 있어 집적도 측면에서 유리하다. 도 7에서, 제1 칩 기판(32) 상에 제2 반도체 칩(56)이 삽입 설치된 제2 칩 기판(52)을 하나만 적층한 것으로 도시하였으나, 필요에 따라 제2 칩 기판(52)을 복수개 적층할 수 도 있다.
도 8은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100)는 도 1에서 설명한 바와 같은 회로 부재(12)로써 배선 회로가 형성된 배선 기판(102)을 포함할 수 있다. 배선 기판(1020)의 하면에 외부 배선 패드(114) 및 외부 연결 부재(116)가 설치될 수 있다. 배선 기판(102)은 PCB 기판을 이용할 수 있다. 필요에 따라서, 배선 기판(102)을 리드 프레임으로 구성할 수도 있다.
배선 기판(102)의 일부 영역에는 도 1에서 설명한 바와 같은 칩 수용부(11)로써 홈(104)이 형성될 수 있다. 홈(104)에는 반도체 칩(106)이 플립칩(flip chip) 방식으로 탑재될 수 있다. 반도체 칩(106)의 표면이 아래 방향으로 하면서 홈(104)에 삽입되어 설치될 수 있다.
반도체 칩(106)은 배선 기판(102)과 전기적으로 연결될 수 있다. 반도체 칩(106)의 표면에 형성된 칩 연결 부재(108)가 배선 기판(102) 내에 형성된 내부 배선 패드(112)와 전기적으로 연결될 수 있다. 내부 배선 패드(112)는 내부 배선(미도시)을 통하여 외부 배선 패드(114)와 전기적으로 연결될 수 있다. 칩 연결 부재들(108) 사이에는 칩 연결 부재들(108)을 절연하고 배선 기판(102) 내에 부착될 수 있게 필러(110, filler)가 형성될 수 있다. 필러(110)는 접착성을 갖는 절연 물질로 구성될 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(100)는 두께를 얇게 가져갈 수 있어 패키지의 고집적화 및 소형화하는데 유리하며, 배선 기판(102)에 플립칩 방식을 이용하여 반도체 칩(106)을 삽입 설치할 수 있다.
도 9는 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 도 9의 반도체 패키지(200)는 배선 기판(102) 상에는 기판 연결 부재(218)로 연결된 제2 배선 기판(202)과, 제2 배선 기판(202) 상에 탑재된 제2 반도체 칩(208)을 포함하는 제2 반도체 패키지(250)가 적층되어 있는 것을 도 8의 반도체 패키지(100)와 동일하다. 도 9에서, 도 8 과 동일한 부재에 대한 설명은 편의상 생략한다.
도 9의 반도체 패키지(200)는 제1 배선 기판(102) 상에 기판 연결 부재(218)를 통하여 전기적으로 연결된 제2 배선 기판(202)이 위치한다. 기판 연결 부재(218)는 배선 패드(120, 212)간을 연결할 수 있다. 제2 배선 기판(202) 상에는 제2 반도체 칩(208)이 적층되어 있을 수 있다. 예컨대, 제2 반도체 칩(208)은 제1 칩(208a) 및 제2 칩(208b)로 구성될 수 있으며, 물론, 더 많은 반도체 칩이 적층될 수 있다. 제1 칩(208a) 및 제2 칩(208b)은 면적이 다른 칩일 수 있다.
제1 및 2 칩(208a, 208b)은 접착층(206, 210)을 이용하여 제2 배선 기판(202)에 접착될 수 있다. 제2 반도체 칩(208)은 와이어(214)를 이용하여 제2 배선 기판(202)의 배선 패드(204)에 전기적으로 연결될 수 있다. 제2 배선 기판(202) 상에 탑재된 제2 반도체 칩(208) 및 와이어(214) 봉지재(48)로 밀봉될 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(200)는 제1 배선 기판(102)에 매립 설치된 제1 반도체 칩(106)을 이용하여 두께를 낮출 수 있으며, 제1 및 2 반도체 칩(106, 208)을 집적할 수 있어 집적도 측면에서 유리하다.
도 10은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 도 10의 반도체 패키지(300)는 제1 배선 기판(102) 상의 봉지층(135) 내에 형성된 기판 연결 부재(322)로 연결된 제2 배선 기판(302)과, 제2 배선 기판(302) 상에 탑재된 제2 반도체 칩(308)을 포함하는 제2 반도체 패키지(350)가 적층되어 있는 것을 도 8및 도 9의 반도체 패키지(100)와 동일하다. 도 10에서, 도 8 및 도 9 과 동일한 부재에 대한 설명은 편의상 생략한다.
도 10의 반도체 패키지(300)는 제1 배선 기판(102) 상에 반도체 칩(106)을 밀봉하는 봉지재(315)가 형성될 수 있다. 봉지재(315)는 반도체 칩(106)을 보다 더 완벽하게 보호할 수 있다. 제1 배선 기판(102) 상의 봉지재(315)를 가공하여 배선 기판(102)의 배선 패드(120)를 노출하는 관통 비아홀(317)이 형성되어 있을 수 있다. 관통 비아홀(317) 내에는 기판 연결 부재(322)가 형성되어 있을 수 있다. 기판 연결 부재(322)는 제1 기판 연결 부재(318) 및 제2 기판 연결 부재(320)로 나누어 형성될 수 있다.
제1 배선 기판(102) 상의 봉지재(315) 내에 위치하는 기판 연결 부재(322)를 통하여 전기적으로 연결된 제2 배선 기판(302)이 위치한다. 기판 연결 부재(322)는 배선 패드(120, 301)간을 연결할 수 있다. 이렇게 봉지재(315) 내에 형성된 기판 연결부재를 통하여 제1 배선 기판(102)과 제2 배선 기판(302)을 연결할 경우 반도체 패키지(300)의 두께를 낮출 수 있다.
제2 배선 기판(302) 상에는 제2 반도체 칩(308)이 적층되어 있을 수 있다. 예컨대, 제2 반도체 칩(308)은 제1 칩(308a) 및 제2 칩(308b)로 구성될 수 있으며, 물론, 더 많은 반도체 칩이 적층될 수 있다. 제1 칩(308a) 및 제2 칩(308b)은 도 9와 다르게 면적이 동일한 칩일 수 있다.
제1 및 2 칩(308a, 308b)은 접착층(306, 310)을 이용하여 제2 배선 기판(302)에 접착될 수 있다. 제1 및 제2 칩(308a, 308b)은 와이어(314)를 이용하여 제2 배선 기판(302)의 배선 패드(304)에 전기적으로 연결될 수 있다. 제2 배선 기판(302) 상에 탑재된 제2 반도체 칩(308) 및 와이어(314)는 봉지재(316)로 밀봉될 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(300)는 제1 배선 기판(102)에 매립 설치된 제1 반도체 칩(106)을 이용하여 두께를 낮출 수 있으며, 봉지층(315) 내에 기판 연결 부재(322)를 설치하여 패키지 두께를 낮출 수 있다. 또한, 본 발명의 반도체 패키지(300)는 제1 및 2 반도체 칩(106,308)을 집적할 수 있어 집적도 측면에서 유리하다.
도 11은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 본 발명의 일 실시예에 의한 반도체 패키지(400)는 배선 기판(102)의 하부에 칩 수용부로써 홈(404)이 형성되어 있고, 배선 기판(102)의 상부에 제2 반도체 칩(426)을 포함하는 제2 반도체 패키지(450)가 적층되는 것을 제외하고는 도 8과 동일하다.
배선 기판(102)의 하부에는 도 1에서 설명한 바와 같은 칩 수용부(11)로써 홈(404)이 형성될 수 있다. 홈(404)에는 반도체 칩(106)이 플립칩(flip chip) 방식으로 탑재될 수 있다. 반도체 칩(106)은 배선 패드(112) 및 내부 배선(미도시)을 통하여 배선 기판(102)과 전기적으로 연결될 수 있다.
배선 기판(102) 상에는 제2 반도체 칩(426)을 포함하는 제2 반도체 패키지(450)가 적층될 수 있다. 제2 반도체 칩(426)은 플립칩 방식으로 배선 기판(102)에 접착될 수 있다. 반도체 칩(426)의 표면에 형성된 칩 연결 부재(428)가 배선 기판(102) 내에 형성된 내부 배선 패드(432)와 전기적으로 연결될 수 있다. 배선 기판(102) 상의 제2 반도체 칩(426)은 봉지재(420)로 밀봉될 수 있다. 봉지재(420)는 칩 연결 부재들(428) 사이를 절연할 수 있다.
이와 같이 구성되는 본 발명의 반도체 패키지(400)는 배선 기판(102)의 하면에 제1 반도체 칩(106)을 삽입 설치할 수 있으므로 두께를 얇게 가져갈 수 있어 패키지의 고집적화 및 소형화하는데 유리하며, 배선 기판(102)에 플립칩 방식을 이용하여 반도체 칩(106)을 삽입 설치할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 집적회로가 형성된 칩 기판으로 이루어진 회로 부재;
    상기 회로 부재의 일부 영역을 식각하여 형성된 칩 수용부; 및
    상기 칩 수용부 내에 삽입 설치된 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 칩은 플립칩 방식으로 상기 칩 수용부 내에 삽입 설치되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 칩 기판은 배선 기판 상에 탑재되어 있고, 상기 칩 기판 및 반도체 칩은 상기 배선 기판과 전기적으로 연결되어 있고, 상기 칩 기판 및 반도체 칩은 봉지재로 밀봉되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 칩 기판은 배선 기판 상에 탑재되어 있고, 상기 칩 기판 상에는 기판 연결 부재로 연결된 제2 칩 기판이 탑재되어 있고, 상기 제2 칩 기판 내에는 제2 반도체 칩이 삽입 설치되어 있고,
    상기 제2 칩 기판 및 제2 반도체 칩은 상기 배선 기판과 전기적으로 연결되어 있고, 상기 제1 및 제2 칩 기판들과 상기 제1 및 제2 반도체 칩들은 봉지재로 밀봉되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 칩 수용부는 상기 회로 부재를 관통하는 관통홈인 것을 특징으로 하는 반도체 패키지.

  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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