JP2967344B2 - 積層型半導体パッケージモジュール及び積層型半導体パッケージモジュールの製造方法 - Google Patents

積層型半導体パッケージモジュール及び積層型半導体パッケージモジュールの製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば、ボールグ
リッドアレイ（Ball Grid Array ；以下、ＢＧＡと称
す）等の積層型半導体パッケージモジュール及びその製
造方法に関し、特に、半導体の高集積化を図る技術に関
する。
【０００２】
【従来の技術】従来の半導体パッケージ、例えば、図５
に示すようなＢＧＡ半導体パッケージの構成において
は、非導電性の基板本体11の上面に、複数のチップパッ
ド（図示せず）を有する半導体チップ13が接着剤15によ
り付着される。基板本体11の内部には、半導体チップ13
への配線となる複数の電導線（図示せず）が内設され、
半導体チップ13のチップパッドと電導線の一端とが複数
の金属ワイヤ17により電気的に夫々接続される。また、
基板本体11の上面には、半導体チップ13と金属ワイヤ17
とを密封するエポキシ（EPOXY ）化合物が盛上成形され
た成形部18が形成され、基板本体11の下面の各電導線の
他端に、複数のソルダーボール19が付着される。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された半導体パッケージにおいては、基板本体
11の上面に成形部18を形成する構成であるため、半導体
パッケージを効率的に積層することができず、例えば、
高集積メモリモジュールの製造が困難であるという不具
合な点があった。
【０００４】そこで、本発明はこのような従来の課題に
鑑み、基板本体に形成されたキャビティ内部に半導体チ
ップを収納すると共に、キャビティ内部に成形部を形成
するようにすることで、高集積化を図り得る積層型半導
体パッケージモジュール及び積層型半導体パッケージモ
ジュールの製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】このため、請求項１記載
の発明は、半導体チップと、該半導体チップが収納され
るキャビティが上面かつ略中央部に形成され、かつ、当
該半導体チップへの配線となる複数の電導線が内設され
た非導電性の基板本体と、前記半導体チップと電導線の
一端とを電気的に接続する導電性ワイヤと、前記基板本
体のキャビティに充填され、前記半導体チップと導電性
ワイヤとを密封する密封部材と、を含んで構成される半
導体パッケージを複数積層して形成された積層型半導体
パッケージモジュールであって、前記キャビティは、上
面が略水平に形成された段部を有する形状をなし、前記
キャビティ周囲の基板本体には、該基板本体の上面と下
面とを貫通する複数のビアホールが形成され、前記電導
線は、前記段部の上面とビアホール内部とを接続するよ
うに設けられたことを特徴とする。
【０００６】かかる構成によれば、半導体パッケージを
複数積層して積層型半導体パッケージモジュールが形成
されるので、制限された面積内で高集積化が行われる。
また、上記のような段部及び電導線の構成は、従来より
もワイヤボンディング工程を容易にすると共に、ワイヤ
の高さ及び長さを縮小させる。
【０００７】請求項２記載の発明は、前記複数のビアホ
ールの内部に充填された導電性物質と、該導電性物質と
電気的に接続しつつ、前記基板本体の上面及び下面に夫
々形成される導電性の外部端子と、をさらに含んだ構成
であることを特徴とする。
【０００８】かかる構成によれば、導電性物質は基板本
体内に内設された各電導線の電気信号を基板本体の上面
及び下面に伝達する役割を行い、且つ、各外部端子は基
板本体を複層に積層するとき、或いは、印刷回路基板
（ＰＣＢ）に実装するとき、各基板本体間、又は基板本
体と印刷回路基板間の電気的な接続を容易にさせる。
【０００９】請求項３記載の発明は、半導体チップへの
配線となる複数の電導線が内設された非導電性の基板本
体を製作する工程と、該基板本体の上面かつ略中央部
に、上面が略水平に形成された段部を有し、かつ、前記
半導体チップが収納されるキャビティ（Cavity）を形成
する工程と、該キャビティ周囲の基板本体に、該基板本
体の上面と下面とを貫通する複数のビアホール（Via Ho
le）を夫々形成する工程と、前記キャビティ底面上に、
前記半導体チップを付着する工程と、該半導体チップと
前記電導線の一端とを複数の導電性ワイヤにより電気的
に夫々接続するワイヤボンディング工程と、前記キャビ
ティ内部に、前記半導体チップと導電性ワイヤとを密封
する密封部材を充填する工程と、を施して半導体パッケ
ージを製造した後、前記半導体パッケージの各ビアホー
ルが略一直線上に整列するように、該半導体パッケージ
を複数積層する工程と、該整列された各ビアホールの内
部に、導電性物質を充填する充填工程と、該導電性物質
と電気的に接続されるように、前記最上層の半導体パッ
ケージの上面と最下層の半導体パッケージの下面とに複
数の導電性の外部端子を夫々形成する端子形成工程と、
を含んで構成され、前記基板本体を製作する工程では、
前記電導線が前記キャビティの段部の上面とビアホール
の内部とを接続するように設けられることを特徴とす
る。
【００１０】かかる構成によれば、制限された面積内で
高集積化した積層型半導体パッケージモジュールを製造
することが可能で、上記ビアホールにより各積層型半導
体パッケージを整列して積層することが一層容易にな
る。
【００１１】請求項４記載の発明は、前記充填工程は、
前記整列された各ビアホールの内部に、ソルダーバー
（Solder Bar）を挿入する工程と、該ソルダーバーをリ
フロー（Reflow）させて凝固させる工程と、を含んだ構
成であることを特徴とする。
【００１２】かかる構成によれば、半導体チップの電気
的信号が、ソルダーバーを介して外部に伝達される。
【００１３】
【発明の実施の形態】以下、本発明に係る積層型半導体
パッケージモジュール及び積層型半導体パッケージモジ
ュールの製造方法を添付した図面に基づいて説明する。
本発明の一実施形態に係る半導体基板においては、図１
に示すように、パターン化された複数の電導線22（詳細
は後述する）が内設された非電導性の基板本体21が形成
され、該基板本体21の上面かつ略中央部に、上面が略水
平に形成された段部23を有するキャビティ（Cavity）24
が切刻形成されている。該キャビティ24の周囲の基板本
体11には、上記基板本体11の上面と下面とを貫通する複
数のビアホール（Via Hole）25が穿孔形成されている。
ここで、上記各電導線22は、その一端が上記段部23の上
面に露出され、その他端が上記各ビアホール25内に露出
するように内設されている。
【００１４】また、上記各ビアホール25の内部は、ソル
ダーバーのような導電性物質からなる金属バー（Metal
Bar ）26により充填され、上記基板本体21の上面及び下
面には、金属バー26の両端に夫々電気的に接続された電
導性の外部端子27が夫々付着されている。ここで、上記
金属バー26及び外部端子27は、必要に応じて選択的に構
成することができる。
【００１５】又、本発明の一実施形態に係る半導体パッ
ケージは、上述した半導体基板を用いて半導体パッケー
ジをパッケージングしたもので、その構成においては、
図２に示すように、上記キャビティ24の底面上に、接着
剤等の接着部材31を媒介して付着された半導体チップ33
と、該半導体チップ33と上記各電導線22の一端とを電気
的に接続した複数の導電性ワイヤ35と、上記半導体チッ
プ33と上記各ワイヤ35とを密封すべく、上記キャビティ
24内に充填されたエポキシ（EPOXY ）化合物等からなる
成形化合物37と、を含んで構成されている。
【００１６】更に、図３（Ａ）〜（Ｄ）に基づいて本発
明の一実施形態に係る半導体パッケージの製造方法を説
明すると、先ず、図３（Ａ）に示すように、パターン化
された複数の電導線22が内設された非電導性の基板本体
21を製作し、該基板本体21の上面かつ略中央部に、上面
が略水平に形成された段部23を有したキャビティ24を切
刻形成した後、該キャビティ24の周囲の基板本体21に、
該基板本体21の上面と下面とを貫通する複数のビアホー
ル25を穿孔形成する。このとき、上記各電導線22は、そ
の一端が上記段部23の上面に露出され、その他端が上記
ビアホール25内に露出するようにパターニングされてい
る。
【００１７】次いで、図３（Ｂ）に示すように、上記キ
ャビティ24の底面上に、接着剤等の接着部材31を媒介に
して半導体チップ33を付着し、該半導体チップ33と上記
各電導線22との間を導電性ワイヤ35により夫々電気的に
接続するワイヤボンディング工程を行う。次いで、図３
（Ｃ）に示すように、上記キャビティ24内に、成形化合
物37を充填し、上記半導体チップ33と上記各ワイヤ35と
を密封する成形工程を行う。
【００１８】次いで、図３（Ｄ）に示すように、上記各
ビアホール25内に、ソルダーバーのような導電性物質か
らなる金属バー26を充填する充填工程並びに、上記各金
属バー26の両端に、電気的に接続するように上記基板本
体21の上面及び下面にソルダーボールのような導電性の
外部端子27を夫々付着する工程を選択的に施して構成す
ることもできる。上記充填工程は、上記各ビアホール25
内にソルダーバーを挿入する工程と、該ソルダーバーを
リフロー（Reflow）させて凝固させる工程と、を夫々施
すようになっている。
【００１９】又、図４（Ａ）〜（Ｃ）に基づいて本発明
の一実施形態に係る積層型半導体パッケージモジュール
の製造方法を説明すると、先ず、図４（Ａ）に示すよう
に、図３（Ｄ）に図示された各半導体パッケージ100,11
0,120 を複層に積層するが、このとき、各半導体パッケ
ージ100、110、120 に穿孔形成された複数のビアホール25
を利用し正確に整列積層する。即ち、各半導体パッケー
ジ100、110、120 のビアホール25が略一直線上に整列する
ように、半導体パッケージ100、110、120 を積層すること
で、半導体パッケージ100、110、120 が正確に整列積層さ
れる。
【００２０】次いで、図４（Ｂ）に示すように、上記整
列された各ビアホール25内に導電性物質からなる金属バ
ー26を夫々充填する充填工程を行うが、該充填工程は、
上記整列された各ビアホール25内にソルダーバーを挿入
する工程と、それらソルダーバーをリフローさせて凝固
させる工程と、を施すようになっている。最後に、図４
（Ｃ）に示すように、上記最上層の半導体パッケージ12
0 の上面及び最下層の半導体パッケージ100 の下面に、
上記各金属バー26の両端と電気的に接続するように、複
数の導電性の外部端子27を付着する工程を施して、本発
明に係る積層型半導体パッケージモジュールの製造を終
了する。
【００２１】
【発明の効果】以上説明したように、本発明に係る積層
型半導体パッケージモジュールによれば、半導体パッケ
ージを複数積層して積層型半導体パッケージモジュール
が形成されるので、制限された面積内で高集積化を行う
ことができる。また、本発明に係る半導体パッケージモ
ジュールの製造方法によれば、半導体パッケージモジュ
ールを容易に製造することができる。さらに、積層型半
導体パッケージモジュールを製造する際に、半導体パッ
ケージに穿孔形成された複数のビアホールが略一直線上
に整列するように積層すれば、各パッケージを正確に整
列積層することができると共に、ビアホール内に充填さ
れた導電性物質により各半導体チップを正確かつ簡単に
電気的に接続し得るという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体基板を示し
た断面図
【図２】 本発明の一実施形態に係る半導体パッケージ
を示した断面図
【図３】 本発明の一実施形態に係る半導体パッケージ
の製造方法を示し、（Ａ）は第１工程図、（Ｂ）は第２
工程図、（Ｃ）は第３工程図、（Ｄ）は第４工程図
【図４】 本発明の一実施形態に係る積層型半導体パッ
ケージモジュールの製造方法を示し、（Ａ）は第１工程
図、（Ｂ）は第２工程図、（Ｃ）は第３工程図
【図５】 従来のボールグリッドアレイ（ＢＧＡ）半導
体パッケージの構成を示した断面図
【符号の説明】
２１：基板本体 ２２：電導線 ２３：段部 ２４：キャビティ（Cavity） ２５：ビアホール（Via Hole） ２６：金属バー ２７：外部端子 ３１：接着部材 ３３：半導体チップ ３５：導電性ワイヤ ３７：成形化合物 １００、１１０、１２０：半導体パッケージ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−226456（ＪＰ，Ａ) 特開 平８−204056（ＪＰ，Ａ) 特開 平９−102559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 23/52

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップと、 該半導体チップが収納されるキャビティが上面かつ略中
    央部に形成され、かつ、当該半導体チップへの配線とな
    る複数の電導線が内設された非導電性の基板本体と、 前記半導体チップと電導線の一端とを電気的に接続する
    導電性ワイヤと、 前記基板本体のキャビティに充填され、前記半導体チッ
    プと導電性ワイヤとを密封する密封部材と、 を含んで構成される半導体パッケージを複数積層して形
    成された積層型半導体パッケージモジュールであって、 前記キャビティは、上面が略水平に形成された段部を有
    する形状をなし、 前記キャビティ周囲の基板本体には、該基板本体の上面
    と下面とを貫通する複数のビアホールが形成され、 前記電導線は、前記段部の上面とビアホール内部とを接
    続するように設けられたこと を特徴とする積層型半導体
    パッケージモジュール。
  2. 【請求項２】前記複数のビアホールの内部に充填された
    導電性物質と、 該導電性物質と電気的に接続しつつ、前記基板本体の上
    面及び下面に夫々形成される導電性の外部端子と、 を含んだ構成である請求項１記載の積層型半導体パッケ
    ージモジュール。
  3. 【請求項３】半導体チップへの配線となる複数の電導線
    が内設された非導電性の基板本体を製作する工程と、 該基板本体の上面かつ略中央部に、上面が略水平に形成
    された段部を有し、かつ、前記半導体チップが収納され
    るキャビティを形成する工程と、 該キャビティ周囲の基板本体に、該基板本体の上面と下
    面とを貫通する複数のビアホールを夫々形成する工程
    と、 前記キャビティ底面上に、前記半導体チップを付着する
    工程と、 該半導体チップと前記電導線の一端とを複数の導電性ワ
    イヤにより電気的に夫々接続するワイヤボンディング工
    程と、 前記キャビティ内部に、前記半導体チップと導電性ワイ
    ヤとを密封する密封部材を充填する工程と、 を施して半導体パッケージを製造した後、 前記半導体パッケージの各ビアホールが略一直線上に整
    列するように、該半導体パッケージを複数積層する工程
    と、 該整列された各ビアホールの内部に、導電性物質を充填
    する充填工程と、 該導電性物質と電気的に接続されるように、前記最上層
    の半導体パッケージの上面と最下層の半導体パッケージ
    の下面とに複数の導電性の外部端子を夫々形成する端子
    形成工程と、 を含んで構成され、 前記基板本体を製作する工程では、前記電導線が前記キ
    ャビティの段部の上面とビアホールの内部とを接続する
    ように設けられることを特徴とする積層型半導体パッケ
    ージモジュールの製造方法。
  4. 【請求項４】前記充填工程は、 前記整列された各ビアホールの内部に、ソルダーバーを
    挿入する工程と、 該ソルダーバーをリフローさせて凝固させる工程と、 を含んだ構成である請求項３記載の積層型半導体パッケ
    ージモジュールの製造方法。
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