KR100578660B1 - 반도체 패키지의 구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 패키지에 관한 것으로써, LOC(Lead On Chip)형 패키지의 구조를 개선하여 CSP(Chip Scale Package)형 패키지로의 구현이 가능하도록 함과 함께 다수의 반도체 패키지를 손쉽게 적층하여 사용할 수 있도록 한 것이다.

이를 위해 본 발명은 리드프레임(2)과 반도체칩(1)이 와이어(5)로써 서로 연결되어 있고, 상기 리드프레임, 반도체칩, 와이어는 몰드재(4)에 의해 몰딩된 반도체 패키지에 있어서, 상기 몰드재의 내부에 위치된 리드프레임(2)의 일면에 반도체칩(1)의 신호가 외부 단자로 전달될 수 있도록 그 일면은 외부로 노출될 수 있도록 함과 함께 그 외주면은 상기 몰드재에 의해 타 구성부분과 함께 몰딩되는 연결단자(20)를 구비하여서 됨을 특징으로 하는 반도체 패키지의 구조가 제공된다.

또한, 상기와 같은 구조의 반도체 패키지를 제조하기 위해 리드프레임(2)을 구성하는 내부리드(2a)의 어느 한 면에 전도성 물질로 이루어진 연결단자(20)의 일측 부착부(22)를 접착부재(3a)로써 접착하는 연결단자 접착단계와, 반도체 패키지를 리드온칩 형태로 구성할 경우 상기 내부리드의 일면에 반도체칩(1)의 일면을 접착물(3)로써 접착하는 반도체칩 실장단계와, 상기와 같이 구성된 리드프레임(2)의 내부리드(2a) 끝단과 반도체칩(1)의 패드(1a)간을 와이어(5)로써 전기적으로 연결하는 와이어 본딩단계와, 상기 와이어 본딩단계후 연결단자(20)의 각 부착부(22)중 외부 단자(도시는 생략함)와 연결되는 측면을 제외한 나머지 부분과 반도체칩(1), 리드프레임(2), 와이어(5)등을 몰딩재(4)로써 몰딩하는 몰딩단계가 순차적으로 이 루어짐을 특징으로 하는 반도체 패키지의 제조방법이 제공된다.

적층형 반도체 패키지, 리드프레임, 연결단자, LOC형 반도체 패키지

Description

반도체 패키지의 구조 및 그 제조방법{structure for semiconductor-package and manufacture method of it}

도 1 은 종래 일반적인 LOC 타입의 반도체 패키지를 나타낸 단면도

도 2 는 본 발명에 따른 단품 패키지용 LOC 타입의 반도체 패키지를 나타낸 단면도

도 3 은 본 발명에 따른 적층 패키지용 LOC 타입의 반도체 패키지를 나타낸단면도

도 4 는 본 발명에 따른 연결단자를 나타낸 사시도

도 5a 는 일반적인 리드프레임에 연결단자가 부착된 상태를 나타낸 구성도

도 5b 는 연결단자가 부착된 리드프레임에 반도체칩을 실장한 상태를 나타낸 구성도

도 5c 는 리드프레임과 반도체칩을 와이어로써 본딩하는 상태를 나타낸 구성도

도 5d 는 와이어본딩된 반도체칩과 리드프레임을 몰딩하는 상태를 나타낸 구성도

도 6 는 본 발명에 따른 각 반도체 패키지를 서로 적층한 상태를 나타낸 구성도

도면의 주요부분에 대한 부호의 설명

20. 연결단자 30. 솔더볼

본 발명은 반도체 패키지 분야에 관한 것으로서, 더욱 상세하게는 일반적인 엘오씨(LOC;Lead On Chip)형 반도체 패키지의 구조를 개선하여 그 크기를 더욱 소형화 시킬 수 있도록 함과 함께 다수개의 패키지를 적층하여 사용할 수 있도록 한 것이다.

최근 반도체 장치의 고집적화, 메모리 용량의 증가, 신호 처리속도 및 소비 전력의 증가, 다기능화 및 고밀도 실장의 요구 등이 가속화되는 추세에 따라 반도체 패키지의 중요성이 증가되고 있다.

이와 같은 반도체 패키지는 그 형태 및 크기와 기타 여러 요건에 따라 다양한 종류를 이루고 있으며, 이러한 각종 반도체 패키지중 리드온칩(이하, “LOC”라 한다)형 반도체 패키지에 관해 설명하면 다음과 같다.

일반적으로 LOC 반도체 패키지(10)는 도시한 도 1 와 같이 반도체칩(1)의 저면에 리드프레임(lead frame)(2)이 에폭시와 같은 접착제(3)에 의해 직접 접촉되어 있고, 그 외측으로 에폭시 몰딩 컴파운드(Epoxy Moulding Compound;이하, “몰드재”라고 한다)(4)에 의해 몰딩된 상태를 이루고 있다.

이 때, 상기 리드프레임은 몰드재(4)를 기준으로 하여 그 내측에 위치된 상 태로써 상기 반도체칩의 저면에 부착된 내부리드(inner lead)(2a)와, 상기 몰드재의 외측에 위치된 상태로써 메인보드와 같은 외부 연결단자에 실장되는 외부리드(outer lead)(2b)가 서로 일체화되어 이루어져 있으며, 상기 내부리드는 와이어(일반적으로 Au/Al 와이어가 주로 사용됨)(5)로써 반도체칩(1)의 전극 단자인 패드(1a)와 전기적으로 연결되어 있다.

또한, 상기에서 반도체칩(1)의 패드(1a)는 칩의 중앙부분에 형성되어 있어서 리드프레임(2)의 내부리드(2a)가 상기 패드에 영향을 주지 않고도 칩의 저면에 부착이 가능함과 함께 와이어(5) 본딩도 원활히 수행될 수 있고, 상기 내부리드는 외부리드(2b)에 일체로 연결되어 있음에 따라 별도로 구성된 외부 연결단자와 전기적인 접속이 이루지게 된다.

그러나 전술한 바와 같은 종래 LOC 반도체 패키지(10)는 외부 입/출력단자와 연결되는 외부리드(2b)가 몰드재(4)의 측부를 통해 외부로 돌출 절곡된 형태임에 따라 상기와 같은 반도체 패키지(10)를 PCB상에 실장할 경우 그 전체적인 실장면적이 상기 반도체 패키지의 크기에 비해 더욱 넓어지게 된다.

이에 따라 전술한 바와 같은 LOC 반도체 패키지를 칩스케일패키지(CSP;Chip Scale Package)와 같이 실장면적이 반도체칩 사이즈(size) 정도에 까지 좁게하기란 거의 불가능하다.

또한, 현재 일반적인 추세가 다수의 반도체 패키지를 서로 적층하여 전기적으로 연결시킴으로써 보다 좁은 실장면적에서도 보다 많은 반도체 패키지를 실장할 수 있도록 하는데 있다는 것을 감안한다면 전술한 형태의 LOC 반도체 패키지는 상 호간의 적층구조가 복잡하게 이루어지도록 구성되어 있음에 따라 상기와 같은 현 추세에 적용하기란 쉽지 않은 문제점이 있다.

이 이외에도 전술한 LOC 반도체 패키지를 PCB(Printed Circuit Board) 등에 실장할 경우 상기 LOC 반도체 패키지의 리드프레임을 구성하는 외부리드에 납땜등의 방법을 사용하여 실장을 행함에 따라 그 연결의 신뢰성이 그다지 좋지 않은 문제점 역시 가지고 있다.

본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출한 것으로서, LOC형 반도체 패키지의 구조를 개선하여 CSP 반도체 패키지로의 구현이 가능하도록 함과 함께 다수의 반도체 패키지를 손쉽게 적층하여 사용할 수 있도록 하는데 그 목적이 있다.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 형태에 따르면, 리드프레임과 반도체칩이 와이어로써 서로 연결되어 있고, 상기 리드프레임, 반도체칩, 와이어는 몰드재에 의해 몰딩된 반도체 패키지에 있어서, 상기 몰드재의 내부에 위치된 리드프레임의 일면에 반도체칩의 신호가 외부 단자로 전달될 수 있도록 그 일면은 외부로 노출될 수 있도록 함과 함께 그 외주면은 상기 몰드재에 의해 타 구성부분과 함께 몰딩되는 연결단자를 구비하여서 됨을 특징으로 하는 반도체 패키지의 구조가 제공된다.

또한, 상기와 같은 반도체 패키지를 제조하기 위해 리드프레임을 구성하는 내부리드의 어느 한 면에 전도성 물질로 이루어진 연결단자의 일측 부착부를 접착부재로써 접착하는 연결단자 접착단계와, 상기와 같이 구성된 리드프레임의 내부리드 끝단과 반도체칩의 패드간을 와이어로써 전기적으로 연결하는 와이어 본딩단계와, 상기 와이어 본딩단계후 연결단자의 각 부착부중 외부 단자와 연결되는 측면을 제외한 나머지 부분과 반도체칩, 리드프레임, 와이어등을 몰딩재로써 몰딩하는 몰딩단계가 순차적으로 이루어짐을 특징으로 하는 반도체 패키지의 제조방법이 제공된다.

이하, 본 발명의 구성을 일 실시예로 도시한 첨부된 도 2 내지 도 6d 를 참고로 하여 더욱 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 따른 단품 패키지용 LOC 타입의 반도체 패키지를 나타낸 단면도이고, 도 3 은 본 발명에 따른 적층 패키지용 LOC 타입의 반도체 패키지를 나타낸단면도이며, 도 4 는 본 발명에 따른 연결단자를 나타낸 사시도이고, 도 5a 내지 도 5d는 본 발명에 따른 반도체 패키지의 제조과정을 나타낸 구성도이며, 도 6 은 본 발명에 따른 각 반도체 패키지를 서로 적층한 상태를 나타낸 구성도로서, 본 발명은 리드프레임(2)의 내부리드(2a) 일측면에 반도체칩(1)의 신호가 외부 단자로 전달될 수 있도록 그 일면은 외부로 노출됨과 함께 그 외주면은 몰드재(4)에 의해 타 구성부분과 함께 몰딩되는 연결단자(20)를 전도성 접착제 등과 같은 접착부재(3a)로써 부착하여서 된 것이다.

또한, 상기 연결단자의 각 부분중 외부로 노출된 면에는 솔더볼(30)을 부착하여 여타 반도체 패키지와의 적층 혹은 PCB(Printed Circuit board)(40)와 같은 기판상에 실장이 원활히 이루어질 수 있도록 한다.

이 때, 상기와 같은 연결단자(20)는 그 몸체(21)를 전체적으로 내부가 빈 원통형으로 형성하여 그 내부에 접착물의 유입이 가능하도록 하고, 그 양측 끝단은 평판형의 부착부(22)를 형성하여 타 부분(연결단자와 접합되는 타 구성품의 면)과의 접촉이 원활히 이루어질 수 있도록 한다.

또한, 상기 연결단자에 부착되는 솔더볼(30)은 반도체칩(1)의 신호가 연결단자(20)를 통해 PCB(40)나 혹은 다른 회로와 연결될 수 있도록 함과 함께 그 크기가 리드프레임의 외부리드(2b)에 비해 매우 작음에 따라 반도체 패키지의 실장면적을 줄일 수 있을 뿐만 아니라 그 실장력의 우수함으로 인해 기존 리드프레임과 PCB와의 부착보다 더욱 우수한 부착효과를 얻을 수 있다.

한편, 전술한 바와 같이 구성된 반도체 패키지는 그 자체가 단품으로 사용될 경우와 둘 이상의 반도체 패키지를 상호 적층하여 사용할 경우 등 여러 가지 경우가 있는데, 이중 상기 반도체 패키지가 단품으로 사용할 경우 혹은 적층되어 사용하되 그 위치가 여타 반도체 패키지의 최 상부측에 적층되는 반도체 패키지의 경우에는 몰드재 내부에 몰딩된 리드프레임을 제외한 나머지 리드프레임 즉, 상기 리드프레임의 외부리드(2b)를 싱귤레이션(singulation)등과 같은 방법으로 절단한다.

반면, 둘 이상의 반도체 패키지가 적층되어 사용하되 그 위치가 적층되는 각 반도체 패키지중 최 상부측에 적층되는 반도체 패키지를 제외한 나머지 반도체 패키지의 경우에는 각 패키지를 구성하는 외부리드(2b) 끝단을 타 반도체 패키지의 연결단자(20)가 위치된 면에 대응될 수 있도록 반도체 패키지의 몰드재(4) 면상을 따라 상기 연결단자에 대응하는 위치까지 절곡 형성한다.

이하, 상기와 같은 구조의 반도체 패키지중 LOC(Lead On Chip)형태의 반도체 패키지를 제조하기 위한 방법을 토대로 하여 본원 발명을 보다 구체적으로 설명하면 다음과 같다.

먼저, 리드프레임(2)을 구성하는 내부리드(2a)의 어느 한 면에 전도성 물질로 이루어진 연결단자(20)를 전도성 접착제(3a)로써 부착한다.

이 때, 상기 연결단자는 대량생산을 위해 타 구성품과는 별도로 구성하는 것이 바람직 하며, 이렇게 구성된 연결단자(20)는 도시한 바와 같이 리드프레임(2)의 내부리드(2a) 상면에 세워진 상태 즉, 상기 내부리드의 면상에 대하여 직교된 상태로써 부착한다.

상기와 같이 구성된 리드프레임(2)의 내부리드(2a)에 반도체칩(1)의 일면을 전도성 접착제와 같은 접착물(3)로써 부착한 후 상기 내부리드의 끝단과 반도체칩의 패드(1a)간을 와이어(5)로써 전기적으로 연결한다.

이후, 몰딩기기(50)를 이용하여 몰딩재(4) 그 내부에 투입함으로써 반도체칩 및 와이어의 보호를 위한 몰딩을 행하게 되는데, 이 때, 상기 리드프레임의 내부리드(2a)에 부착된 연결단자(20)의 일측면인 내부리드(2a)에 부착된 측의 반대측면 즉, 도면상 상부측 면은 반도체 패키지의 외부에 대하여 노출된 상태를 이루도록 하여야 하며, 이와 같은 과정을 거쳐 전(前) 공정이 완료된다.

상기와 같은 공정이 완료된 후에는 후(後) 공정을 수행하게 되는데, 이 때에는 반도체 패키지의 사용 목적에 따라 각각 틀려지게 되므로 각 상황에 따른 공정 의 진행을 보다 구체적으로 설명하면 다음과 같다.

첫째, 반도체 패키지를 단품으로 구성할 경우 기 전술한 각 공정을 수행하여 몰딩공정 까지를 행한 후 싱귤레이션(singulation) 작업을 행함으로써 리드프레임(2)의 외부리드(2b)를 절단하게 된다.

이는, 상기 반도체 패키지의 외부로 노출된 연결단자(20)에 솔더볼(30)을 부착함으로써 외부리드(2b)가 아닌 연결단자(20)를 통해 PCB(40)등과 같은 외부 입/출력 단자와 전기적으로 연결할 수 있기 때문이다.

이 때, 상기 연결단자와 PCB간의 전기적 연결은 우선, 접착제등과 같은 접착부재(3a)로써 반도체 패키지의 외부로 노출된 연결단자(20)에 솔더볼(30)을 부착한 후 BGA(Ball Grid Array)형 반도체 패키지와 같이 단순히 PCB 상에 얹으면 된다.

둘째, 전술한 반도체 패키지를 적층형으로 구성할 경우에는 반도체 패키지의 몰딩을 행한 후 리드프레임(2)의 포밍(forming) 작업을 행하여 외부리드(2b) 끝단이 연결단자(20)가 노출된 측면의 반대측면인 반도체 패키지의 면상에 밀착된 상태로써 절곡 형성한다.

이는, 기 전술한 단품의 반도체 패키지 경우와는 달리 다수의 반도체 패키지를 적층할 수 있도록 하기 위함이다.

즉, 도시한 도 6과 같이 두 개의 반도체 패키지를 서로 적층한 상태에서는 최 하측에 위치되는 반도체 패키지(이하, “제1패키지”라 한다)(100)가 PCB상에 실장되는 연결단자(120) 이외에도 그 바로 상측에 적층되는 반도체 패키지(이하, “제2패키지”라 한다)(200)와의 전기적인 연결이 가능하도록 구성하여야 함에 따 라 전술한 바와 같이 제1패키지(100)를 구성하는 리드프레임(102)의 외부리드(102b)를 단품 패키지와는 달리 바로 싱귤레이션(singulation) 하지 않고 포밍작업을 우선 행함으로써 상기 제1패키지의 외부리드(102b) 끝단이 제2패키지(200)의 연결단자(220)에 대응되는 위치 즉, 도시한 바와 같이 제1패키지(100)의 상면에 위치되도록 형성하는 것이다.

이 때, 상기 제1패키지의 외부리드(102b)는 몰드재(104)의 면상에 밀착된 상태를 이루게 하는게 바람직 한데, 이는 그 전체적인 크기(부피)를 작게 함과 함께 외부 여타 물질과의 접촉을 최대한 방지할 수 있기 때문이다.

한편, 전술한 바와 같이 각 적층형 반도체 패키지의 구성이 완료된 상태에서 둘 혹은 그 이상의 반도체 패키지간을 서로 적층하고자 할 때에는 우선, 각 반도체 패키지(100)(200)의 각 연결단자(120)(220)에 솔더볼(solder-ball)(30)을 부착한 후 최하부에 위치된 제1패키지(100)는 PCB(40)상에 실장하고, 제2패키지(200)는 상기 PCB상에 실장된 제1패키지(100)의 상부에 실장함으로써 적층을 행한다.

이 때, 상기 각 패키지간(100)(200)의 적층은 PCB상에 실장된 제1패키지(100)의 외부리드(102b)에 상부측에 제2패키지(200) 연결단자(220)를 밀착시킨후 상호간을 리플로우 시킴으로써 완료된다.

또한, 상기에서 더 많은 반도체 패키지의 적층을 원할경우에는 단순히 전술한 바와 같이 적층된 반도체 패키지(100)(200)중 제2패키지(200)의 상측에 또 다른 반도체 패키지를 기 전술한 방법과 동일하게 순차적으로 반복함으로써 쉽게 이룰 수 있다.

한편, 전술한 바와 같은 단품 혹은 적층형 반도체 패키지는 굳이 LOC 형태의 반도체 패키지에만 구성할 수 있는 것이 아닌 반도체 패키지중 리드프레임에 다이패들(die paddle)이 구성된 형태의 반도체 패키지에도 적용할 수 있음은 이해 가능하므로 전술한 LOC 형태의 반도체 패키지 구성에만 한정하지는 않는다.

이상에서 설명한 바와 같이 본 발명은 LOC 타입의 반도체 패키지 구조를 개선함으로써 그 개별적인 사용시 실장면적을 최소한으로 줄일 수 있게 됨과 함께 다수의 반도체 패키지를 적층하여 사용하더라도 그 적층이 간편히 이루어지는 효과가 있다.

또한, 본 발명은 솔더볼을 사용하여 PCB등에 직접 실장함으로써 그 작업이 더욱 간편하게 이루어지는 등 전체적인 실장 효율이 상승하는 효과가 있다.

Claims (7)

1. 리드프레임과 반도체칩이 와이어로써 서로 연결되어 있고, 상기 리드프레임, 반도체칩, 와이어는 몰드재에 의해 몰딩된 반도체 패키지에 있어서,

   상기 몰드재의 내부에 위치된 리드프레임에 접착제를 통해 일단이 접착되고 반도체칩 신호가 외부 단자로 전달될 수 있도록 타단이 외부로 노출됨과 함께 그 외주면은 상기 몰드재에 의해 타 구성부분과 함께 몰딩되며 그 내부로 접착제의 유입이 가능하도록 내부가 빈 원통형으로 형성된 몸체와, 상기 몸체의 양끝단에 상기 몸체와 일체로 형성되며 상기 리드프레임 및 외부 연결위치에 안정적으로 실장되도록 평판형 구조를 갖는 부착부로 구성되는 연결단자를 구비하여서 됨을 특징으로 하는 반도체 패키지 구조.
2. 제 1 항에 있어서,

   외부로 노출된 연결단자의 일측면에 솔더볼을 부착하여 상기 솔더볼에 의해 여타 반도체 패키지와의 적층 혹은 PCB(Printed Circuit board)와 같은 기판상에 실장이 이루어질 수 있도록 한 것을 특징으로 하는 반도체 패키지의 구조.
3. 삭제
4. 제 1 항 내지 제 2 항중 어느 한 항에 있어서,

   전술한 바와 같이 구성된 반도체 패키지를 둘 이상 적층하여 사용할 경우 적층되는 반도체 패키지의 외부리드 끝단을 타 반도체 패키지의 연결단자가 위치된 면에 대응될 수 있도록 반도체 패키지의 몰드재 면상을 따라 상기 연결단자에 대응하는 위치까지 길게 구부려진 것을 특징으로 하는 반도체 패키지의 구조.
5. 리드프레임을 구성하는 내부리드의 어느 한 면에 전도성 물질로 이루어진 연결단자의 일측 부착부를 접착부재를 이용하여 접착하는 연결단자 접착단계와,

   반도체 패키지를 리드온칩 형태로 구성할 경우 상기 내부리드의 일면에 반도체칩의 일면을 접착부재를 이용하여 접착하는 반도체칩 실장단계와,

   상기와 같이 구성된 리드프레임의 내부리드 끝단과 반도체칩의 패드간을 와이어를 이용하여 전기적으로 연결하는 와이어 본딩단게와,

   상기 와이어 본딩단계후 연결단자의 각 부착부중 외부 단자와 연결되는 측면을 제외한 나머지 부분과 반도체칩, 리드프레임, 와이어를 몰딩재로써 몰딩하는 몰딩단계가 순차적으로 이루어짐을 특징으로 하는 반도체 패키지의 제조방법..
6. 제 5 항에 있어서,

   전술한 반도체 패키지를 단품으로 구성할 경우 몰딩을 행한 후 싱귤레이션(singulation) 작업을 행하여 리드프레임의 외부리드를 절단하는 싱귤레이션 단계와,

   상기 싱귤레이션 단계후 외부로 노출된 연결단자에 솔더볼(solder-ball)을 부착하는 솔더볼 부착단계를 더 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법.
7. 제 5 항에 있어서,

   다수의 반도체 패키지를 적층하여 사용할 수 있도록 적층형으로 구성할 경우 몰딩단계 후 포밍(forming) 작업을 행하여 리드프레임의 외부리드 끝단이 연결단자의 반대측에 위치되도록 형성하는 단계와,

   상기 포밍 단계후 외부로 노출된 연결단자에 솔더볼을 부착하는 단계와,

   상기 솔더볼이 부착된 반도체 패키지의 연결단자에 또 다른 반도체 패키지의 외부리드를 접촉시키는 단계를 더 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법.

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