JPH07307405A - ソルダボールを用いた半導体パッケージおよびその製造方法 - Google Patents

ソルダボールを用いた半導体パッケージおよびその製造方法

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JPH07307405A
JPH07307405A JP7019410A JP1941095A JPH07307405A JP H07307405 A JPH07307405 A JP H07307405A JP 7019410 A JP7019410 A JP 7019410A JP 1941095 A JP1941095 A JP 1941095A JP H07307405 A JPH07307405 A JP H07307405A
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JP
Japan
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semiconductor package
semiconductor
lead frame
solder
sealing body
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JP7019410A
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English (en)
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Heung Sup Chun
興燮 錢
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SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 外部接続用リードを露出しなくパッケージを
積層して記憶容量を拡張させ得る半導体パッケージおよ
びその製造方法を提供することである。 【構成】 封止剤の上面または下面の一方または両方に
内部リードに連通する複数のホールを形成し、ホールに
導体を充填するとともに封止体の一方の面に突出される
ソルダボールを形成する。このような半導体パッケージ
は、チップを分離させるソーイング工程、チップをリー
ドに付着させるダイアタッチ工程、チップの端子とイン
ナリード間を金属線を用いて連結させるワイヤボンディ
ング工程、インナリードに連通される複数のホールを形
成し、半導体チップとリードフレームおよび金属線を密
封させるモルディング工程、封止体のホールに導体を充
填した後リフローソルダリングを進行して封止体の上下
面にソルダボールを突出形成させるソルダリング工程と
から構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はソルダボール（はんだボ
ール）を用いた半導体パッケージおよびその製造方法に
関するもので、詳しくは外部接続用リードを露出しなく
パッケージを積層して記憶容量を拡張させ得るソルダボ
ールを用いた半導体パッケージおよびその製造方法に関
するものである。
【０００２】
【従来の技術】従来、一般的にソルダボールを用いたパ
ッケージとしては、図６に示されるようなプラスチック
ＢＧＡ（Ball Grid Arrays）パッケージが広く知られて
いる。図６において、符号１は半導体チップを示すもの
で、前記半導体チップ１はその下部に設置された印刷回
路基板２上に接着剤３により付着される。そして、前記
印刷回路基板２の下部に形成されたソルダレジスト（so
lder resist)４には所定距離をおいて円形のソルダボー
ル５を受容するために複数のホールｓが形成される。
【０００３】一方、前記半導体チップ１は金属ワイヤ７
によりリード８に接触連結される。そして前記リード８
の所定部位には貫通孔６が形成され、前記貫通孔６には
金属パターン（図示せず）が形成される。そして、前記
半導体チップ１およびワイヤ７の外部は封止樹脂剤９に
より密封される。
【０００４】前記のように構成された従来の半導体パッ
ケージは次のような工程により製造される。
【０００５】まず、半導体チップ１を印刷回路基板２上
に接着剤を用いて付着固定させるダイボンディング工程
と、前記半導体チップ１とリード８を電気的に連結する
ワイヤボンディング工程と、前記ワイヤボンディングさ
れた半導体チップ１、リード８および金属ワイヤ７をモ
ルディングする封止樹脂剤９を形成するモルディング工
程と、前記リード８を支持しているダムバー（図示せ
ず）などを切断してリード８を所定形態に屈曲形成する
トリム／フォーミング（trim/forming）工程の順に進行
される。
【０００６】
【発明が解決しようとする課題】前記のような工程によ
り製造された半導体パッケージは、半導体チップとリー
ドフレームのインナリードをワイヤボンディング工程に
より結線するとともにアウタリードを外部に突出させる
ので、半導体パッケージの小型化および薄型化が難しい
欠点がある。また、従来の半導体パッケージは、記憶容
量を拡張するために複数のパッケージを積層する場合、
パッケージをただ水平方向に設置して記憶容量を拡張す
るため、空間を大きく占める欠点がある。
【０００７】したがって、本発明の目的はリードを側面
に突出させなく、パッケージの上下面に形成されたソル
ダボールを用いてリードから発生する曲がりまたは浮か
されを防止するとともにソルダボールを電気端子として
使用することによりパッケージを垂直方向に積層しやす
く構成された半導体パッケージを提供することにある。
【０００８】本発明の他の目的はソルダボールをスクリ
ーンプリンテンィグ、ドッティングまたは電気めっきお
よび蒸着などを用いて形成させることにより、パッケー
ジ製造工程中のフォーミング工程がなくされるので、工
程を単純化するとともにパッケージを薄型化し得る半導
体パッケージ製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記のような本発明の目
的を達成するために、本発明による半導体パッケージ
は、封止体の上面または下面の一方または上面および下
面の両側にそれぞれ内部リードに連通する複数のホール
を形成し、前記ホールに導体を充填するとともに封止体
の一方の面に突出されるソルダボールを形成させる。
【００１０】また前記のような目的を達成するために、
本発明による半導体パッケージの製造方法は、半導体チ
ップを個別的に分離させるソーイング（Sawing）工程
と、半導体チップをリードフレームのリードに接着部材
を用いて付着させるダイアタッチ（Die Attach）工程
と、リードフレームに接着された半導体チップの端子と
リードフレームのインナリード間を金属線を用いて電気
的に連結させるワイヤボンディング（Wire Bonding）工
程と、インナリードに連通される複数のホールを形成
し、半導体チップとリードフレームおよび金属線を密封
させるモルディング（Molding)工程と、封止体のホール
に導体を充填した後、リフローソルダリングを進行して
封止体の上下面にソルダボールを突出形成させるソルダ
リング（Soldering)工程とから構成される。
【００１１】
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。
【００１２】図１は本発明の一実施例を示す図面であ
る。まず、図１Ａはワイヤボンディング方法を示すもの
で、符号１２ｂはパドルであり、前記パドル１２ｂの上
部にはパッド（Pad)を有する半導体チップ１１が安着さ
れるように構成される。また、前記半導体チップ１１の
パッドはインナリード１２ａ，１２ａの一端部がワイヤ
のような電気的接続部材１３により相互連結接続され
る。そして、前記半導体チップ１１と、前記インナリー
ド１２ａとパドル１２ｂを含んだリードフレーム１２な
どは封止体１４により取囲まれる。
【００１３】一方、前記封止体１４の上面または下面の
一方には、インナリード１２ａに連通されるように複数
のホール１４ａ，１４ａが形成される。そして、前記ホ
ール１４ａには外部に突出するソルダボール１５を設け
て外部信号伝達用電気端子として使用することとなる。
すなわち、本発明は封止体１４の両側に突出するアウタ
リード（図示せず）を除去し、封止体１４の表面に内側
のリードに連通するソルダボール１５を形成し、このソ
ルダボール１５を用いて基板（図示せず）に実装してア
ウタリードの役割を代わりにするように構成したもので
ある。
【００１４】図１ＢはＬＯＣ（Lead On Chip）方法を示
すもので、図１Ａと異なり、パドルを使用しなく、リー
ドフレーム１２のインナリード１２ａの下面にポリイミ
ドフィルム（Polyimide Film）１６，１６を介してイン
ナリード１２ａと半導体チップ１１を付着させた後、ワ
イヤのような接続部材１３により前記インナリード１２
ａと半導体チップ１１を電気的に連結する。そして、ソ
ルダボール１５を形成する方法は図１Ａの方法と同じで
あるので、ここではその説明を繰返さない。
【００１５】図１Ｃはタップ（Tap)タイプの半導体パッ
ケージに本発明の一実施例を適用したものである。図１
Ｃはリードフレーム１２のインナリード１２ａの下面に
ソルダバンプ１７，１７を設置してインナリード１２ａ
と半導体チップ１１を連結させたものである。すなわ
ち、図１Ｃは図１Ｂに使用された接続部材１３とポリイ
ミドフィルム１６の代わりにソルダバンプ１７を使用し
たものである。
【００１６】本発明の一実施例を適用した前記のような
種々の半導体パッケージにおいては、それぞれ半導体チ
ップ１１とリードフレーム１２および接続部材１３が封
止体１４により密封されており、前記封止体１４の下部
にはその下部面からインナリード１２ａまたはリードフ
レーム１２に連通されるホール１４ａが形成され、この
ホール１４ａにはソルダボール１５が前記封止体１４の
外部に突出するように形成されている。
【００１７】一方、前記のような半導体を構成すること
において、封止樹脂体１４の上面または下面のいずれか
の一面に形成されたホール１４ａは図３Ａに示すように
所定の間隔をおいて一直線状に配列されることができ、
図３Ｂに示すようにジグザグ形態に配列されることもで
きる。
【００１８】図２Ａ〜図２Ｃは本発明の他の実施例を示
すものである。まず本発明の他の実施例においては、図
２Ａ〜図２Ｃに示すように、封止体１４の上面および下
面の両側に複数のホール１５を形成し、前記ホール１４
に導体を充填した後、リフローオブン（Reflow Oven)
（図示せず）を通過させてリフローソルダリングするこ
ととなる。この際に、前記ホール１４にソルダボール１
５を形成してパッケージの積層実装を可能にするととも
に積層時、ソルダの特性により自体整列されるので容易
に積層することができる。そして、前記構成の他の構成
は前述した一実施例と同じになる。
【００１９】そして、図２Ｂおよび図２Ｃはパドルを使
用しなかったもので、封止体１４の上下面の両側に複数
のホール１５を設けることを除き、図２Ｂおよび図２Ｃ
に示した本発明の一実施例と同じに構成される。
【００２０】一方、本発明の他の実施例も本発明の一実
施例と同様にホール１４ａ，１４ｂを一直線状にまたは
ジグザグ形態に配列することができる。
【００２１】このように構成される本発明によるソルダ
ボールを用いた半導体パッケージを製造することにおい
て、図５に示すように、ソーイング（Sawing）工程によ
り半導体チップ１１が個別的に分離される。そして、ダ
イアタッチ（Die Attach）工程では、ウェハから分離さ
れた半導体チップ１１をリードフレーム１２のインナリ
ード１２ａに接着部材１６を用いて付着する。その後、
ワイヤボンディング（Wire Bonding）工程では、リード
フレーム１２に接着された半導体チップ１１のパッドと
リードフレーム１２のインナリード１２ａ間を高純度の
金属（たとえば金（Ａｕ）、アルミニウム（Ａｌ）、銅
（Ｃｕ））線を用いて電気的に連結する。本発明の実施
例で、金属線は接続部材１３として記載された。
【００２２】一方、モルディング（Molding)工程では、
半導体チップ１１と前記リードフレーム１２のインナリ
ード１２ａおよび前記接続部材１３を密封し、この際に
各インナリード１２ａの上下面にはインナリード１２ａ
に連通されるように複数のホール１４ａを形成する。そ
して、前記モルディング工程後、ソルダリング（Solder
ing)工程では、前記封止体１４のホール１４ａに導体を
充填した後、リフロソルダリングを進行して封止体１４
の表面にソルダボール１５を突出形成させる。この場
合、ソルダボール１５を形成する工程では、ソルダペー
スト（Solder Paste) をスクリーンプリンティングする
かまたはドッティング（Dotting)する方法により形成す
ることができ、また、ソルダペーストを電気めっき方法
および蒸着方法により形成することができる。
【００２３】一方、前記ソルダリング工程後には、従来
に類似である方法によりトリミング（Trimming）工程お
よびマーキング（Marking)工程を順次進行して本発明の
実施例のような半導体パッケージを製造することとな
る。そして、図２Ａ〜図２Ｃのように、ホール１４ａ，
１４ｂを形成することにおいて、既存のモルディング工
程に使用される金型（図示せず）に、ホール１４ａ，１
４ｂを形成するための構造を付設してモルディング工程
を進行すると、密封される封止体１４の上面または下面
の一方の面に、かつ封止体１４の上下面の両側の面に所
定の大きさのホール１４ａ，１４ｂが形成される。
【００２４】一方、本発明の他の実施例のように、前記
封止体１４の上下面の両側にホール１４ａ，１４ｂを形
成した半導体は積層実装に適合するもので、このような
半導体パッケージを複数積層して実装する構造が図４に
図示されている。
【００２５】図４は４つの半導体パッケージ２０を積層
して、その容量を４倍に拡張したものを示す断面図であ
る。前記各々の半導体パッケージ２０は互いにソルダボ
ール１５が電気的に接続され、一体的に実装されてい
る。すなわち、半導体パッケージ２０の積層がより容易
に行なわれることとなる。
【００２６】
【発明の効果】以上詳述したように、本発明による半導
体パッケージは、従来の半導体のアウタリードの代わり
にソルダボールを用いるので、従来のようなリードフォ
ーミング工程をなくすことができ、これにより従来のリ
ードをフォーミングするときに発生する不良（リードの
曲がりまたは浮かされ現象など）を防止することがで
き、さらに突出されたリードがないのでパッケージの取
扱いが容易であるという効果がある。
【００２７】また本発明による半導体は容易に薄型化す
ることができ、ソルダボールを外部信号伝達用電気端子
として使用できるので、補修およびテスト性能を向上さ
せることができる。
【００２８】一方、本発明によると、複数の半導体パッ
ケージを積層してその容量を拡張させる場合、上下半導
体パッケージの配列が容易に行なわれるので、作業性が
優れ、品質向上を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す図面であって、（Ａ）
はワイヤボンディングタイプパッケージの断面図、
（Ｂ）はＬＯＣタイプパッケージの断面図、（Ｃ）はタ
ップタイプパッケージの断面図である。
【図２】本発明の他の実施例を示す図面であって、
（Ａ）はワイヤボンディングタイプパッケージの断面
図、（Ｂ）はＬＯＣタイプパッケージの断面図、（Ｃ）
はタップタイプパッケージの断面図である。
【図３】本発明の半導体パッケージのホールの配列構造
を示す図面であって、（Ａ）はインラインホールタイプ
パッケージの平面図、（Ｂ）はジグザグホールタイプパ
ッケージの平面図である。
【図４】本発明の半導体パッケージの積層実装構造を示
す断面図である。
【図５】本発明のソルダボールを用いた半導体パッケー
ジの概略的製造工程を示す工程流れ図である。
【図６】従来のＢＧＡパッケージの一部を概略的に示す
断面図である。
【符号の説明】
１ 半導体チップ ２ 印刷回路基板 ３ 接着剤 ４ ソルダレジスト ５ ソルダボール ７ 金属ワイヤ ８ リード ９ 封止樹脂剤 １１ 半導体チップ １２ リードフレーム １２ａ インナリード １３ 接続部材 １４ 封止剤 １４ａ，１４ｂ ホール １５ ソルダボール １６ ポリイミドフィルム １７ ソルダバンプ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、前記半導体チップを支
    持するとともにチップの外部に電気的接続経路を形成す
    るリードフレームと、前記リードフレームのインナリー
    ドと前記半導体チップを電気的に接続連結するための接
    続部材と、前記チップ、リードフレームおよび接続部材
    を樹脂で密封する封止体とを備える半導体パッケージに
    おいて、 前記封止体の上面または下面の一方に内部リードに連通
    する複数のホールを形成し、前記ホールに導体を充填す
    るとともに封止体の一方の面に突出するソルダボールを
    形成したことを特徴とする、ソルダボールを用いた半導
    体パッケージ。
  2. 【請求項２】 前記ホールは前記封止体の上面および下
    面の一方に内部リードに連通するように設置されること
    を特徴とする、請求項１に記載のソルダボールを用いた
    半導体パッケージ。
  3. 【請求項３】 前記ホールは一定間隔をおいて直線状ま
    たはジグザグ状に配置されることを特徴とする、請求項
    １に記載のソルダボールを用いた半導体パッケージ。
  4. 【請求項４】 前記ホールおよびソルダボールはパドル
    を使用しないＬＯＣまたはタップ形態の半導体パッケー
    ジの封止体に適用できることを特徴とする、請求項１に
    記載のソルダボールを用いた半導体パッケージ。
  5. 【請求項５】 半導体チップを個別的に分離させるソー
    イング（sawing）工程と、 前記半導体チップをリードフレームのリードに接着部材
    を用いて付着させるダイアタッチ（Die Attach）工程
    と、 前記フレームに接着された半導体チップの端子とリード
    フレームのインナリード間を金属線を用いて電気的に連
    結させるワイヤボンディング（Wire Bonding）工程と、 前記インナリードに連通される複数のホールを形成し
    て、前記半導体チップとリードフレームおよび金属線を
    密封させるモルディング（Molding)工程と、 前記封止体のホールに導体を充填した後、リフローソル
    ダリングを進行して封止体の上下面にソルダボールを突
    出形成させるソルダリング（Soldering)工程とから構成
    されることを特徴とする、ソルダボールを用いた半導体
    パッケージの製造方法。
  6. 【請求項６】 前記ソルダリング工程では、ソルダペー
    ストをスクリーンプリンティングすることを特徴とす
    る、請求項５に記載の半導体パッケージの製造方法。
  7. 【請求項７】 前記ソルダリング工程では、ソルダペー
    ストをドッティングすることを特徴とする、請求項５に
    記載の半導体パッケージの製造方法。
  8. 【請求項８】 前記ソルダリング工程では、ソルダペー
    ストを電気めっきまたは蒸着することを特徴とする、請
    求項５に記載の半導体パッケージの製造方法。
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