KR20000012444A - 반도체 칩 패키지 구조 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지 구조에 관한 것으로, 특히 메모리 모듈 피씨비 상에 실장되는 반도체 칩의 갯수를 한정된 공간 내에서 최대화할 수 있도록 한 반도체 칩 패키지 구조에 관한 것이다.
종래에는 반도체 칩의 적층시 리드 프레임을 사용하여 이들 칩과 메모리 모듈 피씨비를 전기적으로 연결하였으나, 이는 가공하기도 어려울 뿐만 아니라 부피가 커 공간 활용적인 측면에서 유리하지 못하였다.
따라서, 본 발명은 패턴이 형성된 기판(110)의 상부 및 하부에 각각 솔더 레지스터(114,116)가 형성되고, 그 기판(110)에 형성된 패턴은 비아 홀(117)이 의하여 통전되며, 상기 상부 솔더 레지스터(114)에는 솔더 범프(119)가 형성되어 칩(100) 하부에 형성된 금 범프(102)와 맞닿아 서로 통전됨과 아울러 상기 비아 홀(117) 내부에 솔더 페이스트(153)가 충진되어 그 기판(110)의 하부에 위치한 메모리 모듈 피씨비(150)와 통전 및 접합되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조를 가진다.
이로인해, 먼저 종래와 같이 칩의 적층시 각각의 리드 프레임에 의하여 연결하지 않고, 하나의 기판을 사용하여 다수개의 칩을 접합함으로써 간단한 공정으로 제작이 가능하여 생산성 향상의 효과를 갖으며, 재료비의 절감 효과를 가질 수 있다.
또한, 종래의 경우에는 한 개의 리드 프레임에 하나의 칩밖에 설치할 수 없으므로 대용량 메모리를 제작하기 위해서는 높이 방향으로 적층을 계속 해 나가야 하므로 메모리가 장착되는 공간의 효율성을 확보할 수 없었으나, 본 발명의 경우에는 칩 크기보다 약간 크기가 더해진 정도의 패키지 크기를 갖고 있어 공간의 효율적인 활용을 기대할 수 있다.
마지막으로 종래의 경우에는 칩으로부터 모듈 피씨비까지의 전기적인 연결을 위해 리드 프레임을 사용함으로써 신호 연결 통로가 길어서 신호의 지연 및 왜곡이 발생할 수 있어 고주파수에서 동작하는 메모리의 치명적인 오류를 발생할 수 있으나, 본 발명은 신호선을 금 범프 또는 와이어 본딩에 의하여 모듈 피씨비로 곧바로 연결함으로써 신호의 지연 및 왜곡을 최소화할 수 있다.

Description

반도체 칩 패키지 구조{Silicon Chip Package Structure}
본 발명은 반도체 칩 패키지 구조에 관한 것으로, 특히 메모리 모듈 피씨비 상에 실장되는 반도체 칩의 갯수를 한정된 공간 내에서 최대화할 수 있도록 한 반도체 칩 패키지 구조에 관한 것이다.
메모리 칩의 고집적화는 칩 내부의 메모리 용량 자체를 키우는 방식과, 각각의 메모리 칩을 2개 이상 적층하여 하나의 패키지화 하는 방식으로 크게 나눌수 있다.
따라서, 전자의 경우와 후자의 경우를 병행하여 메모리의 고집적화가 이루어 지는데, 본 발명에서 실현하고자 하는 기술 내용은 후자의 경우이므로 이에 따른 종래의 기술을 설명하고자 한다.
먼저, 도 1 내지 도 4 까지는 종래의 반도체 칩 패키지 구조를 나타낸 도로서, 도 1 의 경우에는 상부 EMC(Epoxy Molding Compound)(1) 내부에 칩(2)이 존재하고, 그 칩(2)은 와이어(3)를 통하여 리드 프레임(4)에 접속된다.
그러므로, 상기 리드 프레임(4)이 상부 EMC(1) 외부로 노출되고, 상기 상부 EMC(1) 하부에 하부 EMC(5)가 위치하여, 그로부터 인출된 리드 프레임(8)이 상기 리드 프레임(4)과 솔더링부(9)에 의하여 접속된다.
그런데, 이러한 구조는 리드 프레임(8)이 메모리 모듈 피씨비의 포인트에 솔더링 등에 의하여 실장된 경우 하부 칩(6)과 상부 칩(2)이 각각 메모리 모듈 피씨비 포인트까지의 거리가 차이가 나게 되므로 전기적 특성의 차이가 나는 문제점이 있다.
도 2 의 경우에는 하나의 EMC(10) 내부에 2개의 칩(11,12)을 실장하고, 그 각각의 칩(11,12)으로부터 리드 프레임(13)을 EMC(10) 외부로 인출하는 구조이다.
즉, 다운 세트 및 업 세트된 리드 프레임(13)을 트랜스퍼 몰딩(transfer molding)을 행한 후에 트림/폼(trim/form)을 같이 진행하는 경우이다.
그런데, 이러한 구조는 2개의 리드 프레임을 동시에 트림/폼을 행함에 따라 정확한 아웃 리드(outlead) 형상이 나오기가 힘들며, 트림을 행할 때 사용하는 트림 펀치(trim punch)등의 마모가 쉽게 발생할 우려가 있다.
도 3 은 이중으로 적층된 상부 및 하부 EMC(14,16)로부터 인출된 리드 프레임(15,17)의 측면 경사각을 조정하여 그 리드 프레임(15,17)의 경사진 측면을 상호 접속시킨 구조이다.
그런데, 이러한 구조는 리드 프레임(15,17)의 측면 경사각을 조정하여 이를 접속하기 위해서는 그 리드 프레임(15,17)이 정확한 각도로 포밍(formming)되어야 하는 문제점이 있다.
마지막으로 도 4 는 이중으로 적층된 상부 및 하부 EMC(18,20)로부터 인출된 리드 프레임(19,21)을 별도의 아웃 리드(22)를 사용하여 연결한 다음 그 별도의 아웃 리드(22)를 메모리 모듈 피씨비에 실장하는 구조이다.
그런데, 이도 마찬가지로 별도의 아웃 리드를 사용하므로 원가 상승의 요인이 발생하고, 적층된 EMC사이의 리드 프레임을 연결하는데 있어 복잡한 공정을 거치게 되어 이 또한 원가 상승의 요인이 되는 문제점이 있다.
따라서, 본 발명은 종래의 이러한 문제점을 감안하여, 리드 프레임의 길이를 최소화하여 전기적인 특성을 향상시키고자 금 범프(Au-bump)를 칩에 적용하고, 적층된 각 EMC로부터 인출되는 리드 프레임을 동시에 트림/폼을 행할 때 발생하는 장비의 마모가 없도록 강도가 약한 글라스 에폭시를 주재료로 사용하는 기판을 적용하며, 그 기판상에 곧바로 비아 홀을 형성하여 금속 도금을 행함으로써 리드 프레임의 포밍이 굳이 필요 없도록 하여 간단한 구조를 갖는 반도체 칩 패키지 구조를 제공하는데 목적이 있다.
도 1 내지 도 4 까지는 일반적인 반도체 칩 적층 패키지 구조를 나타낸 도이다.
도 5 는 본 발명 반도체 칩 패키지 구조의 제 1 실시예를 나타낸 도이다.
도 6 내지 도 19 는 본 발명의 제 1 실시예를 구현하기 위한 공정도를 나타낸 도로서,
도 6 은 반도체 칩에 금 범프를 형성하는 과정을 나타낸 도이고,
도 7 은 반도체 칩이 장착되는 글라스 에폭시 기판의 제작공정을 나타낸 도이고,
도 8 은 에칭 공정을 나타낸 도이고,
도 9 는 에칭 공정이 실현된 기판상에 솔더 레지스터가 형성된 상태를 보여주며,
도 10 은 글라스 에폭시 기판의 상부 및 하부에 솔더 레지스터가 형성된 상태를 보여주는 도이고,
도 11 은 글라스 에폭시 기판에 비아 홀이 형성된 상태를 보여주는 도이고,
도 12 는 비아 홀에 무전해 도금법에 의해 메탈 플레이팅이 형성된 상태를 보여주는 도이고,
도 13 및 도 14 는 칩과의 접합을 위해 글라스 에폭시 기판상에 접착부가 형성된 상태를 보여주는 도이고,
도 15 는 접합부에 의해 글라스 에폭시 기판상에 칩이 접합된 상태를 보여주는 도이고,
도 16 은 패키지 외관을 형성하는 과정을 보여주는 도이고,
도 17 은 패키지 외관이 완성된 상태를 보여주는 도이며,
도 18 은 메모리 모듈 피씨비 상의 솔더 페이스트 과정을 보여주는 도이고,
도 19 는 반도체 칩 패키지와 메모리 모듈 피씨비가 접합되는 상태를 보여주는 도이다.
도 20 은 본 발명의 제 2 실시예를 나타낸 도이다.
도 21 은 본 발명의 제 3 실시예를 나타낸 도이다.
도 22 및 도 23 은 본 발명의 제 3 실시예를 나타낸 도이다.
도 24 는 본 발명의 제 4 실시예를 나타낸 도이다.
도 25 은 본 발명의 제 5 실시예를 나타낸 도이다.
도 26 은 본 발명의 제 6 실시예를 나타낸 도이다.
도 27 및 도 28 은 본 발명이 적용된 상태를 보여주는 도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 칩101 : 전극 패드
102 : 금 범프110 : 기판
111 : 동 박판111' : 상부 비아 홀용 랜드
111'' : 인터 커넥션용 랜드112 : 포토 레지스터
113 : 드라이 필름114 : 상부 솔더 레지스터
115 : 하부 비아 홀용 랜드116 : 하부 솔더 레지스터
117 : 비아 홀118 : 도금층
119 : 솔더 범프120,130 : 접착부
121 : 원형 공140 : EMC
150 : 메모리 모듈 피씨비151 : 솔더용 패드
152 : 스텐실 마스크153 : 솔더 페이스트
이와같은 목적을 달성하기 위한 본 발명 반도체 칩 패키지 구조의 제 1 실시예는, 패턴이 형성된 기판(110)의 상부 및 하부에 각각 솔더 레지스터(114,116)가 형성되고, 그 기판(110)에 형성된 패턴은 비아 홀(117)이 의하여 통전되며, 상기 상부 솔더 레지스터(114)에는 솔더 범프(119)가 형성되어 칩(100) 하부에 형성된 금 범프(102)와 맞닿아 서로 통전됨과 아울러 상기 비아 홀(117) 내부에 솔더 페이스트(153)가 충진되어 그 기판(110)의 하부에 위치한 메모리 모듈 피씨비(150)와 통전 및 접합되도록 구성됨을 특징으로 한다.
상기 기판(110)은 글라스 에폭시 재질을 갖는 기판이며, 솔더 범프(119)는 기판(110)상에 형성된 인터 커넥션용 랜드(111'')에 형성됨을 특징으로 한다.
이와같이 구성된 본 발명의 제 1 실시예를 도 5 내지 도 19 까지를 참조하여 상세히 설명한다.
먼저, 도 6 에 도시한 바와같이 전자회로가 구성된 반도체 칩(100)의 내부와 외부를 연결하기 위하여 알루미늄 재질로 된 전극 패드(101) 위에 금 범프(Au-bump)를 형성시켜 칩을 제작한다.
도 7 은 상기 칩(100) 내부와 외부를 회로적으로 연결하기 위하여 사용하는 기판의 제작 공정을 나타낸 도로서, 절연체로 사용할 수 있는 글라스 에폭시(Glass Epoxy), 폴리머(Polymer) 등의 기판(110)재질 위에 동 박판(111)을 부착시키게 된다.
이때, 트림/폼을 행할 때 발생하는 장비의 마모를 방지하기 위하여 강도가 약한 글라스 에폭시를 사용함이 바람직하다.
상기 동 박판(111)이 부착된 기판(110)상에 에칭 공정을 통하여 패턴을 형성하게 되는데, 도 8A에 도시한 바와같이, 동 박판(111)상에 포토 레지스터(112)를 위치시킨 다음 그 상부에 패턴이 형성된 드라이 필름(113)을 위치시켜 직사광선으로 노광 및 현상 처리한다.
이에따라 도 8B에 도시한 바와같이 직사광선에 노출된 부분이 제거된 포토 레지스터(112')가 남게되고, 이로써 도 8C에 도시한 바와같이 상기 포토 레지스터(112')에 의하여 패턴이 형성된 동 박판(111')이 남게된다.
이후, 패턴이 형성된 동 박판(111') 위에 도 9에 도시한 바와같이 원형 공(114')이 형성된 에폭시 계열의 솔더 레지스터(114)를 형성한다.
이때, 상기 원형 공(114')은 동 박판(111)의 패턴이 있는 부분에 형성되며, 그 원형 공(114')을 통하여 외부로 개방된 동 박판(111)은 인터 커넥션(Interconnection)용 랜드(111'')와 비아 홀(via hole)용 랜드(111')로 구분된다.
상기의 방법으로 도 10에 도시한 바와같이 기판(110)의 하부에도 동 박판과 하부 솔더 레지스터(116)를 형성하여 그 솔더 레지스터(116)의 원형 공을 통하여 하부 비아홀 용 랜드(115)를 외부로 개방시킨다.
이후, 도 11에 도시한 바와같이 마이크로 드릴 또는 레이저 드릴을 이용하여 상부 비아 홀용 랜드(111')로부터 하부 비아 홀용 랜드(115)까지 소정의 지름을 갖는 비아 홀(117)을 가공한다.
이때, 금 도금 또는 메탈/유기물 도금을 진행하여 공기 중에 노출되어 있는 동 박판에 형성된 패턴에 산화막을 형성함과 동시에 추후 진행될 솔더 볼의 형성시 금속간의 안정적인 혼합을 유도하기 위한 배리어(barrier)층을 형성한다.
또한, 도 12에 도시한 바와같이 기 형성된 비아 홀(117)의 내벽에도 무전해 도금 방법으로 금속 도금층(118)을 형성하여 기판(110)에 의하여 분리된 상측 패턴과 하측 패턴이 전기적을 연결되도록 한다.
아울러, 상부에 인터 커넥션용 랜드(111'')에는 솔더를 채워 넣어 솔더 범프(119)를 형성한다.
다음으로 상부 솔더 레지스터(114) 위에 비교적 큰 탄성을 갖는 유기 재질의 절연 페이스트(paste)를 도 13A에 도시한 바와같이 스텐실 프린팅(stencil printing) 하거나 또는 도 13B에 도시한 바와같이 써모 플라스틱 테이프(Thermo-Plastic Tape)를 부착한다.
즉, 기판(110) 상에 접착부(123,130)를 형성하게 되는 것이며, 도 14에 도시한 바와같이 그와같은 접착부(120,130)가 다수개가 형성된다.
상기의 과정에 의하여 반도체 칩과 기판이 제작되면 이를 조립하는 공정을 수행하게 되는데, 도 15에 도시한 바와같이 칩(100)의 표면과 기판(110)상에 형성된 접착부(120,130)가 서로 접착되도록 열압력을 가하면 이의 접착이 완료되어 칩(100)의 금 범프(102)와 솔더 범프(119)가 서로 연결되어 전기적으로 통전된다.
이후, 도 16에 도시한 바와같이 일반적인 패키지 공정에서 통상적으로 사용되는 트랜스퍼 몰딩 방식으로 EMC를 게이트(G)를 통해 소정의 형상을 갖추고 있는 트랜스퍼 몰딩형 금형(TM)안으로 밀어 넣으면, 기판상의 빈 공간이 채워져 일정한 형상의 패키지 외관이 완성된다.
상기와 같이 트랜스퍼 몰딩이 완료되면 도 17에 도시한 바와같이 EMC(140)를 갖는 패키지가 완성된다.
패키지 공정이 완료되면 도 18에 도시한 바와같이 소정의 회로 패턴을 가지고 있는 메모리 모듈 피씨비(150)에 스텐실 마스크(152)를 이용하여 솔더 페이스트(153)를 프린팅하게 된다.
이때, 도면부호 '151'은 솔더용 패드이다.
마지막 공정으로 도 19에 도시한 바와같이 상기의 메모리 모듈 피씨비(150)에 프린트된 솔더 페이스트(153) 위에 완성된 패키지를 올려놓고 고온으로 압착하게 되면 솔더 페이스트(153)가 패키지와 모듈 피씨비(150)간에 금속간 화합물을 형성시키면서 접합이 완료된다.
즉, 솔더 페이스트(153)가 패키지의 금속 도금층(118)이 형성된 비아 홀(117)로 밀려들어가 칩(100)과 모듈 피씨비(150)의 패턴을 통전시키게 되는 것이다.
이와같은 기술 구성은 칩으로부터 메모리 모듈 피씨비까지의 신호 전달선이 짧으므로 외형적인 크기는 물론 신호의 전달 지연이 최소화되어 신호의 고속 전달이 이루어지고, 신호의 왜곡이 줄어들게 되는 것이다.
도 20 은 본 발명 반도체 칩 패키지 구조의 제 2 실시예를 나타낸 도로서, 패턴이 형성된 기판(210)의 상부 및 하부에 각각 솔더 레지스터(214,216)가 형성되고, 그 패턴은 비아 홀(217)에 의해 통전되며, 상기 상부 솔더 레지스터(214)에는 솔더 범프(219)가 형성되어 칩(200) 하부에 형성된 금 범프(202)와 맞닿아 서로 통전됨과 아울러 상기 비아 홀(217)의 하부에는 솔더 볼(253)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 한다.
기본 구조는 본 발명의 제 1 실시예와 비슷하므로, 달라지는 구조에 대해서만 설명한다.
제 1 실시예에서는 메모리 모듈 피씨비(150)와 전기적으로 통전시키기 위하여 모듈 피씨비(150)로부터 솔더 페이스트(153)가 비아 홀(117) 내부에 충진되지만 제 2 실시예에서는 비아 홀(217)이 위치한 하부 즉, 메모리 모듈 피씨비와 접촉되기 위한 부분에 솔더 볼(253)이 볼 그리드 어레이(BGA) 타입으로 설치되는 구조를 갖게되고, 그 솔더 볼(253)의 일부분은 비아 홀(217)의 내부에 삽입되어 있는 구조이다.
이 또한, 솔더 볼(253)에 의하여 메모리 모듈 피씨비와 직접 접촉시키므로 칩(200)으로부터 메모리 모듈 피씨비까지의 거리가 짧게 되어 신호 지연이 발생하지 않는 고속화를 이룰 수 있다.
여기서, 도면 부호 '218'은 비아 홀(217)에 형성된 금속 도금층이고, '220'은 칩(200)과 기판(210)을 접착시키는 접착부이다.
도 21 은 본 발명 반도체 칩 패키지 구조의 제 3 실시예를 나타낸 도로서, 패턴(311,311')이 형성된 기판(310)의 상부 및 하부에 각각 솔더 레지스터(314,316)가 형성되고, 그 패턴(311,311)은 비아 홀(317)에 의해 통전되며, 상기 기판(310)의 패턴(311,311')과 칩(300)은 와이어 본딩(302)에 의하여 연결되고, 기판(310)의 측부에 형성된 절반이 잘라진 비아 홀(h)에 메모리 모듈 피씨비(350)의 솔더 페이스트(353)가 침투되어 통전 및 접합되는 것을 특징으로 한다.
이를 도 21 내지 도 23까지를 참조하여 상세히 설명한다.
칩(300)의 전극 패드(301)가 형성된 면과 기판(310)의 패턴(311)이 와이어 본딩(302)에 의하여 서로 통전되는데, 칩(300)의 전극 패드(301)가 형성된 부분이 윗쪽으로 향하도록 뒤집혀 전극 패드(301)가 형성되지 않은 면이 접착부(320)에 의하여 기판(310)에 접착된다.
상기 칩(300)의 전극 패드(301)와 기판(300) 상에 형성된 패턴(311)은 와이어 본딩(302)에 의하여 연결되므로 서로 통전된다.
또한 기판(310)의 상측 및 하측에 형성된 패턴(311,311')은 비아 홀(317)에 의하여 서로 전기적으로 연결된다.
이때, 상기 기판(310)의 양측 끝단에는 메모리 모듈 피씨비(350)와의 접속을 위한 솔더링용 단자가 구비되는데, 그 솔더링용 단자의 형성과정을 도 23을 참조하여 설명한다.
먼저 도 (a)에 도시한 바와같이 기판(310)의 상부 및 하부에 각각 형성된 패턴(311,311')에 마이크로 드릴 또는 레이저 드릴(D)로 (b)에 도시한 바와같이 비아 홀(H)을 형성한다.
이후 그 비아 홀(H)에 솔더와의 접합을 위하여 니켈이나 금 등으로 도금을 행한 다음 (c)에 도시한 바와같이 드릴에 의하여 그 비아 홀(H)의 절반을 절단하게 된다.
이때, (d)에 도시한 바와같이 잘라진 비아 홀(H)의 내벽이 도금된 상태이므로 (e)에 도시한 바와같이 솔더 페이스트(353)를 열 압착시키면 (f)에 도시한 바와같이 비아 홀(H) 내부로 솔더 페이스트(353)가 충진되어 메모리 모듈 피씨비(350)와 기판(310)은 결합된다.
이러한 전체적인 공정은 도 22A와 도 22B에 도시한 바와같이 기판(310)과 메모리 모듈 피씨비(350)를 압착시키면 솔더 페이스트(353)가 기판(310)의 측면부에 형성된 절반의 비아 홀로 침투되어 융착됨으로써 결합된다.
도 24 는 본 발명 반도체 칩 패키지 구조의 제 4 실시예를 나타낸 도로서, 패턴이 형성된 기판(410)의 상부 및 하부에 각각 솔더 레지스터(414,416)가 형성되고, 그 패턴은 비아 홀(417)에 의해 통전되며, 상기 기판(410)의 중심에는 상측으로부터 하측으로 관통되는 공간부(460)가 형성되고, 칩(400)과 기판(410)의 패턴을 연결하는 와이어 본딩(402)이 공간부(460)를 통하여 배선되도록 구성됨을 특징으로 한다.
이때, 상기 기판(410)의 패턴은 솔더 볼(453)에 의하여 메모리 모듈 피씨비에 접촉된다.
이를 도 24A와 도 24B를 참조하여 설명한다.
칩(400)의 전극 패드(401)가 형성된 면과 기판(410)의 패턴이 와이어 본딩(402)에 의하여 서로 통전되는데, 기판(410)의 중심에 도 24B에 도시한 바와같이 공간부(460)가 형성되어 이 공간부(46)를 통해 와이어 본드(402)가 배선된다.
즉, 기판(410) 상부에 접착된 칩(400)의 전극 패드(401)와 기판(410)상의 패턴이 공간부(460)를 통해 직접 배선되어 최단거리 배선이 이루어짐으로써 신호 전달의 고속화 및 왜곡을 줄일 수 있다.
여기서, 기판(410)의 하부의 패턴과 메모리 모듈 피씨비는 솔더 볼(453)에 의하여 전기적으로 접촉된다.
도 25 는 본 발명 반도체 칩 패키지 구조의 제 5 실시예를 나타낸 도로서, 패턴이 형성된 기판(510)의 상부 및 하부에 각각 솔더 레지스터(514,516)가 형성되고, 그 패턴은 비아 홀(517)에 의해 통전되며, 상기 상부 및 하부 솔더 레지스터(514,516)에는 각각 솔더 범프(519,519')가 형성되어 기판(510)의 상부와 하부에 각각 접착된 칩(500,500)에 각 형성된 금 범프(502,502')와 맞닿아 서로 통전됨과 아울러 상기 기판(510)의 하부에는 솔더 볼(553)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 한다.
기본 구조는 본 발명의 제 2 실시예와 비슷하므로, 달라지는 구조에 대해서만 설명한다.
기판(510)의 상부 및 하부에 칩(500,500')이 장착되는 구조를 가지게 되는데, 그 칩(500,500')의 각각에 구비된 금 범프(502.502')와 기판(510)의 상부 및 하부에 구비된 솔더 범프(519,519')가 서로 맞닿아 접촉되어 전기적으로 통전된다.
즉, 기판(510)의 상하부에 이중으로 칩(500,500')을 접착시킨 구조를 갖게 되는 것이다.
또한, 기판(510)의 하부의 패턴과 메모리 모듈 피씨비는 솔더 볼(553)에 의하여 전기적으로 접촉된다.
도 26 은 본 발명 반도체 칩 패키지 구조의 제 6 실시예를 나타낸 도로서, 패턴(611,611')이 형성된 기판(610)의 상부 및 하부에 각각 솔더 레지스터(614,616)가 형성되고, 그 패턴(611,611')은 비아 홀(617)에 의해 통전되며, 기판(610)의 상부 및 하부에 장착된 각 칩(600,600')은 와이어 본딩(602,602')에 의하여 상기 기판(610)의 패턴(611,611')과 연결되고, 상기 기판(610)의 하부에는 솔더 볼(653)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 한다.
이러한 구조는 본 발명 제 5 실시예와는 금 범프(502,502') 대신 와이어 번딩(602,602')을 사용한다는 점에서 다르다.
즉, 기판(610)의 상부 및 하부에 칩(600,600')이 장착되는 구조를 가지게 되는데, 그 칩(600,600')의 전극 패드(601,601')는 와이어 본딩(602,602')에 의하여 기판(610)의 패턴(611,611')과 전기적으로 연결된다.
그러므로, 칩(600,600')을 기판(610)의 상하부에 이중으로 접착시킨 구조를 갖게 되는 것이다.
또한, 기판(610)의 하부의 패턴과 메모리 모듈 피씨비는 솔더 볼(653)에 의하여 전기적으로 접촉된다.
상기의 기술 내용에 따른 본 발명의 적용 상태는 도 27 및 도 28 에 도시한 바와같다.
일예를 들어 도 27에 도시한 바와같이 설명하면 하나의 기판(110)상에 2 - 4 개의 칩(100)을 패키지화 하면 패키지 1개의 메모리 용량은 증가된다.
즉, "8Mbit * 8(8Mbyte)"의 메모리 용량을 가지고 있는 실리콘 칩 4개를 접합과 동시에 인터커넥션을 진행함으로써 그 출력 단자에서 나오는 전기적인 신호는 "16Mbit * 16(32Mbyte)"의 칩 1개를 사용한 효과를 거둘 수 있다.
또한 이렇게 패키지로 구성된 것을 도 28 에 도시한 바와같이 메모리 모듈 피씨비(150)의 일면에 두 개의 패키지를 솔더링을 이용하여 접합하게 되면 64Mbyte의 용량을 갖는 메모리 모듈이 되며, 양면에 4개의 패키지를 접합하게 되면 128Mbyte의 용량을 갖게 되는 것이다.
이와같이 본 발명 반도체 칩 패키지 구조는 다음과 같은 효과를 갖는다.
1) 종래와 같이 칩의 적층시 각각의 리드 프레임에 의하여 연결하지 않고, 하나의 기판을 사용하여 다수개의 칩을 적층함으로써 간단한 공정으로 제작이 가능하여 생산성 향상의 효과를 갖으며, 재료비의 절감 효과를 가질 수 있다.
2) 종래의 경우에는 한 개의 리드 프레임에 하나의 칩밖에 설치할 수 없으므로 대용량 메모리를 제작하기 위해서는 높이 방향으로 적층을 계속 해 나가야 하므로 메모리가 장착되는 공간의 효율성을 확보할 수 없었으나, 본 발명의 경우에는 칩 크기보다 약간 크기가 더해진 정도의 패키지 크기를 갖고 있어 공간의 효율적인 활용을 기대할 수 있다.
3) 종래의 경우에는 칩으로부터 모듈 피씨비까지의 전기적인 연결 통로가 길어서 신호의 지연 및 왜곡이 발생할 수 있어 고주파수에서 동작하는 메모리의 치명적인 오류를 발생할 수 있으나, 본 발명은 신호선을 금 범프 또는 와이어 본딩에 의하여 모듈 피씨비로 곧바로 연결함으로써 신호의 지연 및 왜곡을 최소화할 수 있다.

Claims (11)

  1. 패턴이 형성된 기판(110)의 상부 및 하부에 각각 솔더 레지스터(114,116)가 형성되고, 그 기판(110)에 형성된 패턴은 비아 홀(117)이 의하여 통전되며, 상기 상부 솔더 레지스터(114)에는 솔더 범프(119)가 형성되어 칩(100) 하부에 형성된 금 범프(102)와 맞닿아 서로 통전됨과 아울러 상기 비아 홀(117) 내부에 솔더 페이스트(153)가 충진되어 그 기판(110)의 하부에 위치한 메모리 모듈 피씨비(150)와 통전 및 접합되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
  2. 제 1 항에 있어서, 상기 기판(110)은 글라스 에폭시 또는 폴리머 재질을 갖는 기판인 것을 특징으로 하는 반도체 칩 패키지 구조.
  3. 제 1 항에 있어서, 상기 솔더 범프(119)는 기판(110)상에 형성된 인터 커넥션용 랜드(111'')에 형성됨을 특징으로 하는 반도체 칩 패키지 구조.
  4. 제 1 항에 있어서, 상기 기판(110)에는 적어도 하나 이상의 칩(100)이 접합되고, 상기 메모리 모듈 피씨비(150)에는 적어도 하나 이상의 기판(110)이 접합되는 것을 특징으로 하는 반도체 칩 패키지 구조.
  5. 패턴이 형성된 기판(210)의 상부 및 하부에 각각 솔더 레지스터(214,216)가 형성되고, 그 패턴은 비아 홀(217)에 의해 통전되며, 상기 상부 솔더 레지스터(214)에는 솔더 범프(219)가 형성되어 칩(200) 하부에 형성된 금 범프(202)와 맞닿아 서로 통전됨과 아울러 상기 비아 홀(217)의 하부에는 솔더 볼(253)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
  6. 패턴(311,311')이 형성된 기판(310)의 상부 및 하부에 각각 솔더 레지스터(314,316)가 형성되고, 그 패턴(311,311)은 비아 홀(317)에 의해 통전되며, 상기 기판(310)의 패턴(311,311')과 칩(300)은 와이어 본딩(302)에 의하여 연결되고, 기판(310)의 측부에 형성된 절반이 잘라진 비아 홀(H)에 메모리 모듈 피씨비(350)의 솔더 페이스트(353)가 침투되어 통전 및 접합되는 것을 특징으로 하는 반도체 칩 패키지 구조.
  7. 패턴이 형성된 기판(410)의 상부 및 하부에 각각 솔더 레지스터(414,416)가 형성되고, 그 패턴은 비아 홀(417)에 의해 통전되며, 상기 기판(410)의 중심에는 상측으로부터 하측으로 관통되는 공간부(460)가 형성되고, 칩(400)과 기판(410)의 패턴을 연결하는 와이어 본딩(402)이 공간부(460)를 통하여 배선되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
  8. 제 7 항에 있어서, 상기 기판(410)의 패턴은 솔더 볼(453)에 의하여 메모리 모듈 피씨비에 접촉되는 것을 특징으로 하는 반도체 칩 패키지 구조.
  9. 패턴이 형성된 기판(510)의 상부 및 하부에 각각 솔더 레지스터(514,516)가 형성되고, 그 패턴은 비아 홀(517)에 의해 통전되며, 상기 상부 및 하부 솔더 레지스터(514,516)에는 각각 솔더 범프(519,519')가 형성되어 기판(510)의 상부와 하부에 각각 접착된 칩(500,500)에 각 형성된 금 범프(502,502')와 맞닿아 서로 통전되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
  10. 제 9 항에 있어서, 상기 기판(510)의 하부에는 솔더 볼(553)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
  11. 패턴(611,611')이 형성된 기판(610)의 상부 및 하부에 각각 솔더 레지스터(614,616)가 형성되고, 그 패턴(611,611')은 비아 홀(617)에 의해 통전되며, 기판(610)의 상부 및 하부에 장착된 각 칩(600,600')은 와이어 본딩(602,602')에 의하여 상기 기판(610)의 패턴(611,611')과 연결되고, 상기 기판(610)의 하부에는 솔더 볼(653)이 구비되어 메모리 모듈 피씨비와 통전되도록 구성됨을 특징으로 하는 반도체 칩 패키지 구조.
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