KR100432136B1 - 칩 스케일 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 베어 칩 레벨의 패키지를 통해 경박 단소화를 실현한다는 것으로, 이를 위하여 본 발명은, 리드 프레임과 골드 와이어 및 밀봉재를 이용하거나 솔더볼과 밀봉재 등을 이용하는 종래의 칩 스케일 패키지와는 달리, 기판의 상부 및 하부에 각 비아홀을 통해 전기적으로 접속되는 다수의 상부 전극 배선과 하부 전극 배선을 형성하고, 각 상부 전극 배선의 종단에 형성된 각 범프 전극에 반도체 칩 내 대응하는 각 패드를 본딩하고, 기판과 패드 부분을 제외한 반도체 칩간을 접착제로 접착하며, 각 하부 전극의 종단에 형성된 각 랜드에 보드와의 접속을 위한 솔더볼을 각각 형성하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기로 패키지를 형성할 수 있는 것이다.

Description

칩 스케일 패키지 및 그 제조 방법{CHIP SCALE PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 소형화, 경량화 등을 실현하는데 적합한 칩 스케일 패키지(CSP : chip scale package) 및 그 제조 방법에 관한 것이다.
최근 들어, 반도체 칩(반도체 소자) 등을 이용하는 거의 모든 전자 시스템(예를 들면, 컴퓨터, PCS, 셀룰러폰, PDA 등)은 소비자(이용자)들의 욕구 충족을 위해 점진적으로 고 기능화 및 경박 단소화 되어 가는 추세이고, 이러한 추세에 순응할 수 있는 설계 및 제조 공정 기술의 발전에 따라 전자 시스템에 채용되는 반도체 칩 또한 고 기능화 및 경박 단소화 되어 가고 있으며, 이러한 추세에 부응하여 반도체 패키지 또한 경박 단소화 되어 가고 있다. 이러한 조건들을 충족시킬 수 있는 기술중의 하나가 패키지 조립 기술의 일종인 칩 스케일 패키지(CSP)이다.
현재로서 알려진 칩 스케일 패키지로는, 일 예로서 도 3 및 도 4에 도시된 바와 같은 것이 있다.
도 3을 참조하면, 전자의 종래 칩 스케일 패키지는, 일본의 후지쓰 등이 주로 사용하는 기술로서, 외부 단자인 리드 프레임(302)과 반도체 칩(304)의 하부에 형성된 솔더볼(306)간을 골드 와이어(308)로 연결하고, 반도체 칩(304)과 리드 프레임(302) 사이에 절연 필름(310)이 형성되며, 밀봉재(312)에 의해 반도체 칩(304)과 리드 프레임(302)이 둘러싸이는 형태로 밀봉되는 구조를 갖는다. 이러한 구조에서 패키지의 크기는 반도체 칩보다 대략 20% 정도 크게 된다.
도 4를 참조하면, 후자의 종래 칩 스케일 패키지는, 미국의 IBM 등이 주로 사용하는 기술로서, FR4, BT, 세라믹 등과 같은 단단한 +재질의 기판(402) 상에 솔더볼(406)을 이용해 반도체 칩(404)이 탑재되고, 반도체 칩(404)과 기판(402) 사이가 밀봉재(408)에 의해 밀봉되며, 기판(402)의 하부에 솔더볼(410)들이 장착되는 구조를 갖는다. 이러한 구조에서 패키지의 크기는, 전자의 경우와 마찬가지로, 반도체 칩보다 대략 20% 정도 크게 된다.
따라서, 상술한 바와 같은 구조를 갖는 종래 칩 스케일 패키지는, 어느 정도의 경박 단소화를 실현할 수는 있지만, 그 구조 및 제조 공정 상의 특성(즉, 리드 프레임 및 골드 와이어의 사용, 솔더볼의 사용 등)상 패키지의 크기를 반도체 칩(즉, 베어 칩)의 크기와 동일하게 하는데는 한계를 가질 수밖에 없었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 베어 칩 레벨의 패키지를 통해 경박 단소화를 실현할 수 있는 칩 스케일 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 다수의 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지에 있어서, 상기 패키지는: 기판과, 상기 기판의 상부에 각각 형성되고, 일단에 소정 높이의 범프 전극이 각각 형성된 다수의 상부 전극 배선과, 상기 기판의 하부에 각각 형성되며, 일단에 랜드가 각각 형성된 다수의 하부 전극 배선과, 각 상부 전극 배선과 대응하는 각 하부 전극 배선간을 전기적으로 접속시키는 다수의 비아홀과, 상기 각 상부 전극 배선의 상부와 노출된 상기 기판의 상부 전면에 걸쳐 형성된 접착제와, 상기 각 범프 전극에 대응하는 각 패드가 접착되고 각 패드 이외의 부분이 상기 접착제에 접착되는 상기 반도체 칩과, 상기 각 랜드에 형성된 다수의 솔더볼을 포함하고, 상기 상부 전극 배선 및 하부 전극 배선 각각은: 상기 기판의 상부 또는 하부에 형성된 시드층과, 상기 시드층의 상부 또는 하부에 형성된 확산 장벽층과, 상기 확산 장벽층의 상부 또는 하부에 형성된 보강층을 포함하는 칩 스케일 패키지를 제공한다.상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 다수의 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지를 제조하는 방법에 있어서, 기판의 상부에 시드층, 확산 장벽층 및 보강층이 적층된 구조를 갖는 다수의 상부 전극 배선을 형성하는 과정과, 상기 각 상부 전극 배선의 일단에 소정 높이의 범프 전극들을 형성하는 과정과, 상기 각 상부 전극 배선의 소정 부분과 그 하부의 기판을 관통 제거한 후 금속 물질을 매립함으로써 다수의 비아홀을 형성하는 과정과, 상기 기판의 하부에 대응하는 각 비아홀과 접속되며, 시드층, 확산 장벽층 및 보강층이 적층된 구조를 갖는 다수의 하부 전극 배선을 형성하는 과정과, 상기 각 하부 전극 배선의 일단에 다수의 랜드를 형성하는 과정과, 상기 각 범프 전극을 제외한 상기 상부 전극 배선의 상부와 노출된 기판의 상부에 소정 높이의 접착제를 형성하는 과정과, 상기 반도체 칩 내의 각 패드와 대응하는 각 범프 전극간을 정렬시킨 후 소정 조건의 본딩 공정을 수행하여 상기 반도체 칩과 기판간을 접착시키는 과정과, 상기 각 랜드에 솔더볼을 형성하는 과정을 포함하는 칩 스케일 패키지 제조 방법을 제공한다.
도 1은 본 발명의 바람직한 실시 예에 따른 칩 스케일 패키지의 일부 절결 단면도,
도 2a 내지 2j는 본 발명의 바람직한 실시 예에 따라 칩 스케일 패키지를 제조하는 과정을 도시한 공정 순서도,
도 3은 일 예에 따른 종래 칩 스케일 패키지의 단면도,
도 4는 다른 예에 따른 종래 칩 스케일 패키지의 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102a, 104a : 시드층
102b, 104b : 확산 장벽층 102c, 104c : 보강층
106 : 상부 전극 배선 110 : 범프 전극
112 : 비아홀 114 : 하부 전극 배선
116 : 랜드 118 : 접착제
120 : 솔더볼 200 : 반도체 칩
202 : 패드
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시 예에 따른 칩 스케일 패키지의 일부 절결 단면도이다.
도 1을 참조하면, 본 발명의 칩 스케일 패키지는 기판(100)의 상부 및 하부에 임의의 패턴으로 된 상부 전극 배선(106)들과 하부 전극 배선(114)들이 각각 형성되고, 대응하는 각 상부 전극 배선(106)과 하부 전극 배선(114)은 각각의 비아홀(112)(예를 들면, 직경 1mil 내지 6mil의 비아홀)을 통해 전기적으로 접속된다. 이때, 상부 또는 하부 전극 배선(106, 114)의 선폭은 대략 30㎛ 내지 6mil이며, 비아홀(112)은 범프 전극(110)의 하부 또는 대응하는 상부 및 하부 금속 배선 상의 임의의 위치에 형성될 수 있다. 또한, 기판(100)의 재질로는 FR4, FR5, BT 수지 또는 폴이이미드 등이 사용될 수 있으며, 그 두께는 대략 0.7mm 내지 3mm 정도이다.
여기에서, 상부 전극 배선(106)은 시드층(102a), 확산 장벽층(102b) 및 보강층(102c)으로 구성되고, 하부 전극 배선(114) 또한 시드층(104a), 확산 장벽층(104b) 및 보강층(104c)으로 구성되는데, 시드층(102a 또는 104a)으로는 대략 1㎛ 내지 3mil 정도의 구리(Cu)를 사용할 수 있고, 확산 장벽층(102b 또는 104b)으로는 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상의 금속 혼합물을 사용할 수가 있으며 그 두께는 대략 0.5㎛ 내지 1mil 정도가 바람직하다. 또한, 보강층(102c 또는 104c)은 금속 배선의 전기적 특성 및 접착력을 보강하기 위한 것으로, 예를 들면 0.05㎛ 내지 2mil 정도의 두께를 갖는 골드(Au)를 사용할 수 있다.
다음에, 각 상부 전극 배선(106)의 일측 종단에는 반도체 칩(200) 내의 대응하는 각 패드(202)에 접착(플립 칩 본딩)되는 범프 전극(110)이 각각 형성되고, 범프 전극(110)을 제외한 기판(100)의 상부 전면에는 접착제(118)가 형성된다. 즉, 반도체 칩(200)의 각 패드(202)는 대응하는 각 범프 전극(110)에 본딩되어 전기적으로 연결되고, 패드(202) 이외의 부분은 접착제(118)에 접착된다.
여기에서, 접착제(118)로는 열경화성 또는 열가소성의 특성을 갖는 재질이 사용될 수 있고, 그 성분으로는 에폭시 계열 또는 폴리이미드 계열의 재료로서 큐어링 중량 손실이 규어링 전의 중량 대비 5% 이하인 것이 바람직하다.
이때, 각 범프 전극(110)은 전기 도금 또는 무전해 도금 방법으로 형성하거나 혹은 스퍼터링 또는 이베퍼레이션으로 형성할 수 있고, 그 두께는 10㎛ 내지 4mil, 형상은 원형 또는 사각형, 재료는 골드(Au) 등으로 할 수 있으며, 형상이 원형일 때 그 크기는 직경 5㎛ 내지 2mil이 바람직하고, 형상이 사각형일 때 그 크기는 25㎛×25㎛ 내지 4mil×4mil이 바람직하다.
한편, 각 하부 전극 배선(114)의 일측 종단에는 랜드(116)가 각각 형성되어 있으며, 이러한 각 랜드(116)에는 도시 생략된 보드 내 대응하는 각 입출력 노드와의 전기적 접속을 위한 솔더볼(120)이 각각 형성된다. 여기에서, 랜드(116)의 형상은 원형으로서, 그 크기는 직경 0.35mm 내지 1.5mm 정도가 바람직하다.
따라서, 상술한 바와 같은 구조를 갖는 본 발명의 칩 스케일 패키지는, 리드 프레임과 골드 와이어 및 밀봉재를 이용하거나 솔더볼과 밀봉재 등을 이용하는 종래의 칩 스케일 패키지와는 달리,
기판의 상부 및 하부에 각 비아홀을 통해 전기적으로 접속되는 다수의 상부 전극 배선과 하부 전극 배선을 형성하고, 각 상부 전극 배선의 종단에 형성된 각 범프 전극에 반도체 칩 내 대응하는 각 패드를 본딩하고, 기판과 반도체 칩(패드 부분을 제외한 부분)간을 접착제로 접착하며, 각 하부 전극의 종단에 형성된 각 랜드에 보드(즉, PCB 보드)와의 접속을 위한 솔더볼을 각각 형성하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기로 형성할 수 있기 때문에 패키지의 경박 단소화를 더욱 촉진시킬 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 발명의 칩 스케일 패키지를 제조하는 과정에 대하여 설명한다.
도 2a 내지 2j는 본 발명의 바람직한 실시 예에 따라 칩 스케일 패키지를 제조하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, FR4, FR5, BT 수지 또는 폴이이미드 등의 재질로 된 기판(100)의 상부에 시드층(102a), 확산 장벽층(102b) 및 보강층(102c)을 순차 형성하고, 기판(100)의 하부에 시드층(104a), 확산 장벽층(104b) 및 보강층(104c)을 순찰 형성한다. 이때, 기판(100)의 두께는 대략 0.7mm 내지 3mm 정도가 바람직하다.
여기에서, 시드층(102a 또는 104a)으로는 대략 1㎛ 내지 3mil 정도의 구리(Cu)를 사용할 수 있고, 확산 장벽층(102b 또는 104b)으로는 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상의 금속 혼합물을 사용할 수가 있으며 그 두께는 대략 0.5㎛ 내지 1mil 정도가 바람직하다. 또한, 보강층(102c 또는 104c)은 금속 배선의 전기적 특성 및 접착력을 보강하기 위한 것으로, 예를 들면 0.05㎛ 내지 2mil 정도의 두께를 갖는 골드(Au)를 사용할 수 있다.
다음에, 기판(100)의 상부 전면에 포토 레지스트(PR)를 도포한 후에 노광 및 현상 공정을 수행하여 보강층(102c)의 상부에 임의의 패턴을 갖는 식각 마스크를 형성하고, 이 식각 마스크를 이용하는 식각 공정을 수행함으로써 보강층(102c), 확산 장벽층(102b) 및 시드층(102a)의 일부를 선택적으로 제거하여 기판(100)의 상부 일부를 노출시키고, 이어서 식각 마스크를 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 기판(100)의 상부에 임의의 패턴을 갖는 다수개의 상부 전극 배선(106)을 형성한다.
다시, 상부 금속 배선(106)을 완전히 매립하는 형태로 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로서, 일 예로서 도 2c에 도시된 바와 같이, 상부 금속 배선(106)의 일부(즉, 각 상부 금속 배선의 종단 부분)를 노출시킨다.
이어서, 전기 도금 또는 무전해 도금 방법이나 혹은 스퍼터링 또는 이베퍼레이션 방법을 사용하여 골드(Au) 등의 물질로 노출된 시드층()의 상부를 포토레지스트(108)의 높이까지 매립한 후 잔류하는 포토레지스트(108)를 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 각 상부 전극 배선(106)의 일측 종단 부분에 골드로 된 범프 전극(110)을 각각 형성한다.
여기에서, 범프 전극(110)은, 10㎛ 내지 4mil의 두께를 갖는 원형 또는 사각형의 형상으로 형성할 수 있으며, 형상이 원형일 때 그 크기는 직경 5㎛ 내지 2mil이 바람직하고, 형상이 사각형일 때 그 크기는 25㎛×25㎛ 내지 4mil×4mil이 바람직하다.
다음에, 선택적 식각, 드릴링, 레이저 또는 펀칭 등의 방법을 이용하여 각 상부 전극 배선(106)과 대응하는 하부 전극 배선의 위치간에 비아홀을 형성하고, 비아홀(112)을 금속 물질로 매립함으로써, 일 예로서 도 2e에 도시된 바와 같이, 각 상부 전극 배선(106)과 대응하는 하부 전극 배선이 형성될 기판(100) 하부의 시드층(104a)간을 전기적으로 연결시킨다.
도 2f를 참조하면, 도 2b에서와 동일 내지 유사한 식각 공정을 통해 보강층(104c), 확산 장벽층(104b) 및 시드층(104a)의 일부를 선택적으로 제거하여 기판(100)의 하부 일부를 노출시킴으로써 임의의 패턴으로 된 다수의 하부 전극 배선(114)을 형성하고, 이어서 각 하부 전극 배선(114)의 종단 부분에 솔더링이나 솔더볼을 접착할 수 있는 랜드(116)를 형성한다. 여기에서, 랜드(116)의 형상은 원형으로서, 그 크기는 직경 0.35mm 내지 1.5mm 정도가 바람직하다.
다음에, 도 2g에 도시된 바와 같이, 스크린 프린팅 등의 기법을 이용하여 범프 전극(110)을 제외한 상부 전극 배선(106)의 상부 및 노출된 기판(100)의 상부에 접착제(118)를 형성한다.
여기에서, 접착제(118)로는 열경화성 또는 열가소성의 특성을 갖는 재질이 사용될 수 있고, 그 성분으로는 에폭시 계열 또는 폴리이미드 계열의 재료로서 큐어링 중량 손실이 규어링 전의 중량 대비 5% 이하인 것이 바람직하며, 접착제(118)의 분포 크기는 후속하는 공정을 통해 접착되어질 반도체 칩의 분포 크기보다 적어도 5% 이상 작게 하는 것이 바람직하고, 그 높이는 범프 전극(110)의 높이보다 10㎛ 내지 15㎛ 정도 높게 형성하는 것이 바람직하다.
이어서, 다수의 패드(202)들이 형성될 반도체 칩(200)을 기판(100)의 상부 면에 정렬, 즉 각 패드(202)와 대응하는 각 범프 전극(110)간을 정렬시킨 후, 온도 300 내지 350℃, 시간 1 내지 30초, 압력 200gf 내지 50f/Al 패드의 공정 조건으로 본딩(접착) 공정을 수행함으로써, 일 예로서 도 2h에 도시된 바와 같이, 기판(100) 상에 반도체 칩(200)을 탑재시킨다. 이때, 대응하는 각 패드(202)와 범프 전극(110)간은 플립 칩 본딩되고, 패드(202)를 제외한 반도체 칩(200)의 하부 부분은 접착제(118)에 접착된다. 이때, 규어링 오븐에 넣어 큐어링 공정을 수행함으로써, 반도체 칩(200)과 접착제(118)간의 접착 신뢰도(즉, 접착력의 보강)를 높일 수도 있다.
다음에, 각 랜드(116)에 솔더볼(120)을 부착한 후 리플로우 공정을 수행함으로써, 일 예로서 도 2i에 도시된 바와 같이, 목표로 하는 칩 스케일 패키지를 완성한다.
이상 설명한 바와 같이 본 발명에 따르면, 리드 프레임과 골드 와이어 및 밀봉재를 이용하거나 솔더볼과 밀봉재 등을 이용하는 종래의 칩 스케일 패키지와는 달리, 기판의 상부 및 하부에 각 비아홀을 통해 전기적으로 접속되는 다수의 상부 전극 배선과 하부 전극 배선을 형성하고, 각 상부 전극 배선의 종단에 형성된 각범프 전극에 반도체 칩 내 대응하는 각 패드를 본딩하고, 기판과 패드 부분을 제외한 반도체 칩간을 접착제로 접착하며, 각 하부 전극의 종단에 형성된 각 랜드에 보드와의 접속을 위한 솔더볼을 각각 형성하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기로 패키지를 형성할 수 있기 때문에 종래 패키지에 비해 경박 단소화를 더욱 실현할 수 있다.

Claims (48)

  1. 삭제
  2. 다수의 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지에 있어서,
    상기 패키지는:
    기판과,
    상기 기판의 상부에 각각 형성되고, 일단에 소정 높이의 범프 전극이 각각 형성된 다수의 상부 전극 배선과,
    상기 기판의 하부에 각각 형성되며, 일단에 랜드가 각각 형성된 다수의 하부 전극 배선과,
    각 상부 전극 배선과 대응하는 각 하부 전극 배선간을 전기적으로 접속시키는 다수의 비아홀과,
    상기 각 상부 전극 배선의 상부와 노출된 상기 기판의 상부 전면에 걸쳐 형성된 접착제와,
    상기 각 범프 전극에 대응하는 각 패드가 접착되고 각 패드 이외의 부분이 상기 접착제에 접착되는 상기 반도체 칩과,
    상기 각 랜드에 형성된 다수의 솔더볼
    을 포함하고,
    상기 상부 전극 배선 및 하부 전극 배선 각각은:
    상기 기판의 상부 또는 하부에 형성된 시드층과,
    상기 시드층의 상부 또는 하부에 형성된 확산 장벽층과,
    상기 확산 장벽층의 상부 또는 하부에 형성된 보강층
    을 포함하는 칩 스케일 패키지.
  3. 제 2 항에 있어서, 상기 시드층은, 구리인 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 3 항에 있어서, 상기 시드층은, 1㎛ 내지 3mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 2 항에 있어서, 상기 확산 장벽층은, 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상이 혼합된 금속 혼합물인 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 5 항에 있어서, 상기 확산 장벽층은, 0.5㎛ 내지 1mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 2 항에 있어서, 상기 보강층은, 골드인 것을 특징으로 하는 칩 스케일 패키지.
  8. 제 7 항에 있어서, 상기 보강층은, 0.05㎛ 내지 2mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지.
  9. 제 2 항에 있어서, 상기 상부 금속 배선의 선폭은, 30㎛ 내지 6mil의 범위인 것을 특징으로 하는 칩 스케일 패키지.
  10. 제 2 항에 있어서, 상기 각 범프 전극은, 골드인 것을 특징으로 하는 칩 스케일 패키지.
  11. 제 10 항에 있어서, 상기 각 범프 전극은, 원형인 것을 특징으로 하는 칩 스케일 패키지.
  12. 제 11 항에 있어서, 상기 각 범프 전극은, 두께가 10㎛ 내지 4mil 범위이고, 직경이 5㎛ 내지 2mil 범위인 것을 특징으로 하는 칩 스케일 패키지.
  13. 제 10 항에 있어서, 상기 각 범프 전극은, 사각형인 것을 특징으로 하는 칩 스케일 패키지.
  14. 제 13 항에 있어서, 상기 각 범프 전극은, 두께가 10㎛ 내지 4mil 범위이고, 크기가 25㎛×25㎛ 내지 4mil×4mil 범위인 것을 특징으로 하는 칩 스케일 패키지.
  15. 제 2 항에 있어서, 상기 각 랜드는, 원형인 것을 특징으로 하는 칩 스케일 패키지.
  16. 제 15 항에 있어서, 상기 각 랜드는, 직경이 0.35mm 내지 1.5mm 범위인 것을 특징으로 하는 칩 스케일 패키지.
  17. 제 2 항에 있어서, 상기 각 비아홀은, 직경이 1mil 내지 6mil 범위인 것을 특징으로 하는 칩 스케일 패키지.
  18. 제 2 항에 있어서, 상기 접착제는, 열경화성 또는 열가소성 특성을 갖는 재료인 것을 특징으로 하는 칩 스케일 패키지.
  19. 제 2 항에 있어서, 상기 접착제의 성분은, 에폭시 계열 또는 폴리이미드 계열의 재료인 것을 특징으로 하는 칩 스케일 패키지.
  20. 다수의 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지를 제조하는 방법에 있어서,
    기판의 상부에 시드층, 확산 장벽층 및 보강층이 적층된 구조를 갖는 다수의 상부 전극 배선을 형성하는 과정과,
    상기 각 상부 전극 배선의 일단에 소정 높이의 범프 전극들을 형성하는 과정과,
    상기 각 상부 전극 배선의 소정 부분과 그 하부의 기판을 관통 제거한 후 금속 물질을 매립함으로써 다수의 비아홀을 형성하는 과정과,
    상기 기판의 하부에 대응하는 각 비아홀과 접속되며, 시드층, 확산 장벽층 및 보강층이 적층된 구조를 갖는 다수의 하부 전극 배선을 형성하는 과정과,
    상기 각 하부 전극 배선의 일단에 다수의 랜드를 형성하는 과정과,
    상기 각 범프 전극을 제외한 상기 상부 전극 배선의 상부와 노출된 기판의 상부에 소정 높이의 접착제를 형성하는 과정과,
    상기 반도체 칩 내의 각 패드와 대응하는 각 범프 전극간을 정렬시킨 후 소정 조건의 본딩 공정을 수행하여 상기 반도체 칩과 기판간을 접착시키는 과정과,
    상기 각 랜드에 솔더볼을 형성하는 과정
    을 포함하는 칩 스케일 패키지 제조 방법.
  21. 제 20 항에 있어서, 상기 기판은, FR4, FR5, BT 수지 또는 폴리이미드인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  22. 제 21 항에 있어서, 상기 기판은, 두께가 0.7mm 내지 3mm 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  23. 삭제
  24. 제 20 항에 있어서, 상기 시드층은, 구리인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  25. 제 24 항에 있어서, 상기 시드층은, 1㎛ 내지 3mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  26. 제 20 항에 있어서, 상기 확산 장벽층은, 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상이 혼합된 금속 혼합물인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  27. 제 26 항에 있어서, 상기 확산 장벽층은, 0.5㎛ 내지 1mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  28. 제 20 항에 있어서, 상기 보강층은, 골드인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  29. 제 28 항에 있어서, 상기 보강층은, 0.05㎛ 내지 2mil의 두께 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  30. 제 20 항에 있어서, 상기 상부 금속 배선의 선폭은, 30㎛ 내지 6mil의 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  31. 제 20 항에 있어서, 상기 각 범프 전극은, 전기 도금, 무전해 도금, 스퍼터링 또는 이베퍼레이션 공정을 통해 형성되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  32. 제 31 항에 있어서, 상기 각 범프 전극은, 골드인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  33. 제 32 항에 있어서, 상기 각 범프 전극은, 원형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  34. 제 33 항에 있어서, 상기 각 범프 전극은, 두께가 10㎛ 내지 4mil 범위이고, 직경이 5㎛ 내지 2mil 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  35. 제 32 항에 있어서, 상기 각 범프 전극은, 사각형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  36. 제 35 항에 있어서, 상기 각 범프 전극은, 두께가 10㎛ 내지 4mil 범위이고, 크기가 25㎛×25㎛ 내지 4mil×4mil 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  37. 제 20 항에 있어서, 상기 각 비아홀은, 선택적 식각, 드릴링, 레이저 또는 펀칭 공정을 통해 형성되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  38. 제 37 항에 있어서, 상기 각 비아홀은, 직경이 1mil 내지 6mil 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  39. 제 20 항에 있어서, 상기 각 랜드는, 원형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  40. 제 39 항에 있어서, 상기 각 랜드는, 직경이 0.35mm 내지 1.5mm 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  41. 제 20 항에 있어서, 상기 접착제는, 상기 각 범프 전극의 높이보다 적어도 높게 형성되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  42. 제 41 항에 있어서, 상기 접착제와 각 범프 전극간의 높이 차는, 10㎛ 내지15㎛ 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  43. 제 41 항 또는 제 42 항에 있어서, 상기 접착제는, 스크린 프린팅 방법에 의해 형성되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  44. 제 41 항 또는 제 42 항에 있어서, 상기 접착제는, 열경화성 또는 열가소성 특성을 갖는 재료인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  45. 제 41 항 또는 제 42 항에 있어서, 상기 접착제의 성분은, 에폭시 계열 또는 폴리이미드 계열의 재료인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  46. 제 41 항 또는 제 42 항에 있어서, 상기 접착제의 분포 크기는, 상기 반도체 칩의 분포 크기보다 적어도 5%이상 작은 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  47. 제 20 항에 있어서, 상기 기판과 반도체 칩간의 본딩 공정 조건은, 온도 300 내지 350℃, 시간 1 내지 30초, 압력 200gf 내지 50f인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
  48. 제 20 항에 있어서, 상기 제조 방법은, 상기 기판과 반도체 칩을 본딩한 후에 접착력의 보강을 위해 큐어링 공정을 수행하는 과정을 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011310A (en) * 1995-05-12 2000-01-04 Nitto Denko Corporation Film carrier and semiconductor device using the same
JP2000036509A (ja) * 1998-07-16 2000-02-02 Toshiba Corp 半導体装置の製造方法
KR20000012444A (ko) * 1999-12-04 2000-03-06 윤석준 반도체 칩 패키지 구조
KR20010061784A (ko) * 1999-12-29 2001-07-07 박종섭 칩 스캐일 패키지 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011310A (en) * 1995-05-12 2000-01-04 Nitto Denko Corporation Film carrier and semiconductor device using the same
JP2000036509A (ja) * 1998-07-16 2000-02-02 Toshiba Corp 半導体装置の製造方法
KR20000012444A (ko) * 1999-12-04 2000-03-06 윤석준 반도체 칩 패키지 구조
KR20010061784A (ko) * 1999-12-29 2001-07-07 박종섭 칩 스캐일 패키지 및 그의 제조 방법

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