KR100449307B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100449307B1
KR100449307B1 KR10-2000-7002272A KR20007002272A KR100449307B1 KR 100449307 B1 KR100449307 B1 KR 100449307B1 KR 20007002272 A KR20007002272 A KR 20007002272A KR 100449307 B1 KR100449307 B1 KR 100449307B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
integrated circuit
semiconductor device
semiconductor
Prior art date
Application number
KR10-2000-7002272A
Other languages
English (en)
Other versions
KR20010023622A (ko
Inventor
아끼라 나가이
다꾸미 우에노
하루오 아까호시
슈지 에구찌
마사히꼬 오기노
도시야 사또
아사오 니시무라
이찌로 안조
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20010023622A publication Critical patent/KR20010023622A/ko
Application granted granted Critical
Publication of KR100449307B1 publication Critical patent/KR100449307B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02145—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로를 형성한 반도체 소자와, 상기 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드와, 상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극과, 상기 집적 회로 형성면 및 상기 전극 패드와, 상기 범프 전극 및 상기 도체층 사이에 형성되고 이들에 접착된 응력 완화층을 포함하고, 상기 응력 완화층의 표면으로부터 3분의 1 이상 절제되어, 상기 응력 완화층이 복수의 영역으로 분할되어 있는 반도체 장치 및 그 제조 방법이 개시된다. 본 발명에 따르면, 신뢰성이 우수하고, 고밀도 실장이 가능한 반도체 장치를 저비용으로 제공할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
최근 전기, 전자 부품의 고성능화에 따라, 반도체 소자는 LSI, VLSI, ULSI와 고집적화, 고기능화되고, 소자의 대형화, 다핀화, 고속화가 진행되어 왔다. 이에 대응하여 다핀용 반도체 장치의 패키지 구조는 반도체 소자의 2변에 접속 단자를 갖는 구조로부터 4변에 접속 단자를 갖는 구조로 추이하고 있다. 또한, 다핀화의 대응으로서 다층 캐리어 기판을 이용하여 실장면 전체에 접속 단자가 격자형으로 배치된 그리드 어레이 구조가 실용화되고 있다. 이 그리드 어레이 구조 중에서는 고속 신호 전송, 저인덕턴스화를 가능하게 하기 때문에 단자를 볼형으로 한 볼 그리드 어레이 구조(BGA)가 채용되고 있다. 또한, 고속 신호 전송의 대응으로서 다층 캐리어 기판에 무기 재료에 비해 유전율이 낮은 유기 재료가 사용되고 있다. 그러나, 유기 재료는 일반적으로 반도체 소자를 구성하고 있는 실리콘에 비해 열팽창율이 크고, 그 열팽창율 차에 따라 생기는 열응력 때문에 단선, 단락 등의 접속 불량이 발생하기 쉬워 신뢰성의 향상을 도모하는 데에 있어서 과제가 많다.
또한, 최근에는 고밀도 실장의 관점으로부터 반도체 소자와 동등한 크기의 CSP(Chip Scale Package) 구조의 반도체 장치가 요구되고 있다. 그 때문에, BGA 구조의 CSP에서 캐리어 기판을 사용하지 않은 구조가 제안되어 있다. 이것은 반도체 소자와 실장 기판을 직접 접속하는 실장 구조로서, 반도체 소자와 실장 기판과의 열팽창율 차에 따라 발생하는 열응력을 저탄성율의 재료로 응력 완화하여 접속부의 신뢰성을 향상시키는 패키지 구조를 개시하고 있다(미국특허 제5,148,265호). 이 패키지 구조는 반도체 소자와 실장 기판과의 전기적 접속을 캐리어 기판을 대신하여 폴리이미드 등의 유기 재료로 구성되는 배선 테이프를 이용하여 행한다. 그 때문에, 전기적 접속 개소인 반도체 소자의 외부 단자와 배선 테이프의 도체 회로부는 와이어 본딩법 또는 리드에 의한 본딩 접속이 채용되어 있다. 또한, 배선 테이프와 실장 기판의 도체부 사이에는 땜납 등에 따른 볼 단자가 이용되고 있다. 이 구조의 제조 방법은, 반도체 소자에 저탄성율 재료를 설치하는 공정, 배선 테이프를 접속하는 공정, 볼 단자를 형성하는 공정, 전기적 접속 부분을 밀봉하는 공정 등, 많은 새로운 공정을 필요로 하기 때문에, 신규의 제조 설비를 필요로 하고, 각 반도체 장치를 개개로 조립하기 때문에, 생산성의 점에서 종래의 방법에 비해 결점이 많아, CSP 구조에 따른 고밀도 실장의 이점이 살지 않는다.
본 발명은 상기에 감안하여 이루어진 것으로, 다핀화에 대응할 수 있는 그리드 어레이 구조의 반도체 소자와 실장 기판 사이에 생기는 열응력을, 저탄성율의 유기 재료에 의해 응력 완화하여, 웨이퍼 단위로 실장 가능한 형태로 만들고, 필요한 크기로 분할하도록 한, 저비용이며 양산성이 우수한 반도체 장치의 제조 방법 및 접속 신뢰성, 고속 신호 전송, 다핀화 대응에 우수한 반도체 장치, 모듈을 제공한다.
<발명의 개시>
본 발명은, 집적 회로를 형성한 반도체 소자와, 상기 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드와, 상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극과, 상기 집적 회로 형성면 및 상기 전극 패드와, 상기 범프 전극 및 상기 도체층 사이에 형성되고 이들에 접착된 응력 완화층을 포함하고, 상기 응력 완화층의 표면으로부터 3분의 1 이상 절제되어, 상기 응력 완화층이 복수의 영역으로 분할되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명은, 반도체 소자의 집적 회로 형성면의 주변 영역에 형성된 복수의 패드와, 상기 패드에 도체층을 통해 전기적으로 접속된 외부 전극과, 상기 집적 회로 형성면, 상기 패드, 상기 외부 전극 및 상기 도체층에 접착된 응력 완충층을 갖는 반도체 장치에 적용할 수 있다. 상기 응력 완화층 또는 응력 완충층은, 복수개로 분리, 독립해 있어도 좋다. 상기 응력 완화층에 밀착하는 밀봉 수지를 설치할 수 있다. 상기 밀봉 수지에는 필요에 따라, 적당한 위치에 분할 슬릿을 넣어 외관상의 탄성율을 저하시켜 반도체 소자에 걸리는 응력을 작게 해도 된다. 상기 응력 완화재의 표면으로부터 3분의 1 이상 절제되어, 상기 응력 완화재가 각 도체층마다 대응하여 분할되어 있어도 좋다.
응력 완화층 또는 응력 완충층은, 반도체 소자와 실장 기판과의 열팽창율 차에 따라 발생하는 열응력을 완화시키는 작용을 한다. 이하의 설명에서의 응력 완화재, 완충재, 탄성체층, 완충층, 완충재층, 저탄성율재층도 마찬가지로 걸리는 열응력을 완화시키는 작용을 한다.
또한, 본 발명은 집적 회로를 형성한 단위 반도체 소자를 복수개 갖는 반도체 칩과, 상기 단위 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드와, 상기 전극 패드에 도체층을 통해 접속된 외부 접속용 범프 전극과, 상기 반도체 소자의 집적 회로 형성면, 상기 패드, 상기 범프 전극 및 상기 도체층에 밀착된 탄성체층을 포함하고, 상기 탄성체층이 상기 단위 반도체 소자의 각각에 대해 복수의 영역으로 분할되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 집적 회로를 형성한 단위 반도체 소자를 복수개 갖는 반도체 웨이퍼와, 상기 단위 반도체 소자의 집적 회로 형성면측에 형성된 복수의 접속 도체부와, 상기 접속 도체부에 도체층을 통해 접속된 외부 접속용 외부 전극과, 상기 반도체 소자의 집적 회로 형성면, 상기 접속 도체부, 상기 외부 전극 및 상기 도체층에 접착된 완충재를 포함하고, 상기 완충재가 상기 단위 반도체 소자의 영역 내에서 복수로 분할되어 있는 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
또한, 본 발명은 집적 회로를 형성한 단위 반도체 소자를 복수개 갖고, 상기 단위 반도체 소자의 집적 형성면측에 복수의 전극 패드를 갖는 반도체 웨이퍼의 집적 회로 형성면에, 상기 집적 회로 형성면 및 상기 전극 패드에 접착된 완충층을 형성하고, 상기 완충층을 그 표면으로부터 3분의 1 이상 절제하여 상기 완충층을 복수의 영역으로 분할하고, 상기 분할된 완충층 상에 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하고, 그 후 상기 단위 반도체 소자마다 분할하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은 집적 회로를 형성한 단위 반도체 소자를 복수개 갖고, 상기 단위 반도체 소자의 집적 회로 형성면의 주변 영역에 복수의 도체 패드를 갖는 반도체 웨이퍼의 집적 회로 형성면에 상기 집적 회로 형성면 및 상기 도체 패드에 접착된 완충재층을 형성하고, 상기 완충재층을 절제하여 복수의 영역으로 분할하고, 상기 분할된 완충재층 위에, 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하고, 그 후 상기 단위 반도체 소자마다 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하다.
본 발명은 반도체 소자의 집적 회로 형성면의 중앙 영역에 복수의 패드를 갖는 반도체 웨이퍼를 이용한 반도체 장치의 제조 방법에도 적용할 수 있다. 이 제조 방법에서는 복수의 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면에, 상기 집적 회로 형성면 및 상기 패드에 접착시켜 저탄성율재층을 형성하고, 상기 저탄성율재층을 그 표면으로부터 3분의 1 이상 절제하여 상기 저탄성율층을 복수의 영역으로 분할하고, 상기 분할된 저탄성율층 상에, 상기 패드를 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하여, 적어도 1개의 단위 반도체 소자를 포함하는 칩마다 분리한다.
본 발명은 집적 회로를 형성한 단위 반도체 소자를 복수개 갖고, 상기 단위 반도체 소자의 집적 회로 형성면측에 복수의 전극 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면에, 상기 집적 회로면 및 상기 전극 패드에 접착시켜 상기 전극 패드마다 독립한 완충재를 형성하는 반도체 웨이퍼의 제조 방법에도 적용할 수 있다.
본 발명은 단위 반도체 소자를 복수개 갖는 반도체 칩과, 상기 단위 반도체 소자에 형성된 복수의 전극 패드와, 상기 반도체 소자의 회로 형성면, 상기 전극 패드, 상기 범프 전극 및 상기 도체층에 접착된 응력 완화층과, 상기 단위 반도체 소자의 회로 형성면에 형성된 수지 밀봉층 또는 보호 코팅을 포함하고, 상기 응력 완화층이 복수의 영역으로 분할되어 있는 반도체 장치를, 상기 외부 접속용 범프 전극을 통해 실장 기판에 전기적으로 접속한 것을 특징으로 하는 반도체 모듈을 제공한다. 본 발명은, 하나의 실장 기판 상에 복수의 반도체 장치를 전기적으로 접속하여 탑재한 반도체 모듈에도 적용할 수 있다.
이상 및 이하의 설명에 있어서, 반도체 소자의 회로 형성면에 형성된 패드 전극, 패드, 도체 접속부, 도체 패드, 회로 전극, 접속 도체부 및 회로 패드라는 용어는, 모두 외부 전극 또는 범프 전극에 접속하기 위한 단자를 의미한다. 또한, 범프, 범프 전극, 외부 전극이라는 용어는 실장 기판에 접속하기 위한 외부 단자를 의미한다.
본 발명은 반도체 장치, 그 제조 방법 및 반도체 모듈에 관한 것으로, 특히 반도체 소자를 웨이퍼 단위로 실장 가능한 형태로 만들고, 이것을 필요한 크기로 분할하여 원하는 반도체 장치를 얻는 기술에 관한 것이다.
도 1 및 도 2는 본 발명의 반도체 장치의 제조 방법의 일례를 나타내는 플로우 공정도.
도 3은 본 발명에서 이용하는 반도체 웨이퍼의 평면 구조를 나타내는 평면도.
도 4는 본 발명의 반도체 장치의 사시도를 도시한 도면.
도 5 및 도 6은 본 발명의 반도체 장치의 평면도.
도 7은 응력 완화층의 형성법을 나타내는 플로우도.
도 8은 상기 플로우 공정에서의 부분도.
도 9는 본 발명의 반도체 장치의 응력 완화층과 배선부를 나타내는 평면도.
도 10은 본 발명에서 이용하는 반도체 칩의 여러가지의 구조를 나타내는 평면도.
도 11 및 도 12는 본 발명의 반도체 장치의 다른 예의 전체 구조를 나타내는 사시도.
도 13은 반도체 장치의 다른 제조법을 나타내는 플로우 공정도.
도 14 및 도 15는 본 발명의 반도체 장치를 탑재한 모듈의 구조를 나타내는 단면도.
도 16은 본 발명의 반도체 장치의 응력 완화층과 도체층을 확대한 사시도.
<발명을 실시하기 위한 최량의 형태>
상기된 본 발명을 달성하기 위한 수단을 이하에 상술한다.
본 발명에서, 집적 회로를 형성한 반도체 소자로는, 예를 들면 메모리, 논리, 마이크로 컴퓨터 등의 회로가 적어도 1개 이상 조립된 집적 회로가 있고, 구체적으로는 LSI, VLSI, ULSI 등을 들 수 있다. 상기 반도체 소자에는, 외부와의 신호의 입출력을 가능하게 하는 입출력 단자 영역인 전극 패드가 집적 회로 형성면측의 회로부와 전기적으로 접속되어 형성되어 있다. 또한, 본 발명에 있어서는, 상기 전극 패드에 도체층을 통해 외부 접속용 범프 전극이 형성된다. 본 발명에 있어서는, 패터닝에 의해 복수의 영역으로 분할된 절연층 상에 반도체 소자를 최종적으로 실장 기판에 전기적으로 접속하기 위해 도체 부분을 형성할 필요가 있다. 이 절연층은 응력 완화층 또는 응력 완충층이 된다. 이 도체 부분은 소자의 전극 패드로부터 절연층 벽면을 따라 형성된 리드의 역할을 갖는 도체층 부분과, 실장 기판과 직접 접속하기 위한 범프 전극 부분으로 형성된다.
상기 도체 부분의 형성법은, 예를 들면 도체층 부분과 범프 전극을 일괄로 형성하는 방법과 2단계로 형성하는 방법이 있다. 도체층 부분으로서 이용하는 재료는 저저항의 관점에서 구리계 재료가 바람직하다. 구리에 의한 도체 배선을 형성하는 방법으로는, 도금 방법과 증착 방법이 있다. 회로의 형상의 어스펙트비가 높은 홀 속까지 균일하게 도체층을 형성하기 위해서는 증착법에 비해 도금법이 유리하지만, 형성 시간은 도금법이 장시간을 필요로 한다. 예를 들면, 구리를 두께 3㎛를 형성하기 위해서는 증착법으로는 5분 정도의 소요 시간이지만 도금법으로는 1시간 이상을 필요로 하는 경우가 많다. 그 때문에, 구리의 도체 회로층을 형성하는 절연층의 패턴 형상을 어떤 방법으로 행하는 것이 유리한지 선택할 필요가 있다.
도체 부분의 패터닝 방법으로는, 예를 들면 미리 레지스트 등의 인쇄에 의해 필요한 부분만 도금 또는 증착하는 방법과, 미리 전면에 도금 혹은 증착을 실시한 후 레지스트 등을 이용하여 필요 부분만 남기고, 불필요 부분은 제거하는 방법 등이 있다. 전자의 경우는 노출된 절연층 부분과 레지스트 표면과의 도금 내지 증착의 선택성 부여가 중요하다. 그로 인하여, 촉매의 도포, 레지스트 표면 상태의 최적화 등이 실시된다. 후자의 절연층의 패턴 전면에 도체층을 형성한 경우는, 전면에 도체가 형성되어 있으므로 전착 레지스트가 유효하다. 레지스트의 전착, 노광, 현상, 에칭의 일련의 공정에 따라 도체 부분을 패터닝하는 것이 가능하다. 에칭액으로는 희류산, 질산, 염화철, 염화구리, 과황산암모늄 등의 일반적인 구리 에칭액이 이용된다. 상기 도체층은, 경사를 갖는 응력 완화층이 되는 응력 완화층 또는 완충층의 벽면을 따라 형성되는 것이 바람직하다. 경사진 응력 완화층의 벽면에 도체층을 형성함으로써, 두께 방향의 열응력, 기계적 응력 등에 따른 왜곡을 완화할 수 있어, 한층 더 접속부의 신뢰성을 향상시킬 수 있다.
또한, 경사진 응력 완화층의 벽면을 따라 형성된 도체층은 도체 폭을 연속적으로 변화시킴으로써 효과적으로 완화시킬 수 있다. 구체적으로는 반도체 소자의 전극 패드측을 가늘게 하여, 외부 단자가 되는 p범프 전극측을 향해 서서히 굵게 함으로써, 효과적으로 완화시킬 수 있다. 대표적인 예가 도 16에 도시된다.
이어서, 반도체 소자의 전극 패드와 도체층과의 접속 부분을 외부로부터 보호하기 위해 절연층의 패턴 부분을 밀봉한다. 이 때, 밀봉재로서는 절연층과 충분한 접착력을 갖는 재료이면 특별히 한정되지 않지만, 바람직하게는 절연층을 형성하고 있는 재료와 동일 계통의 재료가 바람직하다. 동일 계통의 재료로 하면, 탄성율, 내열성 등의 물성이 동등한 값을 갖고, 화학 구조도 비슷하기 때문에, 양자의 친화성이 좋아 고접착성을 부여할 수 있다.
밀봉 후에도 응력 완화층이 분할 상태를 유지할 수 있는 경우와 수지 밀봉에 의해 분할의 효과를 잃어버리는 경우가 있다. 후자의 경우에는, 전면을 수지 밀봉하여, 그 후 레이저로 분할하는 것이 바람직하다. 또한, 응력 완화층에 비해 밀봉재의 탄성율이 낮은 경우에는 응력 완화층이 분할된 영역이 밀봉재로 메워져도 힘의 전달은 독립한 응력 완화층으로서 기능하고, 분할의 효과는 손상되지 않으므로 레이저에 의한 분할을 필요로 하지 않은 경우도 있다. 밀봉 방법은 특별히 제한되지 않지만 디스펜서에 의한 주입 방법, 마스크에 의한 인쇄 방법 등이 있다.
본 발명에서는, 반도체 소자를 도체층을 통해, 실장 기판과 전기적으로 접속을 하기 위한 외부 단자 부분인 범프 전극을 형성할 필요가 있다. 상기 범프 전극에는 볼 범프, 랜드 범프 구조 등이 이용된다. 범프 전극의 형성 방법으로는, 도금법, 볼 전사법, 페이스트 인쇄법 등이 있다. 재질로는 금, 금과 니켈의 적층막, 금과 구리의 적층막 등이 내식성이 좋고, 또한 실장성이 우수하여 바람직하다. 그 밖의 각종 땜납 조성 재료는 양산성이 우수한 재료가 유용하다.
본 발명에서, 상기 범프 전극과 상기 도체층 사이에, 절연층의 역할과 동시에 반도체 소자와 실장 기판과의 열팽창 계수의 차이에 기초하여 응력의 완화를 목적으로 하는 응력 완화층이 형성된다. 상기 응력 완화층은 상기 절연층에 해당하는 것이다.
본 발명에서, 응력 완화층 또는 완충층은 본 발명의 효과를 발현 가능한 탄성율을 갖는 층이고, 바람직하게는 상온에서 0.1MPa∼1GPa의 재료이다. 그 두께에 대해서는 특별히 제한되지 않지만, 바람직하게는 1∼1500㎛, 보다 바람직하게는 10∼200㎛의 범위이다.
본 발명에서, 응력 완화층 또는 응력 완충재로는, 예를 들면 에폭시 수지, 페놀 수지, 우레탄 수지, 말레이미드 수지, 폴리이미드, 폴리옥사졸, 폴리플로오로 에틸렌, 폴리실록산, 폴리브타젠 등의 수지가 있고, 또한 이들의 공중합체, 변성물이 있다. 응력 완화층 또는 완충층은 저탄성율로 하기 위해 다공질체로 할 수 있다. 단, 이 응력 완화층 또는 완충층이 반도체 칩 및 도체층 범프에 과잉의 응력을 부여하지 않도록 분할되어 있으면, 그리고 밀봉하는 수지를 공간에 충전한 경우, 밀봉 수지가 저탄성율인 경우에는, 응력 완화층의 수지 자체는 반드시 저탄성율재일 필요는 없다.
응력 완화층의 형성 방법으로는, 예를 들면 회로가 형성된 웨이퍼를 개편으로 다이싱하지 않고, 웨이퍼의 크기대로 다음의 응력 완화층, 외부 단자의 형성 공정으로 진행하는 방법을 예로 들 수 있다. 최초의 공정은 응력 완화층으로서 사용되는 저탄성율 절연재를 이용한 응력 완화층의 형성 공정이다. 이 경우 몇개의 방법을 생각할 수 있고, 그 하나의 방법으로는 광감광성 재료의 적용이 있다. 감광성 재료에는 크게 나누어 2개의 타입이 있고, 액형 수지의 경우와 필름 상태가 있다. 액형의 경우는 스핀 코트, 커튼 코트, 인쇄 등에 의해 도포막을 형성하여 웨이퍼면 전체에 절연층(반도체 장치에 배치한 경우에는 응력 완화층으로서 기능함)을 형성한다. 필름의 경우는 롤-라미네이트법, 프레스법 등에 의해 웨이퍼 전면에 절연층을 형성하는 것이 가능하다. 이어서, 마스크를 이용하여 노광에 의해 절연층을 패터닝한다. 패터닝에 의해 웨이퍼 상의 접속 패드를 노출시킴과 함께 응력 완화 기구를 갖는 도체 부분을 형성시키는 데 필요한 절연층의 형상을 작성한다.
이 때, 응력 완화층은 복수개로 분할하여 형성할 수 있다. 단, 여기서 웨이퍼의 전면 일체 구조의 응력 완화층을 형성하고, 또한 그 후의 다른 공정에서 레이저 등에 의해, 표면층으로부터 3분의 1 이상 절제하여, 응력 완화층을 복수의 영역으로 분할하는 방법도 있다.
상기된 노광 현상 가능한 광감광성 수지로는, 아크릴 수지, 에폭시 수지와 아크릴 수지로 구성되는 수지 조성물, 에폭시 수지와 아크릴산과 비닐 모노머를 반응시켜 얻을 수 있는 비닐 에스테르 수지의 조성물, 폴리이미드 등을 예로 들 수 있다. 현재 레지스트나 포토비어 재료로서 이용되고 있는 많은 감광성 절연 재료 및 그 고무 변성 수지 조성물은 탄성율을 선정함으로써 적용 가능하다.
이들 중에서도 특히, 비닐에스테르 수지를 포함하는 레지스트재, 및 에폭시 수지 조성물, 에폭시 수지와 아크릴 수지를 포함하는 수지 조성물로 이루어지는 포토비어(photovia)재가 바람직하다. 이들을 이용하는 경우에는, 예를 들면 롤라미네이터로서는 실온∼200℃이고, 0.01∼10kgf/㎝의 압력, 프레스 방식으로는 실온∼200℃, 1∼50kgf/㎝의 압력이 바람직한 조건이다. 인쇄법으로는 스크린 인쇄가 바람직한 인쇄의 경우는 실온 부근에서 인쇄하는 것이 일반적이다. 스핀코트법은 실온에서 100∼10000rpm의 회전수로 인쇄하는 것이 바람직하다. 커튼 코트법은 실온에서 10∼100㎜/초의 속도로 인쇄하는 것이 바람직하다.
패터닝에 있어서는, 고압 수은 램프 등을 이용하여 UV 광을 조사하여 노광한다. 현상액은 사용하는 수지에 의해 적절하게 선택되는 것으로, 특별히 제한되는 것이 아니지만, 공지의 알칼리 현상 용액을 이용하는 것이 바람직하다.
절연층 형성이 다른 방법으로는 광감광성을 갖지 않는 일반적인 저탄성율재료로 구성되는 액형 수지 또는 필름을 상기와 동일한 방법으로 웨이퍼 상의 전면에 형성하여, 레이저 또는 산소 플라즈마와 마스크를 이용하여 패터닝하여 소정 형상을 얻는다. 이 때, 산소 플라즈마로서는 산소 단독 또는 산소와 CF4등의 불화물과의 혼합 가스가 일반적으로 이용된다. 또한, 레이저로서는, 엑시마 레이저, YAG 레이저, 탄산 가스 레이저 등이 있지만, 이 중에서는 탄산 가스 레이저가 처리 속도, 사용하기 쉽다는 점에서 유효하다. 이 경우에, 절연층에 사용되는 재료는 광감광성일 필요는 없고, 저탄성율, 내열성 등의 수지물성으로 선택하는 것이 바람직하다. 대표적인 저탄성율 재료로는 에폭시 수지, 폴리이미드 수지, 옥사졸 수지, 시안산염 수지, 및 그 고무 변성물, 고무 첨가계를 예로 들 수 있다. 또한, 다공질 재료도 저탄성율인 점에서 바람직하다. 이들 중에서도, 에폭시 수지는 150℃ 부근의 저온에서 경화할 수 있고, 그 경화물은 저흡습성이고, 저비용이라서 바람직하다.
기타 절연층 형성과 패터닝을 동시에 행하는 방법으로는 인쇄법, 잉크젯법, 광조형법, 증착법, 다광자 중합법 등이 있다. 이 중, 인쇄법은 스크린 마스크 또는 스텐실 마스크를 이용하여 유동성이 있는 수지를 패터닝하는 방법으로 인쇄 후, 빛 또는 열에 의한 가교 반응에 의해 수지의 고형화를 실시함으로써 소정의 절연층을 얻을 수 있는 간편한 방법이다. 이에 대해, 잉크젯법, 광조형법은 전용 장치의 도입이 필요하지만, 인쇄법에 비해 미세한 패터닝이 가능하여 폭 50㎛ 이하의 절연층 형성에 유효하다. 또한, 반도체 회로 형성 기술을 응용한 증착법이나 다광자 중합법은 보다 미세한 형상의 제작이 가능하여 폭 1㎛ 이하의 절연층 형성에 유효하다.
본 발명의 반도체 장치는 응력 완화층 또는 완충층이 그 표면으로부터 3분의 1 이상 절제되어, 반도체 칩 상에서 복수의 영역으로 분할되어 있는 것이 특징이다. 예를 들면, 반도체 집적 회로가 형성된 웨이퍼 상에, 실장 기판과의 열응력을 저감시키는 응력 완화층과, 그 위에 외부 단자인 범프 전극을 갖는 구조체의, 상기 응력 완화층이 그 표면으로부터 3분의 1 이상 절제되어, 복수의 영역으로 분할되어 이루어지는 반도체 장치를 웨이퍼의 크기로 제조하여 최종적으로 개편으로 분할한다. 응력 완화층을 그 표면으로부터 3분의 1 이상 절제하여 응력 완충층을 복수의 영역으로 분할함으로써, 응력을 흡수할 때 연동하여 움직이는 영역을 작게 하여 변형하기 쉬운 구조로 할 수 있고, 응력 완화 효과를 크게 할 수 있다. 이에 따라, 온도 사이클 등에서의 열응력이 반도체 소자와 실장 기판 사이에서 발생한 경우에도 응력 완화층의 유연성을 충분히 발휘할 수 있고, 반도체 소자와 실장 기판 사이를 접속하고 있는 외부 단자의 접속 신뢰성의 향상을 도모할 수 있다. 또한, 응력 완화층을 분할함으로써, 반도체 장치를 보관할 때에 패키지가 흡습한 수분이 실장품의 리플로우 시에 외부로 빠지기 쉽고, 패키지의 내(耐)리플로우 신뢰성이 향상된다.
본 발명에서는, 상기된 구성을 갖는 반도체 장치의 집합체를 웨이퍼의 단위로 작성하고, 마지막으로 각 단위 반도체 소자를 포함하는 칩마다 분리함으로써, 개개의 반도체 장치를 제조하는 방법을 제공한다. 또한, 본 발명의 반도체 장치를 탑재한 모듈은 내리플로우성, 내온도 사이클성이 우수한 반도체 장치를 구비하기 때문에, 종래에 비해 고밀도, 고신뢰성이다. 이 때의 응력 완화층은 광감광성 수지를 이용하여 소정의 패터닝을 함으로써, 또는 열경화성 수지를 레이저 또는 산소 플라즈마에 의해 패터닝함으로써 달성할 수 있다. 또한, 다른 응력 완화층 형성 방법으로는, 스크린 마스크나 스텐실 마스크를 이용한 인쇄법에 따른 패터닝, 잉크젯법에 따른 패터닝, 광조형법에 따른 패터닝, 또는 반도체 배선 제조 공정과 동일한 유기물 증착법, 마이크로 일렉트로닉스 메카니컬 시스템에 의한 다광자 중합법 등이 있다. 또한, 응력 완화층의 25℃의 탄성율을 1GPa 이하로 함으로써, 반도체 소자와 실장 기판과의 우수한 접속 신뢰성을 얻을 수 있다. 응력 완화층의 분할 방법으로는 상기된 바와 같이 패터닝에 의해 분할하는 방법과, 미리 전면에 응력 완화층을 형성한 후, 레이저 등에 의해 소정의 장소에 표면층으로부터 3분의 1 이상 절제함으로써 분할하는 방법이 있다. 또한, 분할의 상태로서는, 복수의 범프 전극을 하나의 응력 완화층에 형성한 2분할 방식으로부터 각 범프 전극이 각각 개별의 응력 완화층에 형성된 독립한 구조까지 여러 가지 형태가 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1에 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸다. 도 2는 도 1의 제조 방법에서의 웨이퍼 단위 반도체 칩의 단면 구조를 나타낸다. 우선, 집적 회로(도시하지 않음)가 형성된 웨이퍼(1)의 전면에 에폭시계 감광성 액형 수지를 스크린 인쇄를 이용하여 도포한다. 도포 후, 용제 및 전극 패드(2)를 건조시켜, 두께 15㎛의 막을 얻는다. 그 위에 마스크(도시하지 않음)를 두고 UV 노광에 의해 소정의 부분에 가교 반응을 진행시키고, 알칼리 현상액으로 패터닝하여 도 2의 (a)에 도시된 바와 같이 응력 완화층(3)을 형성한다. 이 때, 웨이퍼 상의 전극 패드(2)도 패터닝에 의해 노출된다.
이어서, 웨이퍼(1) 및 응력 완화층(3)의 전면에 무전해 구리 도금에 의해 두께 10㎛의 구리층을 형성한다. 이어서, 도체 부분의 패터닝을 하기 위해 5㎛ 두께의 전착 레지스트를 형성한 후, 마스크를 이용한 UV 노광에 의해 소정의 부분에 가교 반응을 진행시키고, 알칼리 현상액으로 패터닝하여, 또한 불필요 부분의 구리(도체 부분)를 에칭액에 의해 제거하여, 레지스트를 박리한 후 도 2의 (b)에 도시된 도체층(4) 부분을 형성한다. 이어서, 웨이퍼(1) 상의 전극 패드(2)와 도금에 의해 형성한 도체층(4)과의 접합 부분을 외부 환경으로부터 보호할 목적으로 에폭시계 액형 밀봉 수지를 스크린 인쇄로 도 2의 (c)에 도시된 바와 같이 충전한다. 이 때, 무(無)용제형의 액형 수지를 이용하면, 경화 후의 막 감소가 없고, 양호한 충전 밀봉이 가능하다. 또, 도 2의 (d)에 도시된 바와 같이 밀봉 수지층(5)에 레이저 가공 등에 의해 자국을 넣음으로써 칩에 걸리는 응력을 작게 할 수 있다. 절제부 x의 깊이는 밀봉 수지층의 두께의 3분의 1 이상으로 하는 것이 바람직하다.
이어서, 도체 부분의 노출된 개소에 실장 기판과의 전기적 접속을 쉽게 하기 위해, 도 2의 (e)에 도시된 볼형의 범프 전극(6)을 땜납 볼의 전사, 리플로우에 의해 형성한다.
마지막으로, 웨이퍼를 개편으로 분할하여 목적으로 하는 반도체 장치(10)를 얻는다.
도 3은 웨이퍼의 회로 형식면측 주변의 대향하는 두개의 영역에 전극패드(2)가 형성되어 있는 예로서, 본 발명에서 이용할 수 있는 전극 패드(2)를 형성한 웨이퍼(1)의 평면도를 나타낸다.
도 4는 밀봉 수지층을 형성하기 전의 본 발명의 반도체 장치의 사시도이다. 밀봉 수지층(5)은 일점 쇄선으로 나타낸 바와 같이 형성된다. 도 4에서는 응력 완화층(3)이 범프 전극(6) 또는 범프 전극에 접속되는 도체층(4), 전극 패드(2)와 대응하여 분할되어, 웨이퍼(1)에 걸리는 응력을 아주 작게 하도록 하고 있다.
도 5 및 도 6에 본 발명의 반도체 장치의 평면도를 나타낸다. 도 5는 전극 패드(2)가 회로 형성면측 주변의 대향하는 두개의 영역에 형성된 구조를 나타내고, 도 6은 회로 형성면의 중앙 영역에 한 방향으로 전극 패드(2)가 형성된 구조를 나타낸다. 도 5, 도 6에서 Y는 응력 완화층(3)에 그 두께의 3분의 1 이상 절제된 분할용의 홈이고, 응력 완화층의 외관상의 탄성율을 낮추어 반도체 칩에 걸리는 응력을 작게 한다. x는 밀봉 수지층(5)에 형성한 슬릿이다. 도 6에서는, 전극 패드의 위치가 센터 패드이므로, 분할용 홈 Y를 설치하지 않는다.
도 7 및 도 8은, 반도체 회로가 형성된 웨이퍼(1) 상에 응력 완화층(11)을 형성하기 위한 수지를 잉크제트 방식에 따라 소정의 장소에만 형성하는 방법을 나타낸다. 이에 따라, 응력 완화층(11)이 칩의 전극 패드(2) 상에 형성된다. 도 9는 도 8의 (a)의 반도체 소자의 1개의 전극 패드부의 상면도를 도시한 것이다. 이어서, 노출되어 있는 응력 완화층(11)의 패턴 표면과 웨이퍼(1) 상의 전극 패드(2) 표면에 스퍼터 증착에 의해 구리막을 5㎛, 또한 금막을 0.5㎛의 두께로 형성하여 도체층(12)을 형성하였다. 이 경우, 어스펙트비가 높은 홀 형상 등이 없기 때문에 증착에 의해 균일하게 도체층(12)을 형성하는 것이 가능하다.
또한, 도체층(12)의 에칭 공정이 불필요하므로 웨이퍼(1) 상의 전극 패드(2) 표면은 완전히 내식성 금속 재료로 피복되어 있다. 그 때문에, 일반적으로는 패드 접합 계면의 수지 밀봉은 불필요하지만, 더욱 신뢰성을 높이기 위해 수지를 충전해도 된다. 디스펜서 등에 의한 액형 수지의 충전은 마스크를 필요로 하지 않으므로, 간편한 방법이다. 이 방법에 따라 얻어지는 도체층에 붙어있는 응력 완화층은 웨이퍼면으로부터 저탄성율의 볼록 형태의 구조이기 때문에, 이 자체가 실장 기판과의 전기 접속용의 외부 단자가 된다. 따라서, 범프 형성 공정이 생략 가능하다. 실장성을 높이기 위해 볼 형상의 범프를 추가해도 된다. 범프 형성법으로는 예를 들면, 페이스트 인쇄법, 페이스트 잉크젯법, 볼 전사법 등이 있다. 마지막으로, 웨이퍼를 단위 반도체 소자를 포함하는 칩으로 절단하여 도 8의 (b)에 도시된 바와 같이 목적으로 하는 반도체 장치(10)를 얻는다.
도 10에서, 반도체 칩(14∼17)은 단일 반도체 소자(a), 복수의 단위 반도체 소자를 포함하는 (b)∼(d)와 같이 분할할 수 있다. 도 11 및 도 12는 지금까지 기재된 응력 완화층과는 다른 반도체 장치의 예이다. 도 11에서는 응력 완충층(19)은 외부 단자인 범프 전극(6)의 일렬마다 분할한 형태로 형성된다. 또한, 도 12는 일체화한 응력 완화층(21)을 최종적으로 분할한 반도체 장치의 일례이다. 이와 같이 복수개의 응력 완화층을 분할함으로써, 반도체 소자에 대한 응력을 완화하고, 반도체 소자에 발생하는 왜곡량을 저감할 수 있다. 또한, 패키지가 흡습한 수분도 용이하게 빠지기 쉽기 때문에, 실장 리플로우 시의 접속 신뢰성이 대폭 향상된다.
도 13은 본 발명의 반도체 장치의 또 다른 제조 방법을 나타낸다. 응력 완화층(22)을 도 13의 (a)에 도시된 바와 같이 복수로 분할하고, 수지(2, 3)로 밀봉한 후에도 상기 수지로 일체화되지 않은 공극 영역이 존재하도록 도시한 것이다. 이 방법은 밀봉 재료의 탄성율도 제한되지 않고, 또한 레이저 등에 따른 절제가 불필요하므로, 매우 자유도가 높은 제조법을 제공할 수 있다.
도 14 및 도 15는 본 발명의 반도체 장치를 실장 기판(25)에 탑재한 모듈의 단면도이다. 본 발명의 반도체 장치(10)는 내리플로우성, 접속 신뢰성이 우수하기 때문에, 도 15에 도시된 바와 같이 반도체 장치를 종래에 비해 보다 가까운 거리까지 접근하여 배치할 수 있고, 고밀도 실장이 가능하며, 또한 고신뢰성의 모듈을 얻을 수 있다.
이상, 상세히 설명한 바와 같이 본 발명에 따르면 이하의 효과를 발휘할 수 있다. 즉, 반도체 회로가 형성된 웨이퍼 상에 실장 기판과의 열응력을 저감하는 응력 완화층과 실장 기판과의 전기적 접속이 가능한 외부 단자를 갖는 구조체를 웨이퍼 단위의 크기로 제조하여 최종적으로 개편으로 분할하여 반도체 장치를 얻음에 따라, 제조 비용, 시간을 대폭으로 저감할 수 있고, 또한 신뢰성이 높은 구조를 제공하는 것이 가능하다. 또한, 반도체 장치 내에 구성된 응력 완화층에 따라, 온도 사이클 시험 시에 발생하는 실장 기판과 소자 사이의 열응력이 저감됨에 따라 높은 신뢰성을 확보할 수 있다. 또한, 반도체 장치의 크기도 반도체 소자와 동일 크기가 되고, 고밀도 실장이 가능하다.
본 발명은, 반도체 소자와 실장 기판 사이의 접속 신뢰성, 고속 신호 전송, 다핀화 대응에 우수한 반도체 장치 및 상기 반도체 장치를 이용한 고밀도, 고신뢰성의 모듈을 제공하는 데 유익하다.

Claims (26)

  1. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드;
    상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극; 및
    상기 집적 회로 형성면 및 상기 전극 패드, 상기 범프 전극 및 상기 도체층사이에 형성되고, 이들에 접착된 응력 완화층
    을 포함하고,
    상기 응력 완화층의 표면으로부터 3분의 1 이상 절제(切除)되어, 상기 응력 완화층이 복수의 영역으로 분할되어 있는 반도체 장치.
  2. 반도체 장치에 있어서,
    반도체 소자;
    상기 반도체 소자의 회로 형성면측에 형성된 복수의 회로 전극;
    상기 회로 전극에 도체층을 통해 접속되고, 또한 실장 기판과 접속하기 위한 외부 전극; 및
    상기 반도체 소자의 회로 형성면, 상기 회로 전극, 상기 외부 전극 및 상기 도체층에 접착된 응력 완화층
    을 포함하고,
    상기 응력 완화층은 복수의 영역으로 분할되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 응력 완화층에 밀착하여 밀봉 수지층이 형성되어 있는 반도체 장치.
  4. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 집적 회로 형성면측의 주변 영역에 형성된 복수의 전극 패드;
    상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 외부 전극; 및
    상기 집적 회로 형성면, 상기 전극 패드, 상기 외부 전극 및 상기 도체층에 접착된 응력 완화재
    를 포함하고,
    상기 응력 완화재의 표면으로부터 3분의 1 이상 절제되어, 상기 응력 완화재가 각 도체층마다 분할되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 응력 완화재가 복수의 영역으로 분할된 공간에 수지가 밀봉되어 있는 반도체 장치.
  6. 반도체 장치에 있어서,
    반도체 소자;
    상기 반도체 소자의 회로 형성면측에 형성된 복수의 회로 전극;
    상기 회로 전극에 도체층을 통해 접속되고, 또한 실장 기판과 접속하기 위한 외부 전극; 및
    상기 반도체 소자의 회로 형성면, 상기 회로 전극, 상기 외부 전극 및 상기 도체층에 접속된 응력 완화층
    을 포함하고,
    상기 응력 완화층은 복수의 영역으로 분할되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 응력 완화층에 밀착하여 밀봉 수지층이 형성되어 있는 반도체 장치.
  8. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 회로 형성면측의 주변 영역의 대향하는 두개의 측에 형성된 복수의 전극 패드;
    상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 외부 전극; 및
    상기 집적 회로 형성면, 상기 전극 패드, 상기 외부 전극 및 상기 도체층에 접착된 응력 완화층
    을 포함하고,
    상기 응력 완화층의 표면으로부터 3분의 1 이상 절제되어, 상기 응력 완화층이 각 도체층마다 분할되어 있는 반도체 장치.
  9. 제8항에 있어서,
    상기 응력 완화층에 밀착하여 밀봉 수지층이 형성되어 이루어지는 반도체 장치.
  10. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 집적 회로 형성면측의 중앙 영역에 한 방향으로 형성된 복수의 전극 패드;
    상기 패드에 도체층을 통해 접속된 외부 접속용 범프; 및
    상기 집적 회로 형성면, 상기 패드, 상기 범프 및 상기 도체층에 접착한 완충재
    를 포함하고,
    상기 완충재는 복수의 영역으로 분할되어 있는 반도체 장치.
  11. 반도체 장치에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하는 반도체 칩;
    상기 반도체 소자 각각의 집적 회로 형성면측에 형성된 복수의 전극 패드;
    상기 전극 패드에 도체층을 통해 접속된 외부 접속용 범프 전극; 및
    상기 반도체 소자의 집적 회로 형성면, 상기 패드, 상기 범프 전극 및 상기 도체층에 접착된 탄성체층
    을 포함하고,
    상기 탄성체층은 상기 단위 반도체 소자의 각각에 대해 복수의 영역으로 분할되어 있는 반도체 장치.
  12. 제11항에 있어서,
    상기 탄성체층에 밀착하여 밀봉 수지층이 형성되어 있는 반도체 장치.
  13. 반도체 장치에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하는 반도체 웨이퍼;
    상기 반도체 소자 각각의 집적 회로 형성면측에 형성된 복수의 접속 도체부;
    상기 접속 도체부에 도체층을 통해 접속된 외부 접속용 외부 전극; 및
    상기 반도체 소자의 집적 회로 형성면, 상기 접속 도체부, 상기 외부 전극 및 상기 도체층에 접착된 완충재
    를 포함하고,
    상기 완충재는 상기 단위 반도체 소자 영역 내에서 복수로 분할되어 있는 반도체 장치.
  14. 제13항에 있어서,
    상기 완충재에 밀착하여 밀봉 수지층이 형성되어 있는 반도체 장치.
  15. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측에 복수의 전극 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면측에, 상기 집적 회로 형성면 및 상기 전극 패드에 접착된 완충층을 형성하는 단계;
    상기 완충층을 그 표면으로부터 3분의 1 이상 절제하여 상기 완충층을 복수의 영역으로 분할하는 단계;
    상기 분할된 완충층 위에 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하는 단계; 및
    그 후 상기 단위 반도체 소자마다 분할하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측의 대향하는 두개의 주변 영역에 복수의 전극 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면측에, 상기 집적 회로 형성면 및 상기 전극 패드에 접착된 완충재층을 형성하는 단계;
    상기 완충재층을 두께 방향으로 절제하여 복수의 영역으로 분할하는 단계;
    상기 분할된 완충재층 위에, 상기 전극 패드를 외부 접속용 범프에 접속하기 위한 도체층 및 상기 범프를 형성하는 단계; 및
    그 후 상기 단위 반도체 소자마다 분리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측의 중앙 영역에 한 방향으로 복수의 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면에, 상기 패드마다 독립하여 응력 완화층을 형성하는 단계;
    상기 응력 완화층 위에 상기 패드를 외부 접속용 범프에 접속하기 위한 도체층 및 상기 범프를 형성하는 단계; 및
    그 후 상기 단위 반도체 소자마다 분리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측에 복수의 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면측에, 상기 집적 회로 형성면 및 상기 패드에 접착시켜 저탄성율재층을 형성하는 단계;
    상기 저탄성율재층을 그 표면으로부터 3분의 1 이상 절제하여 상기 저탄성율재층을 복수의 영역으로 분할하는 단계;
    상기 분할된 저탄성율재층 위에, 상기 패드를 범프에 접속하기 위한 도체층 및 상기 범프를 형성하는 단계; 및
    그 후 적어도 1개의 상기 단위 반도체 소자를 포함하는 칩마다 분리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측의 대향하는 두개의 주변 영역에 복수의 전극 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면측에, 상기 집적 회로 형성면 및 상기 전극 패드에 접착시켜 응력 완화층을 형성하는 단계;
    상기 응력 완화층을 그 표면으로부터 3분의 1 이상 절제하여 상기 응력 완화층을 복수의 영역으로 분할하는 단계; 및
    상기 분할된 응력 완화층 위에, 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 반도체 장치의 제조 방법에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 복수개 구비하고, 상기 단위 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드를 갖는 반도체 웨이퍼의 상기 집적 회로 형성면에, 상기 집적 회로면 및 상기 전극 패드에 접착시켜 상기 전극 패드마다 독립한 완충재를 형성하는 단계;
    상기 독립한 완충재 상에 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층 및 상기 범프 전극을 형성하는 단계; 및
    이어서 상기 완충재에 밀착하는 수지로 노출면의 필요부를 밀봉하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  21. 반도체 모듈에 있어서,
    단위 반도체 소자를 갖는 반도체 칩과, 상기 단위 반도체 소자에 형성된 복수의 전극 패드와, 상기 단위 반도체 소자의 회로 형성면과, 상기 전극 패드, 및 상기 전극 패드를 외부 접속용 범프 전극에 접속하기 위한 도체층에 접착된 응력 완화층과, 상기 단위 반도체 소자의 회로 형성면에 형성된 보호 코팅을 구비하고, 상기 응력 완화층이 복수의 영역으로 분할되어 있는 반도체 장치; 및
    상기 외부 접속용 범프 전극을 통해, 전기적으로 접속된 실장 기판
    을 포함하는 반도체 모듈.
  22. 반도체 모듈에 있어서,
    단위 반도체 소자를 갖는 반도체 칩과, 상기 단위 반도체 소자의 회로 형성면에 형성된 복수의 회로 패드와 상기 회로 패드에 도체층을 통해 접속된 외부 접속용 범프와, 상기 반도체 소자의 회로 형성면, 상기 회로 패드, 상기 외부 접속용 범프 및 상기 도체층에 접속된 응력 완충층을 포함하고, 상기 응력 완충층이 복수의 영역으로 분할되어 있는 복수개의 반도체 장치가 상기 외부 접속용 범프 전극을 통해 실장 기판에 접속되어 있는 반도체 모듈.
  23. 반도체 모듈에 있어서,
    집적 회로를 형성한 단위 반도체 소자를 갖는 반도체 칩과, 상기 단위 반도체 소자의 집적 회로 형성면의 주변의 대향하는 두개의 영역에 형성된 전극 패드와, 상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극과, 상기 반도체 소자의 집적 회로 형성면, 상기 전극 패드, 상기 범프 전극 및 상기 도체층에 접착된 완충층과, 상기 단위 반도체 소자의 회로 형성면에 형성된 상기 완충층에 밀착하는 절연재를 포함하고, 상기 완충층이 복수의 영역으로 분할된 복수개의 반도체 장치가 상기 범프 전극을 통해 실장 기판에 전기적으로 접속된 반도체 모듈.
  24. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드;
    와, 상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극; 및
    상기 전극 패드와 도체층과 외부 접속용 범프 전극에 접착되어 형성된 응력 완화층
    을 포함하고,
    상기 응력 완화층이 두께 방향으로 경사진 구조를 가지며, 상기 도체층이 응력 완화층의 경사면을 따라 형성된 반도체 장치.
  25. 반도체 장치에 있어서,
    집적 회로를 형성한 반도체 소자;
    상기 반도체 소자의 집적 회로 형성면측에 형성된 복수의 전극 패드;
    상기 전극 패드에 도체층을 통해 전기적으로 접속된 외부 접속용 범프 전극; 및
    상기 전극 패드와 도체층과 외부 접속용 범프 전극에 접착되어 형성된 응력 완화층
    을 포함하고,
    상기 도체층의 도체 폭이 전극 패드로부터 외부 접속용 범프 전극에 걸쳐 연속적으로 변화하는 반도체 장치.
  26. 제25항에 있어서,
    도체층의 도체 폭이 전극 패드측이 가늘고, 외부 접속용 범프 전극측이 굵은 반도체 장치.
KR10-2000-7002272A 1998-06-12 1998-06-12 반도체 장치 및 그 제조 방법 KR100449307B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1998/002593 WO1999065075A1 (fr) 1998-06-12 1998-06-12 Dispositif semi-conducteur et procede correspondant

Publications (2)

Publication Number Publication Date
KR20010023622A KR20010023622A (ko) 2001-03-26
KR100449307B1 true KR100449307B1 (ko) 2004-09-18

Family

ID=14208388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7002272A KR100449307B1 (ko) 1998-06-12 1998-06-12 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
EP (1) EP1091399A4 (ko)
JP (1) JP4176961B2 (ko)
KR (1) KR100449307B1 (ko)
CN (1) CN100419978C (ko)
AU (1) AU738124B2 (ko)
CA (1) CA2301083A1 (ko)
WO (1) WO1999065075A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526061B1 (ko) * 1999-03-10 2005-11-08 삼성전자주식회사 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP2001085560A (ja) * 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
DE10016132A1 (de) 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US6775906B1 (en) * 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
DE10052452A1 (de) * 2000-10-23 2002-05-08 Siemens Ag Halbleiter-Anordnung und Verfahren zur Herstellung von derartigen Halbleiter-Anordnungen
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
JP2003086531A (ja) * 2001-09-07 2003-03-20 Seiko Instruments Inc パターン電極作製法およびその作製法で作製されたパターン電極
DE10241589B4 (de) * 2002-09-05 2007-11-22 Qimonda Ag Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern
JP4639586B2 (ja) * 2003-12-05 2011-02-23 セイコーエプソン株式会社 導電パターンの形成方法、配線の形成方法、半導体装置の製造方法、回路基板の製造方法、並びに、電子部品の製造方法
JP4207004B2 (ja) 2005-01-12 2009-01-14 セイコーエプソン株式会社 半導体装置の製造方法
JP4720992B2 (ja) * 2005-08-23 2011-07-13 セイコーエプソン株式会社 半導体装置
JP4305667B2 (ja) 2005-11-07 2009-07-29 セイコーエプソン株式会社 半導体装置
KR101079946B1 (ko) * 2006-11-28 2011-11-04 파나소닉 주식회사 전자 부품 실장 구조체와 그 제조 방법
JP5413120B2 (ja) * 2009-10-13 2014-02-12 日本電気株式会社 多層配線基板および多層配線基板の製造方法
JP6122423B2 (ja) * 2012-05-08 2017-04-26 富士機械製造株式会社 Ｌｅｄパッケージ及びその製造方法
CN104769933B (zh) * 2012-05-23 2019-11-29 杭州美盛红外光电技术有限公司 红外摄影装置和红外摄影方法
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
JP6673669B2 (ja) * 2015-11-04 2020-03-25 エスアイアイ・クリスタルテクノロジー株式会社 圧電振動片の製造方法、ウエハ及び圧電振動片
JP2019102724A (ja) * 2017-12-06 2019-06-24 株式会社村田製作所 半導体素子
CN109530930B (zh) * 2018-12-27 2021-09-03 北京中科镭特电子有限公司 一种激光加工芯片的方法
CN109839232B (zh) * 2019-01-25 2021-11-05 上海交通大学 应变传感器及其形成方法、应变传感器阵列及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03161935A (ja) * 1989-11-20 1991-07-11 Mitsubishi Electric Corp 半導体集積回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5146069A (ja) * 1974-10-18 1976-04-20 Hitachi Ltd Handotaisochi
JPS6312838U (ko) * 1986-05-19 1988-01-27
JPH0669211A (ja) * 1992-08-22 1994-03-11 Nec Corp 樹脂封止型半導体装置
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JP2555924B2 (ja) * 1993-04-14 1996-11-20 日本電気株式会社 半導体装置
JP3356921B2 (ja) * 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JPH09139082A (ja) * 1995-11-17 1997-05-27 Mitsubishi Electric Corp 半導体記憶装置
JPH09246274A (ja) * 1996-03-11 1997-09-19 Ricoh Co Ltd 半導体装置
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
TW571373B (en) * 1996-12-04 2004-01-11 Seiko Epson Corp Semiconductor device, circuit substrate, and electronic machine
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
US6075290A (en) * 1998-02-26 2000-06-13 National Semiconductor Corporation Surface mount die: wafer level chip-scale package and process for making the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03161935A (ja) * 1989-11-20 1991-07-11 Mitsubishi Electric Corp 半導体集積回路

Also Published As

Publication number Publication date
WO1999065075A1 (fr) 1999-12-16
JP4176961B2 (ja) 2008-11-05
CN100419978C (zh) 2008-09-17
EP1091399A1 (en) 2001-04-11
AU7674698A (en) 1999-12-30
CA2301083A1 (en) 1999-12-16
EP1091399A4 (en) 2002-01-16
AU738124B2 (en) 2001-09-06
KR20010023622A (ko) 2001-03-26
CN1272959A (zh) 2000-11-08

Similar Documents

Publication Publication Date Title
KR100449307B1 (ko) 반도체 장치 및 그 제조 방법
US6710446B2 (en) Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP3546131B2 (ja) 半導体チップパッケージ
KR100414383B1 (ko) 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법
US6555416B2 (en) Chip size package semiconductor device and method of forming the same
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US6627998B1 (en) Wafer scale thin film package
CN100426492C (zh) 微电子封装件及其制造方法
US6441500B1 (en) Semiconductor device having resin members provided separately corresponding to externally connecting electrodes
US6396145B1 (en) Semiconductor device and method for manufacturing the same technical field
US7565737B2 (en) Manufacturing method of package substrate
US20080261346A1 (en) Semiconductor image device package with die receiving through-hole and method of the same
KR20080084714A (ko) 반도체 장치 및 그 제조 방법
US20040227236A1 (en) Semiconductor device, electronic device, electronic apparatus, and methods for manufacturing carrier substrate, semiconductor device, and electronic device
US20080150107A1 (en) Flip chip in package using flexible and removable leadframe
US20080290514A1 (en) Semiconductor device package and method of fabricating the same
US6737590B2 (en) Tape circuit board and semiconductor chip package including the same
JP3496569B2 (ja) 半導体装置及びその製造方法並びにその実装構造
KR100434201B1 (ko) 반도체 패키지 및 그 제조 방법
JP2001267452A (ja) 半導体装置
KR100432136B1 (ko) 칩 스케일 패키지 및 그 제조 방법
KR20020031610A (ko) 반도체 패키지 및 그 제조방법
JP2002057251A (ja) 半導体装置及びその製造方法
JP2001257290A (ja) 電子部品の製造方法
KR20010046832A (ko) 칩규모의 반도체패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee