DE10052452A1 - Halbleiter-Anordnung und Verfahren zur Herstellung von derartigen Halbleiter-Anordnungen - Google Patents

Abstract

Auf der aktiven Oberfläche eines Halbleiter-Wafers wird ein Interposer (IP) aus einem elastischen Dielektrikum aufgebaut, wobei im Interposer (IP) ausgebildete elektrisch leitende Verbindungen (V) chipseitige Kontakte (K) mit Anschlüssen (A) auf der Oberseite (OS) des Interposers (IP) elektrisch leitend verbinden. Die einzelnen Halbleiter-Anordnungen (HA) entstehen dann durch Zerteilen des Halbleiter-Wafers. Durch die Elastizität des Interposers (IP) und durch die vorzugsweise mäanderförmige Ausgestaltung der Verbindungen (V) wird das unterschiedliche Wärmeausdehnungsverhalten von Chip (C) und Schaltungsträger weitgehend kompensiert.

Description

Bei Halbleiteranordnungen bzw. integrierten Schaltkreisen ge­ winnen die Bauformen des "Chip Size Packaging (CSP)" für die Montage in modernen Baugruppen immer mehr an Bedeutung. Alle diese Bauformen haben das Ziel, das enge Anschlussraster der Kontakte des Chips über eine Anschlussverdrahtung auf das gröbere, regelmäßige Anschlussraster der Anschlüsse des Chip Size Packages umzuverdrahten und die negativen Auswirkungen der unterschiedlichen Wärmeausdehnungskoeffizienten von Sili­ zium und Baugruppen-Leiterplatte auf die Zuverlässigkeit der entsprechenden Lötverbindungen möglichst zu verhindern.

Bei den bekannten Bauformen des Chip Size Packaging treten insbesondere folgende Probleme auf:

• - Die Chip Size Packages sind flächenmäßig größer als der eigentliche, verpackte Silizium-Chip,
• - die Zuverlässigkeit der Lötverbindungen zwischen Chip Size Package und Baugruppen-Leiterplatte wird durch thermisch erzeugte Spannungen beeinträchtigt,
• - Verbindungen vom Chip zum Zwischenträger sind mechanisch hochempfindlich,
• - durch das gegenwärtige Einzelpackaging der Silizium-Chips sind die Herstellkosten für Chip Size Packages sehr hoch.

Aus der US-A-5 685 885 ist auch bereits ein Verfahren zur Herstellung von integrierten Schaltkreisen bzw. Halbleiter- Anordnungen bekannt, welches ein Packaging der Silizium-Chips auf der Ebene eines Halbleiter-Wafers ermöglicht. Der Halb­ leiter-Wafer umfasst dabei eine Vielzahl von Silizium-Chips, wobei jeder dieser Chips auf einer aktiven Oberfläche des Wa­ fers eine Vielzahl von Kontakten aufweist. Auf die aktive O­ berfläche des Wafers wird dann ein flexibles, blattförmiges dielektrisches Element aufgebracht, das auf seiner Oberseite eine Vielzahl von Anschlüssen und eine Vielzahl von den An­ schlüssen wegführenden flexiblen Leitern aufweist. Die Enden der flexiblen Leiter werden dann mit den zugeordneten Kontak­ ten auf der aktiven Oberfläche des Wafers verbunden, worauf der Halbleiter-Wafer in eine Vielzahl von Halbleiter- Anordnungen zerteilt wird. Bei einem derart hergestellten flexiblen, blattförmigen dielektrischen Interposer besteht eine gewisse Beweglichkeit zwischen den Kontakten des Chips, dem flexiblen Interposer und den auf der Oberseite des Inter­ posers angeordneten Anschlüssen.

Der in den Ansprüchen 1 und 10 angegebenen Erfindung liegt das Problem zugrunde, eine kostengünstig herstellbare Halb­ leiter-Anordnung zu schaffen, die für eine Direktmontage von ungehäusten Chips auf unterschiedlichen Verdrahtungssubstra­ ten, wie z. B. Leiterplatten oder Multichipmodules, geeignet ist. Mit dem bei der Halbleiter-Anordnung eingesetzten Inter­ poser sollen insbesondere die unterschiedlichen Wärmeausdeh­ nungskoeffizienten von Chip und Schaltungsträger weitgehendst ausgeglichen werden.

Der Erfindung liegt die Erkenntnis zugrunde, dass durch die Verwendung eines elastischen Dielektrikums als Grundwerkstoff für den Interposer Verbindungsstrukturen zwischen den Kontak­ ten auf der Chipseite und den Anschlüssen auf der Oberseite des Interposers realisiert werden können, mit denen das un­ terschiedliche Wärmeausdehnungsverhalten zwischen Chip und Schaltungsträger weitgehend kompensiert wird. Hervorzuheben ist ferner, dass eventuelle Niveau-Unterschiede von Halblei­ ter-Anordnung und Schaltungsträger durch den elastischen In­ terposer ausgeglichen werden.

Vorteilhafte Ausgestaltungen der erfindungsgemäßen Halblei­ ter-Anordnung gehen aus den Ansprüchen 2 bis 9 hervor.

Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens zur Herstellung von Halbleiter-Anordnung gehen aus den An­ sprüchen 11 bis 26 hervor.

Die Ausgestaltungen nach den Ansprüchen 2 und 11 ermöglichen eine Herstellung der elektrisch leitenden Verbindungen im In­ terposer nach bewährten Technologien, wie sie beispielsweise in modernen Mehrlagenleiterplatten mit Sacklochlagen zum Ein­ satz kommen.

Die Weiterbildungen nach den Ansprüchen 3 und 12 ermöglichen eine Ausgestaltung des Interposers mit mindestens zwei Um­ verdrahtungslagen, die eine noch flexiblere Ausbildung der Verbindungen zwischen den Kontakten auf der Chipseite und den Anschlüssen auf der Oberseite des Interposers ermöglichen. Insbesondere können dann gemäß Anspruch 4 die Verbindungen im Interposer ein dreidimensionales Schaltungssystem bilden, bei welchem gemäß Anspruch 5 die mäanderförmige Ausbildung der Verbindungen im Hinblick auf die erwünschte Flexibilität als optimal anzusehen ist.

Die Ausgestaltungen nach den Ansprüchen 6 und 13 ermöglichen durch eine mit metallisierten Sacklöchern versehene dritte Schicht des elastischen Dielektrikums eine besonders einfache und günstige Herstellung der Anschlüsse auf der Oberseite des Interposers. Gemäß den Ansprüchen 7 und 23 erhalten die An­ schlüsse in den Sacklöchern der dritten Schicht vorzugsweise die Form von Lotkugeln. Derartige Lotkugeln haben sich für eine sichere Verbindungen von Halbleiter-Anordnung und Schal­ tungsträger besonders gut bewährt. Die Erzeugung der An­ schlüsse kann dabei gemäß Anspruch 24 auf einfache Weise durch Bestückung der Sacklöcher mit fertigen Lotkugeln vorge­ nommen werden. Gemäß Anspruch 25 können die Lotkugeln aber auch durch Lotpastendruck in den Sacklöchern und anschließen­ des Aufschmelzen hergestellt werden. Eine dritte Möglichkeit für die günstige Erzeugung der Anschlüsse ist gemäß Anschluss 26 der galvanische Aufbau von Lotbumps in den Sacklöchern.

Die Weiterbildung nach Anspruch 8 ermöglicht eine Ausgestal­ tung des Interposers mit welcher das sehr enge Raster der Kontakte auf der Chipseite in ein flächiges und wesentlich gröberes Raster der Anschlüsse auf der Montageseite aufge­ spreizt wird. Auf der Montageseite können insbesondere Raster wie beim Ball Grid Array (BGA) oder beim Mikro Ball Grid Ar­ ray (µBGA) realisiert werden.

Die Ausgestaltung nach Anspruch 9 gibt mit Siliconkautschuk ein ideales Material für das elastische Dielektrikum an. Si­ liconkautschuk besitzt einerseits hervorragende dielektrische Eigenschaften und ist andererseits durch seine hervorragenden elastischen Eigenschaften für eine Kompensation des unter­ schiedlichen Wärmeausdehnungsverhaltens von Chip und Träger­ substrat besonders gut geeignet. Außerdem sind die guten thermischen Eigenschaften von Siliconkautschuk hervorzuheben, die bei nachfolgenden thermischen Montageprozessen, wie z. B. Reflowlöten, keinerlei Verarbeitungsprobleme verursachen. Si­ liconkautschuk ist auch in der elektronischen Baugruppenfer­ tigung ein bewährtes Medium zum Schutz von Bauelementen, d. h. Halbleiter-Anordnungen mit einem elastischen Interposer aus Siliconkautschuk können nach der Montage problemlos durch Vergießen mit Siliconkautschuk vor Umwelteinflüssen geschützt werden.

Gemäß den Ansprüchen 14, 17 und 20 werden die Sacklöcher in der ersten Schicht, der zweiten Schicht und der dritten Schicht des elastischen Dielektrikums vorzugsweise durch La­ serbohren hergestellt. Diese Laserbohrtechnik, die entweder als Direktstrukturierung oder als Locherzeugung über eine sog. "Conformal Mask" durchgeführt werden kann, bietet gegen­ über anderen Techniken, wie z. B. dem Plasmaätzen, oder der photolithographischen Strukturierung erhebliche Vorteile. Insbesondere können mit der Laserbohrtechnik die Sacklöcher mit geringem Aufwand in sehr kurzer Zeit hergestellt werden.

Gemäß den Ansprüchen 15, 18 und 21 kann die Herstellung der ersten Umverdrahtungslage, der zweiten Umverdrahtungslage und der Anschlusslage auf der Oberseite des Interposers auf eine in der Leiterplattentechnik seit langer Zeit bewährte Weise durch photolithographische Strukturierung und anschließendes Ätzen vorgenommen werden.

Gemäß den Ansprüchen 16, 19 und 22 kann aber auch die Laser­ direktstrukturierung vorteilhaft für die Herstellung der ers­ ten Umverdrahtungslage, der zweiten Umverdrahtungslage und der Anschlusslage auf der Oberseite des Interposers einge­ setzt werden. Unter Laserdirektstrukturierung ist dabei eine unmittelbare Laserstrukturierung der entsprechenden Metalli­ sierung oder eine Laserstrukturierung von auf die entspre­ chenden Metallisierungen aufgebrachten Ätzresists und an­ schließendes Ätzen zu versehen. Als Ätzresist können dabei metallische Resists wie Zinn oder Zinn-Blei oder auch organi­ sche Resists, wie z. B. Elektrotauchlack, verwendet werden.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dar­ gestellt und werden im folgenden näher beschrieben.

Es zeigen

Fig. 1 bis Fig. 14 verschiedene Verfahrensstadien bei der Herstellung einer Vielzahl von Halbleiteranordnun­ gen mit elastischen Interposern auf der aktiven O­ berfläche eines Halbleiter-Wafers,

Fig. 15 nach den Fig. 1 bis 14 hergestellte Halbleiter- Anordnungen nach dem Zerteilen des Halbleiter- Wafers,

Fig. 16 einen Schnitt durch eine Halbleiter-Anordnung mit einem Vergleich der Anschlussraster auf Chipseite und Montageseite und

Fig. 17 die Halbleiteranordnung nach Anspruch 16 nach der Verbindung mit einer Baugruppen-Leiterplatte.

Fig. 1 zeigt einen Querschnitt durch einen Halbleiter-Wafer HW, auf dessen aktiver Oberfläche O1 eine Vielzahl von Kon­ takten K angeordnet sind. Die im dargestellten Ausführungs­ beispiel auf einer oberen Polyimidschicht PI angeordneten Kontakte K sind mit in der Zeichnung nicht näher dargestell­ ten integrierten Schaltkreisen des Halbleiter-Wafers HW ver­ bunden. In der stark vereinfachten schematischen Darstellung gemäß Fig. 1 sind drei Gruppen von Kontakten K zu erkennen, die drei integrierten Schaltkreisen des Halbleiter-Wafers HW zugeordnet sind und deren Input- und Output-Anschlüsse bil­ den.

Gemäß Fig. 2 wird die aktive Oberfläche O1 des Halbleiter- Wafers HW mit einem elastischen Dielektrikum beschichtet. Im beschriebenen Ausführungsbeispiel wird als elastisches Die­ lektrikum ED flüssiger Silikonkautschuk aufgebracht und an­ schließend in einem Ofen bei einer Temperatur von beispiels­ weise 125°C und einer Verweildauer von beispielsweise 5 Minu­ ten ausvulkanisiert. Das Aufbringen des elastischen Die­ lektrikums ED kann durch Gießen, Sprühen, Walzen oder ähnli­ che Verfahren erfolgen. Im beschriebenen Ausführungsbeispiel erfolgt das Aufbringen des flüssigen elastischen Dielektri­ kums ED auf einer Lackschleuderanlage. Hierbei gelangt das flüssige elastische Dielektrikum ED über eine Dosiereinrich­ tung DE auf die aktive Oberfläche O1 des Halbleiter-Wafers HW, dessen Rotation durch einen Pfeil Pf2 angedeutet ist. Durch diese Rotation verteilt sich das flüssige elastische Dielektrikum ED auf der aktiven Oberfläche O1, wobei dieser Verteilvorgang in Fig. 2 durch Pfeile Pf3 und Pf1 angedeutet ist.

Nach dem Ausvulkanisieren entsteht eine erste Schicht des e­ lastischen Dielektrikums, die gemäß Fig. 3 mit S1 bezeichnet ist. Die Schichtdicke dieser ersten Schicht S1 kann durch einmalige oder mehrmalige Wiederholung des Aufbringens und Ausvulkanisierens des flüssigen elastischen Dielektrikums ED je nach Wunsch gesteigert werden.

Gemäß Fig. 3 werden in die erste Schicht S1 des elastischen Dielektrikums durch Laserbohren konische Sacklöcher SL1 ein­ gebracht, die jeweils an den Kontakten K enden. Die Erzeugung der Sacklöcher SL1 mittels Laserbohren ist in Fig. 3 durch einen Laserstrahl LS angedeutet. Anstelle des Laserbohrens können die Sacklöcher SL1 aber auch durch andere Locherzeu­ gungs-Verfahren, wie z. B. durch Plasmaätzen oder durch photo­ lithographische Strukturierung erzeugt werden.

Auf die Wandungen der Sacklöcher SL1 und auf die Oberseite O1 der ersten Schicht S1 wird dann gemäß Fig. 4 eine erste Me­ tallisierung M1 aufgebracht, die jeweils auch mit den Kontak­ ten K elektrisch leitend verbunden ist. Das Aufbringen dieser ersten Metallisierung M1, die beispielsweise aus Kupfer be­ stehen kann, erfolgt durch Besputtern, Bedampfen oder galva­ nisch, mit anschließender galvanischer Verstärkung der Grund­ schicht.

Gemäß Fig. 5 erfolgt anschließend eine Strukturierung der ersten Metallisierung M1 zur Erzeugung einer mit U1 bezeich­ neten ersten Umverdrahtungslage. Diese erste Umverdrahtungs­ lage U1 umfasst erste Leiterbahnen L1 und/oder erste Kontakt­ pads KP1 auf der Oberseite O1 der ersten Schicht S1. Dabei können die ersten Kontaktpads KP1 unmittelbar an die metalli­ sierten Sacklöcher SL1 oder über die ersten Leiterbahnen L1 mit den metallisierten Sacklöchern SL1 verbunden sein. Bei entsprechender Dimensionierung der ersten Leiterbahnen L1 können die ersten Kontakte KP1 auch entfallen. Wichtig ist hierbei nur, dass die ersten Leiterbahnen L1 und/oder die ersten Kontaktpads KU eine Basis für weitere, an späterer Stelle noch zu beschreibende Durchkontaktierungen bilden.

Nach der Bildung der ersten Umverdrahtungslage U1 wird gemäß Fig. 6 auf die Oberseite O1 der ersten Schicht S1 eine zwei­ te Schicht S2 des elastischen Dielektrikums aufgebracht. Die Herstellung der zweiten Schicht S2 erfolgt wieder auf die im Zusammenhang mit Fig. 2 beschriebene Weise durch Beschichten mit flüssigem elastischem Dielektrikum ED und anschließendes Ausvulkanisieren.

Gemäß Fig. 7 werden in die zweite Schicht S2 des elastischen Dielektrikums durch Laserbohren konische Sacklöcher SL2 ein­ gebracht, die jeweils an den ersten Leiterbahnen L1 und/oder den ersten Kontaktpads KP1 der ersten Umverdrahtungslage U1 enden. Die Erzeugung der Sacklöcher SL2 mittels Laserbohren ist in Fig. 6 wieder durch einen Laserstrahl LS angedeutet.

Auf die Wandungen der Sacklöcher SL2 und auf die Oberseite O2 der zweiten Schicht S2 wird gemäß Fig. 8 eine zweite Metal­ lisierung M2 aufgebracht, die jeweils auch mit den ersten Leiterbahnen L1 und/oder den ersten Kontaktpads KP1 der ers­ ten Umverdrahtungslage U1 elektrisch leitend verbunden ist. Das Aufbringen dieser zweiten Metallisierung M2 kann auf die gleiche Weise wie das Aufbringen der ersten Metallisierung M1 (vgl. Fig. 4) vorgenommen werden.

Gemäß Fig. 9 erfolgt anschließend eine Strukturierung der zweiten Metallisierung M2 zur Erzeugung einer mit U2 bezeich­ neten zweiten Umverdrahtungslage. Diese zweite Umverdrah­ tungslage U2 umfasst zweite Leiterbahnen L2 und/oder zweite Kontaktpads KP2 auf der Oberseite O2 der zweiten Schicht S2. Dabei können die zweiten Kontaktpads KP2 unmittelbar an die metallisierten Sacklöcher SL2 anschließen oder über die zwei­ ten Leiterbahnen L2 mit den metallisierten Sacklöchern SL2 verbunden sein. Bei entsprechender Dimensionierung der zwei­ ten Leiterbahnen L2 können die zweiten Kontaktpads KP2 auch entfallen. Wichtig ist auch hierbei wieder nur, dass die zweiten Leiterbahnen L2 und/oder die zweiten Kontaktpads KP2 eine Basis für weitere, an späterer Stelle noch zu beschrei­ bende Durchkontaktierungen bilden.

Nach der Bildung der zweiten Umverdrahtungslage U2 wird gemäß Fig. 10 auf die Oberseite O2 der zweiten Schicht S2 eine dritte Schicht S3 des elastischen Dielektrikums aufgebracht. Die Herstellung der dritten Schicht S3 erfolgt wieder auf die im Zusammenhang mit Fig. 2 beschriebene Weise durch Be­ schichten mit flüssigem elastischen Dielektrikum ED und an­ schließendes Ausvulkanisieren.

Gemäß Fig. 11 werden in die dritte Schicht S3 des elasti­ schen Dielektrikums durch Laserbohren konische Sacklöcher SL3 eingebracht, die jeweils an den zweiten Leiterbahnen L2 und/oder den zweiten Kontaktpads KP2 der zweiten Umverdrah­ tungslage U2 enden. Die Erzeugung der Sacklöcher SL3 mittels Laserbohren ist in Fig. 11 wieder durch einen Laserstrahl LS angedeutet.

Auf die Wandungen der Sacklöcher SL3 und auf die Oberseite OS der dritten Schicht S3 wird dann gemäß Fig. 12 eine dritte Metallisierung M3 aufgebracht, die jeweils auch mit den zwei­ ten Leiterbahnen L2 und/oder den zweiten Kontaktpads KP2 der zweiten Umverdrahtungslage U2 elektrisch leitend verbunden ist. Das Aufbringen dieser dritten Metallisierung M3 kann auf die gleiche Weise wie das Aufbringen der ersten Metallisie­ rung M1 (vgl. Fig. 4) vorgenommen werden.

Gemäß Fig. 13 erfolgt anschließend eine Strukturierung der dritten Metallisierung M3, bei welcher diese im Bereich der Oberseite OS der dritten Schicht S3 des elastischen Die­ lektrikums wieder entfernt wird. Die dritte Metallisierung M3 verbleibt also nur im Bereich der Wandungen der Sacklöcher SL3.

Die metallisierten Sacklöcher SL3 in der dritten Schicht S3 bilden die Basis für die Herstellung von Anschlüssen auf der Oberseite OS eines Interposers IP. Dieser Interposer IP ist gemäß Fig. 13 aus den drei Schichten S1, S2 und S3 des elas­ tischen Dielektrikums zusammengesetzt.

Fig. 14 zeigt die verschiedenen Möglichkeiten für die Her­ stellung der vorstehend genannten Anschlüsse auf der Obersei­ te OS des Interposers IP in Form von Lotkugeln. Hier wird die linke Gruppe der metallisierten Sacklöcher SL3 mit fertig ausgebildeten Lotkugeln LK bestückt, während bei der mittle­ ren Gruppe der metallisierten Sacklöcher SL3 durch Lotpasten­ druck Lotpaste LP in die Sacklöcher SL3 eingebracht wird. Bei der rechten Gruppe der metallisierten Sacklöcher SL3 werden Lotbumps LB in den Sacklöchern SL3 galvanisch aufgebaut. Bei allen drei Möglichkeiten entstehen dann Anschlüsse in Form von Lotkugeln durch Aufschmelzen oder Umschmelzen. Diese An­ schlüsse sind in Fig. 15 jeweils mit A bezeichnet.

Fig. 15 zeigt auch die Bildung einzelner Halbleiter- Anordnungen HA durch Zerteilen des Halbleiter-Wafers HW (vgl. Fig. 1 bis 13). Dieses Zerteilen in die einzelnen Chips C erfolgt beispielsweise durch Sägen.

Fig. 16 zeigt in weiter vereinfachter Darstellung einen Querschnitt durch eine gemäß den Fig. 1 bis 15 hergestell­ ten Halbleiter-Anordnung HA. Die drei innig miteinander ver­ bundenen Schichten des elastischen Interposers IP sind hier nicht mehr einzeln aufgezeigt. Außerdem sind die im Interpo­ ser IP ausgebildeten elektrisch leitenden Verbindungen V nicht mehr durch ihre einzelnen Bestandteile dargestellt, sondern als mäanderförmig ausgebildete Teile eines dreidimen­ sionalen Schaltungssystems. Es ist zu erkennen, dass die mä­ anderförmigen Verbindungen V jeweils einen chipseitigen Kon­ takt K mit einem zugeordneten Anschluss A auf der Oberseite OS des elastischen Interposers IP elektrisch leitend verbin­ den. Fig. 16 zeigt auch, dass das sehr enge Raster R1 der Kontakte K des Chips C in ein flächiges und wesentliches gröberes Raster R2 der Anschlüsse A auf der Oberseite OS des e­ lastischen Interposers IP aufgespreizt ist.

Fig. 17 zeigt die Verbindung der in Fig. 16 dargestellten Halbleiter-Anordnung HA mit den Kontaktpads KP einer Baugrup­ pen-Leiterplatte BL. Das aufgeschmolzene und dann wieder er­ starrte Lot der Anschlüsse A (vgl. Fig. 16) ist hier mit L bezeichnet. Unterschiedliche Wärmedehnungsverhalten zwischen dem Silizium des Chips C und der Baugruppen-Leiterplatte BL werden durch die Elastizität des Interposers IP und durch die Mäanderform der Verbindungen V Weitgehend kompensiert.

Claims (26)

1. Halbleiter-Anordnung (HA) mit
einer aktiven Oberfläche (O1), auf welcher eine Vielzahl von Kontakten (K) angeordnet sind,
einem ein elastisches Dielektrikum aufweisenden und auf die aktive Oberfläche (O1) aufgebrachten Interposer (IP),
einer Vielzahl von Anschlüssen (A) auf der Oberseite (OS) des Interposers (IP), und mit
einer Vielzahl von im Interposer (IP) ausgebildeten elekt­ risch leitenden Verbindungen (V), welche jeweils Kontakte (K) mit zugeordneten Anschlüssen (A) verbinden.

2. Halbleiter-Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Interposer (IP) mindestens eine erste Schicht (S1) des elastischen Dielektrikums aufweist und dass die elektrisch leitenden Verbindungen (V) metallisierte Sacklöcher (SL1)in der ersten Schicht (S1) sowie einer erste Umverdrahtungslage (U1) mit ersten Leiterbahnen (L1) und/oder ersten Kontaktpads (KP1) auf der Oberseite (O1) der ersten Schicht (S1) umfas­ sen.

3. Halbleiter-Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Interposer (IP) zusätzlich eine auf die erste Schicht (S1) aufgebrachte zweite Schicht (S2) des elastischen Die­ lektrikums aufweist und dass die elektrisch leitenden Verbin­ dungen (V) zusätzlich metallisierte Sacklöcher (SL2) in der zweiten Schicht (S2) sowie eine zweite Umverdrahtungslage (U2) mit zweiten Leiterbahnen (L2) und/oder zweiten Kontakt­ pads (KP2) auf der Oberseite (O2) der zweiten Schicht umfas­ sen.

4. Halbleiter-Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Verbindungen (V) im Interposer (IP) ein dreidimensionales Schaltungssystem bilden.

5. Halbleiter-Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Verbindungen (V) mäanderförmig ausgebildet sind.

6. Halbleiter-Anordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass der Interposer (IP) eine dritte Schicht (S3) des elastischen Dielektrikums aufweist und dass in die dritte Schicht (S3) metallisierte Sacklöcher (SL3) eingebracht sind, die mit den Kontaktpads (KP2) der zweiten Umverdrahtungslage (U2) elekt­ risch leitend verbunden sind.

7. Halbleiter-Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Anschlüsse (A) auf der Oberseite (OS) des Interposers (IP) durch in den Sacklöchern (SL3) der dritten Schicht (S3) angeordnete Lotkugeln gebildet sind.

8. Halbleiter-Anordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, dass die Kontakte (K) auf der aktiven Oberfläche (O1) in einem ersten Raster (R1) angeordnet sind, dass die Anschlüsse (A) auf der Oberseite (OS) des Interposers (IP) in einem zweiten Raster (R2) angeordnet sind und dass das zweite Raster (R2) gegenüber dem ersten Raster (R1) gespreizt ist.

9. Halbleiter-Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das elastische Dielektrikum aus Siliconkautschuk besteht.

10. Verfahren zur Herstellung einer Halbleiter-Anordnung (HA), insbesondere einer Halbleiter-Anordnung (HA) nach einem der Ansprüche 1 bis 9, gekennzeichnet durch folgende Schritte:

• a) Bereitstellung eines Halbleiter-Wafers (HW) mit einer ak­ tiven Oberfläche (O1), auf welcher eine Vielzahl von Kon­ takten (K) für mindestens zwei Halbleiter-Anordnungen (HA) angeordnet ist,
• b) Herstellung eines Interposers (IP) mit wenigstens einer ersten auf die aktive Oberfläche (O1) aufgebrachten Schicht (S1) eines elastischen Dielektrikums und mit einer Vielzahl von im Dielektrikum ausgebildeten elektrisch lei­ tenden Verbindungen (V), welche Anschlüsse (A) auf der O­ berseite (OS) mit zugeordneten Kontakten (K) verbinden,
• c) Zerteilen des Halbleiter-Wafers (HW) in Halbleiter- Anordnungen (HA).

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass in die erste Schicht (S1) des elastischen Dielektrikums an den Kontakten (K) endende Sacklöcher (SL1) eingebracht wer­ den, dass auf die Wandungen der Sacklöcher (SL1) und auf die Oberseite (O1) der ersten Schicht (S1) eine erste Metallisie­ rung (M1) aufgebracht wird und dass dann durch Strukturierung der ersten Metallisierung (M1) eine erste Umverdrahtungslage (U1) mit ersten Leiterbahnen (L1) und/oder ersten Kontaktpads (KP1) auf der Oberseite (O1) der ersten Schicht (S1) erzeugt wird.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass auf die erste Schicht (S1) eine zweite Schicht (S2) des elas­ tischen Dielektrikums aufgebracht wird, dass in die zweite Schicht (S2) des elastischen Dielektrikums an den ersten Lei­ terbahnen (L1) und/oder ersten Kontaktpads (KP1) endende Sacklöcher (SL2) eingebracht werden, dass auf die Wandungen der Sacklöcher (SL2) und auf die Oberseite (O2) der zweiten Schicht (S2) eine zweite Metallisierung (M2) aufgebracht wird und dass dann durch Strukturierung der zweiten Metallisierung (M2) eine zweite Umverdrahtungslage (U2) mit zweiten Leiter­ bahnen (L2) und/oder zweiten Kontaktpads (KP2) auf der Ober­ seite (O2) der zweiten Schicht (S2) erzeugt wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass auf die zweite Schicht (S2) eine dritte Schicht (S3) des e­ lastischen Dielektrikums aufgebracht wird, dass in die dritte Schicht (S3) des elastischen Dielektrikums an den zweiten Leiterbahnen (L2) und/oder zweiten Kontaktpads (KP2) endende Sacklöcher (SL3) eingebracht werden, dass auf die Wandungen der Sacklöcher (SL3) und auf die Oberseite (OS) der dritten Schicht (S3) eine dritte Metallisierung (M3) aufgebracht wird und dass dann die dritte Metallisierung (M3) im Bereich der Oberseite (OS) der dritten Schicht (S3) wieder entfernt wird.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Sacklöcher (SL1) in der ersten Schicht (S1)durch Laser­ bohren erzeugt werden.

15. Verfahren nach Anspruch 11 oder 14, dadurch gekennzeichnet, dass die erste Umverdrahtungslage (U1) durch photolithographische Strukturierung und anschließendes Ätzen der ersten Metalli­ sierung (M1) erzeugt wird.

16. Verfahren nach Anspruch 11 oder 14, dadurch gekennzeichnet, dass die erste Umverdrahtungslage (U1) durch Laserdirektstruktu­ rierung der ersten Metallisierung (M1) erzeugt wird.

17. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Sacklöcher (SL2) in der zweiten Schicht (S2) durch Laser­ bohren erzeugt werden.

18. Verfahren nach Anspruch 12 oder 17, dadurch gekennzeichnet, dass die zweite Umverdrahtungslage (U2) durch photolithographische Strukturierung und anschließendes Ätzen der zweiten Metalli­ sierung (M2) erzeugt wird.

19. Verfahren nach Anspruch 12 oder 17, dadurch gekennzeichnet, dass die zweite Umverdrahtungslage (U2) durch Laserdirektstruktu­ rierung der zweiten Metallisierung (M2) erzeugt wird.

20. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Sacklöcher (SL3) in der dritten Schicht (S3) durch Laser­ bohren erzeugt werden.

21. Verfahren nach Anspruch 13 oder 20, dadurch gekennzeichnet, dass die dritte Metallisierung (M3) durch photolithographische Strukturierung und anschließendes Ätzen im Bereich der Ober­ seite (OS) der dritten Schicht (S3) wieder entfernt wird.

22. Verfahren nach Anspruch 13 oder 20, dadurch gekennzeichnet, dass die dritte Metallisierung (M3) durch Laserdirektstrukturie­ rung im Bereich der Oberseite (OS) der dritten Schicht (S3) wieder entfernt wird.

23. Verfahren nach Anspruch 13, 20, 21 oder 22, dadurch gekennzeichnet, dass zur Bildung der Anschlüsse (A) auf der Oberseite (OS) des In­ terposers (IP) Lotkugeln in den Sacklöchern (SL3) der dritten Schicht (S3) erzeugt werden.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Anschlüsse (A) durch Bestückung der dritten Sacklöcher (SL3) mit Lotkugeln (LK) erzeugt werden.

25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Anschlüsse (A) durch Lotpastendruck in den dritten Sack­ löchern (SL3) und anschließendes Aufschmelzen erzeugt werden.

26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Anschlüsse durch galvanischen Aufbau von Lotbumps (LB) in den dritten Sacklöchern (SL3) erzeugt werden.