DE10059178C2 - Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul - Google Patents

Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul

Info

Publication number
DE10059178C2
DE10059178C2 DE10059178A DE10059178A DE10059178C2 DE 10059178 C2 DE10059178 C2 DE 10059178C2 DE 10059178 A DE10059178 A DE 10059178A DE 10059178 A DE10059178 A DE 10059178A DE 10059178 C2 DE10059178 C2 DE 10059178C2
Authority
DE
Germany
Prior art keywords
film
holes
wafer
underside
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10059178A
Other languages
English (en)
Other versions
DE10059178A1 (de
Inventor
Marcel Heerman
Jozef Van Puymbroeck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens Production and Logistics Systems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Production and Logistics Systems AG filed Critical Siemens Production and Logistics Systems AG
Priority to DE10059178A priority Critical patent/DE10059178C2/de
Priority to TW090129395A priority patent/TW527698B/zh
Priority to CNA018196896A priority patent/CN1541412A/zh
Priority to EP01999001A priority patent/EP1338035A2/de
Priority to JP2002547227A priority patent/JP2004515078A/ja
Priority to KR10-2003-7007167A priority patent/KR20030070040A/ko
Priority to US10/433,121 priority patent/US20040029361A1/en
Priority to PCT/DE2001/004489 priority patent/WO2002045163A2/de
Publication of DE10059178A1 publication Critical patent/DE10059178A1/de
Application granted granted Critical
Publication of DE10059178C2 publication Critical patent/DE10059178C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01052Tellurium [Te]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleitermodulen aus einem mindestens eine Halbleiterkompo­ nente enthaltenden Wafer sowie ein mit diesem Verfahren her­ gestelltes Modul.
Durch die zunehmende Miniaturisierung integrierter Schalt­ kreise besteht das Problem, immer mehr elektrische Verbindun­ gen zwischen dem eigentlichen Halbleiter und einem Schal­ tungsträger, also einer Leiterplatte, auf engstem Raum unter­ zubringen. Je feiner aber die Strukturen des Halbleiterchips und der Verbindungsleiter sind, um so mehr sind sie durch un­ terschiedliche Ausdehnungen der beteiligten Materialien, ins­ besondere des Halbleiterkörpers einerseits und der aus Kunst­ stoff bestehenden Leiterplatte andererseits, gefährdet.
Eine wesentliche Rolle bei der Kontaktierung von Halbleiter­ chips spielt der Zwischenträger oder Interposer, mit dem ein oder mehrere Chips zu einem Modul oder auch Package verbunden werden, das dann auf dem Schaltungsträger kontaktiert wird. Je nach dem, aus welchem Material der Zwischenträger besteht, muß seine thermisch bedingte Ausdehnung gegenüber dem Halb­ leiter und/oder gegenüber der Leiterplatte kompensiert wer­ den. Hierzu sind bereits verschiedene Maßnahmen bekannt, die von flexiblen Leiterelementen bis hin zu elastischen Abstand­ haltern reichen.
Bei der sogenannten BGA (Ball Grid Array)-Technik wird ein Zwischenträger an seiner Unterseite flächig mit Lothöckern versehen, die eine Oberflächenmontage auf einer Leiterplatte ermöglichen. Die Lothöcker dienen dabei einerseits als elek­ trische Anschlüsse und andererseits als Abstandshalter für den Ausdehnungsausgleich zwischen den verschiedenen Materialien, nämlich dem Zwischenträger und der Leiterplatte. Auf der Oberseite des Zwischenträgers kann der Halbleiterchip be­ festigt und beispielsweise mit Bonddrähten kontaktiert sein. Bekannt ist auch eine Flipchip-Montage, wobei die Anschlüsse des ungehäusten Halbleiters unmittelbar mit Leiterbahnen auf der Oberseite des Zwischenträgers verbunden werden. Um in diesem Fall einen Ausdehnungsausgleich zwischen dem Halblei­ terkörper und dem Zwischenträger zu schaffen, ist in der Re­ gel eine Unterfüllung (underfill) des Halbleiters erforder­ lich, was einen zusätzlichen, komplizierten und teueren Pro­ zeßschritt erforderlich macht, der außerdem eine nachträgli­ che Reparatur nicht mehr ermöglicht.
Eine derartige Flipchip-Montage auf einer LCP(Liquid Cristal Polymer)-Folie ist in der US 5 955 780 beschrieben. Dort wird ein Halbleiterchip mit seinen Anschlußelementen direkt mit der Oberfläche der LCP-Folie verbunden. Von der Gegenseite werden mittels Laser Durchgangslöcher zu den Elektroden des Halbleiterchips gebohrt. Durch Metallisierung dieser Gegen­ seite der Folie sowie der Durchgangslöcher werden die Elek­ troden des Chips kontaktiert. Eine LCP-Folie als Zwischenträ­ ger zur Kontaktierung eines Halbleiterchips ist grundsätzlich auch aus der JP 11-307686 A bekannt.
Bei der sogenannten PSGA (Polymer Stud Grid Array)- Technologie wird als Zwischenträger ein spritzgegossenes, dreidimensionales Substrat aus einem elektrisch isolierenden, inbesondere thermoplastischen Polymer verwendet, auf dessen Unterseite beim Spritzgießen mitgeformte Polymerhöcker flächig angeordnet sind (EP 0 782 765 B1). Diese Polymerhöcker sind mit einer lötbaren Endober­ fläche versehen und bilden so Außenanschlüsse, die über inte­ grierte Leiterzüge mit Innenanschlüssen für eine auf dem Sub­ strat angeordnet Halbleiterkomponente verbunden sind. Die Po­ lymerhöcker dienen als elastische Abstandshalter des Moduls gegenüber einer Leiterplatte und sind so in der Lage, unter­ schiedliche Ausdehnungen zwischen Leiterplatte und Zwischen­ träger auszugleichen. Die Halbleiterkomponente kann auf der Oberseite des Zwischenträgers über Bonddrähte kontaktiert sein; möglich ist aber auch eine Kontaktierung, bei der die unterschiedlichen Wärmeausdehnungskoeffizienten analog über Polymerhöcker auf der Oberseite des Zwischenträgers ausgegli­ chen werden.
Aus der WO 89/00346 A1 ist ferner ein Single-Chip-Modul be­ kannt, bei welchem das spritzgegossene, dreidimensionale Sub­ strat aus einem elektrisch isolierenden, inbesondere thermoplastischen Polymer auf der Un­ terseite angeformte Polymerhöcker trägt, die in einer oder mehreren Reihen entlang dem Umfang des Substrats angeordnet sind. Ein Chip ist auf der Oberseite des Substrats angeord­ net; seine Kontaktierung erfolgt über feine Bonddrähte und Leiterbahnen, die dann ihrerseits über Durchkontaktierungen mit den auf den unterseitigen Höckern ausgebildeten Außenan­ schlüssen verbunden sind. Der Zwischenträger besitzt bei die­ ser Gestaltung eine verhältnismäßig große Ausdehnung.
Der Ausgleich von temperaturbedingen Spannungen über Polymer­ höcker ist auch in der WO 00/03572 A1 beschrieben. Dort werden die Querverbindungen zwischen Leiterstrukturen auf der Ober­ seite und auf der Unterseite des Substrats über schräge Rand­ konturen geführt, wobei die Leiterstrukturen mittels Laser­ strahl strukturiert werden.
In der US 5 998 875 ist eine Flipchip-Montage eines Halblei­ ters auf Elastomer-Höckern eines Substrats gezeigt. Die Höc­ ker dienen zur Kontaktierung und zur vertikalen Positionie­ rung des Chips, während ein elastischer Rahmen des Substrats für die horizontale Ausrichtung sorgt.
Die FR 2 781 302 A1 beschreibt ein Verfahren zur Verbindung eines integrierten Schaltkreises mit einem Kunststoffträger. Dabei werden leitende Höcker auf dem Kunststoffträger durch Heißprägen des mit einer Metallfolie beschichteten Trägers erzeugt. Der Chip wird auf diesen Höckern kontaktiert, wobei die Zwischenräume mit isolierendem Kleber gefüllt werden.
Aus der US 5 696 207 sind schließlich allgemein fluoropolyme­ rische Substrate mit metallisierten Oberflächen sowie Verfah­ ren zur Erzeugung einer solchen Metallisierung bekannt.
Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung von Halbleitermodulen aus einem mindestens eine Halbleiterkomponente enthaltenden Wafer anzugeben, bei dem eine unmittelbare Kontaktierung des Halbleiterelementes auf einem Zwischenträger und eine direkte Kontaktierung dieses Zwischenträgers auf einem Schaltungsträger möglich ist, der­ art, daß ohne Zwischenschaltung besonderer Ausgleichselemente die Gefahr von temperaturbedingten Spannungsschäden vermieden wird.
Dieses Ziel wird erfindungsgemäß mit folgenden Verfahrens­ schritten erreicht, deren Reihenfolge unterschiedlich sein kann:
  • a) Ein Halbleiter-Wafer wird mit seiner Anschlußseite unmit­ telbar mit der Oberseite einer thermoplastischen Folie verbunden, deren thermischer Ausdehnungskoeffizient ähn­ lich niedrig ist wie der des Halbleitermaterials;
  • b) auf der Oberseite der Folie werden flache Innenanschlüsse aus Metall ausgebildet und mit Anschlußelementen des Wa­ fers verbunden;
  • c) auf der Unterseite der Folie werden durch Heißprägen Höc­ ker ausgeformt, deren Endflächen elastische Außenanschlüs­ se bilden;
  • d) zwischen der Unterseite und der Oberseite der Folien wer­ den Durchgangslöcher erzeugt;
  • e) in den Durchgangslöchern und auf der Unterseite der Folie sowie auf den Höckern wird eine Metallschicht abgeschieden und so strukturiert, daß sie jeweils Leiterbahnen von den Außenanschlüssen über die Durchgangslöcher zu den Innenan­ schlüssen bildet; und
  • f) der mit der Folie fertig kontaktierte Wafer wird, falls erforderlich, in einem letzten Schritt in einzelne Halb­ leitermodule zerteilt.
Bei dem erfindungsgemäßen Verfahren wird als Zwischenträger eine Thermoplastfolie mit einem dem Halbleitermaterial ent­ sprechenden, niedrigen thermischen Ausdehnungskoeffizienten verwendet, auf deren Unterseite Höcker zur Außenkontaktierung mittels Heißprägen angeformt werden. Damit kann mit einer Fo­ lie aus einem einzigen Material als Zwischenträger eine wärmebeständige Verbindung zwischen dem Halbleiter selbst, dem Zwischenträger und der Leiterplatte hergestellt werden, da die Kontakthöcker die unterschiedliche Ausdehnung zwischen der Folie und der Leiterplatte auffangen können. Die Höcker können dabei über die Unterseite des Zwischenträgers überste­ hen oder durch ringförmige Einprägungen als versenkte Höcker ausgebildet werden, deren Endflächen nicht oder nur geringfü­ gig aus der Unterseite des Zwischenträgers herausragen.
Der Wafer selbst wird in diesem Fall unmittelbar auf die Fo­ lie mit etwa gleichem Ausdehnungskoeffizienten aufgebracht und auf der Auflagefläche direkt kontaktiert, so daß vom Rand des Halbleiterchips nach außen gehende zusätzliche Leiter, wie Bonddrähte, entfallen, also weder Platz noch entsprechen­ de Arbeitsgänge erfordern. Durch die Kontaktierung innerhalb der Außenkontur des einzelnen Chips ist es auch möglich, den gesamten, unzerteilten Halbleiter-Wafer mit der als Zwischen­ träger dienenden Folie zu verbinden und erst nach Abschluß aller Verbindungs- und Kontaktierungsschritte zu vereinzeln.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird die folgende Schrittfolge angewendet:
  • a) der Wafer wird mit der Folie verbunden;
  • b) durch Heißprägen werden die Höcker an der Unterseite der Folie ausgeformt;
  • c) die Durchgangslöcher werden unterhalb der Anschlußelemente des Wafers derart erzeugt, daß die An­ schlußelemente in den Durchgangslöchern frei liegen;
  • d) anschließend wird die Metallschicht auf der Unterseite der Folie und in den Durchgangslöchern abgeschieden, wobei im oberen Endbereich der Durchgangslöcher die Innenanschlüsse als Metallbeschichtung der freiliegenden Wafer- Anschlußelemente erzeugt werden, und dann wird die Metall­ schicht auf der Unterseite der Folie strukturiert;
  • e) danach können die Chips des Wafers bzw. die mit ihnen ge­ bildeten Module vereinzelt werden.
Bei dieser Ausgestaltung des Verfahrens ist es möglich, in dem Schritt c) auch die Durchgangslöcher durch Heißprägen mit zu erzeugen. Vorzugsweise werden die Durchgangslöcher jedoch durch Laserbohren erzeugt; auch bei der Formung der Durch­ gangslöcher durch Heißprägen kann es zweckmäßig sein, Rück­ stände mit einem Laserstrahl auszuräumen. Für die Strukturie­ rung der Metallschicht auf der Unterseite der Folie wird in jedem Fall vorzugsweise ein Laser verwendet.
In einer abgewandelten Ausführungsform werden die Verfahrens­ schritte wie folgt aneinandergereiht:
  • a) zunächst werden an der Folie durch Heißprägen die Höcker erzeugt;
  • b) danach wird die Folie mit dem Wafer verbunden, vorzugswei­ se mit einem nichtleitenden Kleber,
  • c) die Durchgangslöcher werden unterhalb der Anschlußelemente des Wafers derart erzeugt, daß diese in den Durchgangslö­ chern freiliegen;
  • d) die Metallschicht wird auf der Unterseite der Folie und in den Durchgangslöchern abgeschieden, wobei im oberen Endbe­ reich der Durchgangslöcher gemäß Schritt b) die Innenan­ schlüsse als Metallbeschichtung der freiliegenden Wafer- Anschlußelemente erzeugt werden, und danach wird die Me­ tallschicht auf der Unterseite der Folie zur Bildung von Leiterbahnen strukturiert; und
  • e) der Wafer wird zerteilt.
Auch in diesem Fall können die Durchgangslöcher wahlweise durch Heißprägen eingeformt oder durch Laserbohren wie im vorhergehenden Fall erzeugt werden.
Ein weiter abgewandelter Verfahrensablauf weist diese Schrittfolge auf:
  • a) an der Folie werden durch Heißprägen die Höcker und gege­ benenfalls die Durchgangslöcher erzeugt;
  • b) die Durchgangslöcher werden, soweit erforderlich, gebohrt oder gereinigt;
  • c) auf der Unterseite und der Oberseite der Folie einschließ­ lich der Durchgangslöcher und der Höcker wird jeweils eine Metallschicht erzeugt und so strukturiert, daß auf der Oberseite gebildete Innenanschlüsse über die Durchgangslö­ cher jeweils mit einem einen Außenanschluß bildenden Höc­ ker verbunden sind;
  • d) der Wafer wird mit der Folie so verbunden, daß die Wafer- Anschlußelemente jeweils mit einem Innenanschluß leitend verbunden sind; und
  • e) der Wafer wird zerteilt.
Auch in diesem Fall werden die Durchgangslöcher vorzugsweise mittels eines Lasers gebohrt oder zumindest von Rückständen befreit. Die Wafer-Anschlußelemente können mittels eines lei­ tenden Klebstoffes auf die Innenanschlüsse geklebt werden. In einer vorteilhaften anderen Ausgestaltung können die Wafer- Anschlußelemente aber auch mittels eines entweder auf sie selbst oder/und auf die Innenanschlüsse aufgebrachter Lothöc­ ker kontaktiert werden.
Ein nach dem erfindungsgemäßen Verfahren hergestelltes Halb­ leiter-Modul ist demnach gekennzeichnet durch einen aus einem Wafer getrennten Halbleiterchip, der auf einem von seiner Fo­ lie getrennten Zwischenträger befestigt und unmittelbar kon­ taktiert ist, leitende Durchführungen mittels Durchgangslöcher zwischen der Oberseite und der Unterseite des Zwi­ schenträgers, an der Unterseite des Zwischenträgers angeformte Höcker, deren Endoberflächen leitend über die Durchgangs­ löcher mit den Anschlußelementen des Chips verbunden sind, wobei der thermische Ausdehnungskoeffizient des Zwischenträ­ gers annähernd gleich dem des Halbleiter-Chips ist.
Die Erfindung wird nachfolgend an Ausführungsbeispielen an­ hand der Zeichnung näher erläutert. Es zeigen
Fig. 1 bis 8 die erfindungsgemäße Herstellung eines Halb­ leitermoduls aus einem Wafer nach einer ersten Abfolge von Verfahrensschritten,
Fig. 9 die Kontaktierung eines erfindungsgemäß hergestellten Moduls auf einer Leiterplatte,
Fig. 10 bis 16 die erfindungsgemäße Herstellung eines Halbleitermoduls nach einer zweiten Ablauffolge von Verfah­ rensschritten, und
Fig. 17 die Kontaktierung eines nach der zweiten Ausfüh­ rungsform hergestellten Moduls auf einer Leiterplatte.
Das in den Fig. 1 bis 8 illustrierte Herstellungsverfahren für einen bzw. eine Mehrzahl von Halbleitermodulen beginnt in einem ersten Schritt damit, daß auf der Unterseite eines Halbleiterwafers 1 mit Anschlußelementen (Pads) 11 eine ther­ moplastische Folie 2 angebracht wird, beispielsweise geklebt wird. Diese Folie besteht vorzugsweise aus LCP (Liquid Cry­ stal Polymer), das einen ähnlich niedrigen thermischen Aus­ dehnungskoeffizienten von zum Beispiel 5 bis 20 ppm wie das Silizium des Halbleiterwafers besitzt. Die Folie besitzt vor­ zugsweise eine Dicke zwischen 50 und 250 µm. Daneben sind aber auch andere Materialien für die Folie einsetzbar, bei­ spielsweise Materialien auf der Basis von Polytetrafluorethy­ len, das unter der Marke Teflon im Handel ist.
In einem zweiten Schritt wird die Folie heißgeprägt. Dazu wird der mit der Folie 2 verbundene Wafer 1 zwischen die Formhälften 31 und 32 einer Prägeform gelegt, wobei in der Formhälfte 31 Ausnehmungen 33 vorgesehen sind, mit denen durch das Heißprägen auf der Unterseite der Folie 2 jeweils Höcker 21 geformt werden. Diese Höcker 21 sind in Fig. 3 zu sehen, die den Verbund des Wafers 1 mit der Folie 2 nach Ent­ fernen der Prägeform zeigt. Die derart gewonnenen Höcker 21 besitzen vorzugsweise einen Durchmesser zwischen 100 und 250 µm und eine Höhe zwischen 150 und 350 µm. Sie dienen später bei dem Halbleitermodul als elastische Außenanschlüsse.
Wie Fig. 4 zeigt, werden im nächsten Verfahrensschritt von der Unterseite der Folie her Durchgangslöcher 22 durch die Folie gebohrt, und zwar jeweils unterhalb der Anschlußelemen­ te 21 des Wafers, so daß nach dem Bohren, das mittels Laser erfolgt, die Anschlußelemente 21 in den Durchgangslöchern 22 freiliegen. Durch Metallisierung der Unterseite der Folie 2 werden gemäß Fig. 5 gleichzeitig die Innenwände der Durch­ gangslöcher 22 und die Höcker 21 mit Metall überzogen. Bei diesem Vorgang werden auch auf den freiliegenden Flächen der Anschlußelemente 11 des Halbleiter-Wafers Innenanschlüsse 24 ausgebildet, die somit unmittelbar mit den Wafer- Anschlußelementen kontaktiert sind. Gleichzeitig bildet diese Metallisierungsschicht auf den Endoberflächen der Höcker 21 metallische Außenanschlüsse 25.
Durch Laserstrukturierung gemäß Fig. 6 werden nicht benötig­ te Metallflächen auf der Unterseite der Folie 2 abgetragen, so daß lediglich die Verbindungsleiter zwischen den Innenan­ schlüssen 24 und den Außenanschlüssen 25 sowie gegebenenfalls sonstige Leiterbahnen übrig bleiben. Die Unterseite der Folie 2 wird danach gemäß Fig. 7 mit einem Lötstoplack 26 abge­ deckt, beispielsweise mittels Spray-Coating oder Electro- Deposition, wobei die Außenanschlüsse 25 freigehalten werden. Diese Außenanschlüsse können gemäß Fig. 8 mit einer zusätz­ lichen Lotauflage 27 versehen werden, danach werden die ein­ zelnen Halbleitermodule an den mit Pfeilen 5 angedeuteten Trennlinien vereinzelt, beispielsweise durch Sägen.
Ein derart gewonnenes Halbleitermodul 30, bestehend aus einem Chip 10 und einem Zwischenträger 20, kann dann gemäß Fig. 9 auf eine Leiterplatte 6 aufgesetzt und dort verlötet werden.
Einen etwas anderen Verfahrensablauf durch eine geänderte Schrittfolge zeigen die Fig. 10 bis 16. In diesem Fall wird zunächst die Folie 2, die in ihrer Beschaffenheit be­ reits vorher beschrieben wurde, allein in ein Heißprägewerk­ zeug gelegt und zwischen den Formhälften 31 und 32 geprägt, auch in diesem Fall besitzt die untere Formhälfte 31 Ausneh­ mungen 33, mit denen Höcker 21 an der Folienunterseite ange­ formt werden (Fig. 11). In die derart geprägte Folie 2 wer­ den dann gemäß Fig. 12 die Durchgangslöcher 22 durch Laser­ bohren eingebracht. Wie vorher bereits erwähnt, könnten die Durchgangslöcher unter Umständen auch beim Heißprägen erzeugt werden.
In einem weiteren Verfahrensschritt gemäß Fig. 13 werden so­ wohl auf der Unterseite als auch auf der Oberseite der Folie 2 jeweils Metallisierungsschichten 23 und 28 erzeugt, wobei auch die Wände der Durchgangslöcher von oben bis unten metal­ lisiert werden. Durch ein nachfolgendes Strukturieren der un­ terseitigen und oberseitigen Metallschichten 23 bzw. 28 wer­ den überflüssige Metallflächen entfernt, so daß in jedem Fall auf der Oberseite Innenanschlüsse 24 und auf der Unterseite Außenanschlüsse 25 auf den Endflächen der Höcker sowie deren Verbindungen über die Durchgangslöcher 22 bestehen bleiben. Weitere Leiterbahnen werden nach Bedarf strukturiert.
Danach wird die Folie auf der Oberseite und auf der Untersei­ te mit Lötstoplack 26 beschichtet, wobei die Innenanschlüsse 24 auf der Oberseite und die Außenanschlüsse 25 auf den Höc­ kern freigehalten werden. Für die Aufbringung des Löt­ stoplacks auf die von Höckern durchsetzte Oberfläche kommen Verfahren wie Spray-Coating oder ED-Resist-Verfahren (Electro Deposition) in Betracht. Auf die Höcker bzw. die Außenan­ schlüsse 25 wird danach jeweils eine löt- und/oder klebbare Schicht 27 aufgetragen (Fig. 15), nach Bedarf auch in Form von Lothöckern.
Wie in Fig. 16 gezeigt, wird auf die derart bearbeitete und strukturierte Folie 2 nunmehr der Halbleiter-Wafer 1 so auf­ gelegt, daß seine Anschlußelemente 11 jeweils auf den Innen­ anschlüssen 24 liegen, so daß sie mit diesen verlötet oder mittels Leitkleber verklebt werden können. Beispielsweise dienen zum Verlöten vorher aufgebrachte Lothöcker 28.
Wie im vorhergehenden Beispiel werden dann die Halbleitermo­ dule 30 entlang der Trennlinien 5 vereinzelt (Fig. 16) und gemäß Fig. 17 auf einer Leiterplatte 6 verlötet.
Auch eine Mischform der beiden gezeigten Verfahrensabläufe ist möglich: So könnte zunächst die Folie 2 gemäß den Fig. 10 und 11 heißgeprägt und dann direkt mit der Unterseite des Halbleiter-Wafers 1 verbunden werden, so daß ein Verbund ge­ mäß Fig. 3 entstünde. Daran würde sich ein Verfahrensablauf anschließen, wie er bereits anhand der Fig. 4 bis 8 be­ schrieben wurde. In diesem Fall würde der Halbleiterwafer nicht dem Druck des Prägewerkzeugs ausgesetzt, ansonsten wür­ de aber die Strukturierung und Kontaktierung, wie vorher be­ schrieben, ablaufen.

Claims (19)

1. Verfahren zur Herstellung von Halbleitermodulen aus einem mindestens eine Halbleiterkomponente enthaltenden Halbleiter- Wafer mit folgenden Schritten, deren Reihenfolge unterschied­ lich sein kann:
  • a) ein Halbleiter-Wafer (1) wird mit seiner Anschlußseite unmittelbar mit der Oberseite einer thermoplastischen Fo­ lie (2) verbunden, deren thermischer Ausdehnungskoeffi­ zient ähnlich niedrig ist wie der des Halbleitermateri­ als;
  • b) auf der Oberseite der Folie (2) werden flache Innenan­ schlüsse (24) aus Metall ausgebildet und mit Anschlußele­ menten (11) des Wafers (1) verbunden;
  • c) auf der Unterseite der Folie (2) werden durch Heißprägen Höcker (21) angeformt, deren Endflächen elastische Außen­ anschlüsse (25) bilden;
  • d) zwischen der Unterseite und der Oberseite der Folie wer­ den Durchgangslöcher (22) erzeugt;
  • e) in den Durchgangslöchern (22) und auf der Unterseite der Folie (2) sowie auf den Höckern (21) wird eine Metall­ schicht (23) abgeschieden und so strukturiert, daß sie jeweils Leiterbahnen von den Außenanschlüssen (25) über die Durchgangslöcher (22) zu den Innenanschlüssen (24) bildet und
  • f) der mit der Folie (2) fertig kontaktierte Wafer (1) wird in einem letzten Schritt in einzelne Halbleitermodule (10) zerteilt.
2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende Reihung der Verfahrensschritte:
  • a) der Wafer (1) wird mit der Folie (2) verbunden;
  • b) durch Heißprägen des Verbundes aus Wafer (1) und Folie (2) werden an der Unterseite der Folie die Höcker (21) ange­ formt;
  • c) die Durchgangslöcher (22) werden jeweils im Bereich unter­ halb der Anschlußelemente (11) des Wafers derart erzeugt, daß die Anschlußelemente (11) in den Durchgangslöchern (22) freiliegen;
  • d) die Metallschicht (23) wird auf der Unterseite der Folie (2) und in den Durchgangslöchern (22) abgeschieden, wobei im oberen Endbereich der Durchgangslöcher die Innenan­ schlüsse (24) gemäß Schritt b) als Metallbeschichtung der freiliegenden Wafer-Anschlußelemente (11) erzeugt werden, und dann wird die Metallschicht (23) auf der Unterseite der Folie (2) strukturiert; und
  • e) der Wafer wird zerteilt.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Durch­ gangslöcher (22) ganz oder teilweise in dem Schritt c) durch Heißprägen geformt werden.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Durch­ gangslöcher (22) durch Laserbohren erzeugt oder durch Laser­ bearbeitung von Rückständen des Heißprägens gereinigt werden.
5. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden Ablauf der einzelnen Schritte:
  • a) zunächst werden an der Folie (2) durch Heißprägen die Höcker (21) erzeugt;
  • b) die geprägte Folie (2) wird mit dem Wafer (1) verbunden;
  • c) die Durchgangslöcher (22) werden unterhalb der Anschluße­ lemente (11) des Wafers (1) derart erzeugt, daß diese in den Durchgangslöchern (22) freiliegen;
  • d) die Metallschicht wird auf der Unterseite der Folie (2) und in den Durchgangslöchern (22) abgeschieden, wobei im oberen Endbereich der Durchgangslöcher (22) gemäß Schritt
  • e) die Innenanschlüsse (24) als Metallbeschichtung der freiliegenden Wafer-Anschlußelemente (11) erzeugt werden, danach wird die Metallschicht (23) auf der Unterseite der Folie (2) strukturiert; und
  • f) der Wafer wird zerteilt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim Schritt c) die Durchgangslöcher (22) zumindest teilweise durch Heißprägen eingeformt werden.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Durch­ gangslöcher (22) beim Schritt d) durch Laserbohren erzeugt oder durch Laserbearbeitung von Rückständen des Prägeschrit­ tes c) gereinigt werden.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß beim Schritt a) der Wafer (1) mit einem nichtleitenden Kleber mit der Folie (2) verbunden wird.
9. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden Ablauf der Verfahrensschritte:
  • a) an der Folie (2) werden durch Heißprägen die Höcker (21) und gegebenenfalls die Durchgangslöcher (22) erzeugt;
  • b) die Durchgangslöcher (22) werden, soweit erforderlich, ge­ bohrt oder gereinigt;
  • c) auf der Unterseite und der Oberseite der Folie (2) ein­ schließlich der Durchgangslöcher (22) und der Höcker (21) wird eine Metallschicht (23; 27) erzeugt und so struktu­ riert, daß auf der Oberseite gebildete Innenanschlüsse (24) über die Durchgangslöcher (22) jeweils mit einem ei­ nen Außenanschluß (25) bildenden Höcker (21) verbunden sind;
  • d) der Wafer (1) wird mit der Folie so verbunden, daß die Wa­ fer-Anschlußelemente (11) jeweils mit einem Innenanschluß (24) leitend verbunden werden; und
  • e) der Wafer wird zerteilt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Durch­ gangslöcher (22) mittels eines Lasers gebohrt bzw. gereinigt werden.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Wafer- Anschlußelemente (11) mittels eines leitenden Klebstoffes auf die Innenanschlüsse (24) geklebt werden.
12. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Wafer- Anschlußelemente durch auf die Anschlußelemente selbst (11) und/oder die Innenanschlüsse (24) aufgebrachte Lothöcker (28) kontaktiert werden.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Höc­ ker (21) über die Unterseite der Folie vorstehend ausgeprägt werden.
14. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Höc­ ker durch Einprägen ringförmiger Vertiefungen in der Unter­ seite der Folie eingesenkt ausgebildet werden.
15. Mit dem Verfahren nach einem der Ansprüche 1 bis 14 her­ gestelltes Halbleiter-Modul,
gekennzeichnet durch einen aus einem Wafer (1) getrennten Halbleiterchip (10), der auf einem von seiner Folie getrennten Zwischenträger (20) befestigt und unmittel­ bar kontaktiert ist, leitende Durchführungen mittels Durch­ gangslöchern (22) zwischen der Oberseite und der Unterseite des Zwischenträgers, an der Unterseite des Zwischenträgers (20) angeformte Höcker (21), deren Endoberflächen (25) lei­ tend über die Durchgangslöcher (22) mit den Anschlußelementen (11) des Chips (10) verbunden sind,
wobei der thermische Ausdehnungskoeffizient des Zwischenträ­ gers (20) annähernd gleich dem des Halbleiter-Chips (10) ist.
16. Halbleiter-Modul nach Anspruch 15, dadurch gekennzeichnet, daß der Zwi­ schenträger (20) aus LCP (Liquid Crystal Polymer) besteht.
17. Halbleiter-Modul nach Anspruch 15, dadurch gekennzeichnet, daß der Zwi­ schenträger aus einer Folie auf der Basis von Polytetrafluor­ ethylen besteht.
18. Halbleiter-Modul nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß der Zwi­ schenträger (20) eine Dicke zwischen 50 und 250 µm besitzt.
19. Halbleiter-Modul nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß die Höcker (21) einen Durchmesser zwischen 100 und 250 µm sowie eine Hö­ he zwischen 150 und 350 µm besitzen.
DE10059178A 2000-11-29 2000-11-29 Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul Expired - Fee Related DE10059178C2 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE10059178A DE10059178C2 (de) 2000-11-29 2000-11-29 Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul
TW090129395A TW527698B (en) 2000-11-29 2001-11-28 Method to produce semiconductor-modules and said module produced by said method
EP01999001A EP1338035A2 (de) 2000-11-29 2001-11-29 Verfahren zur herstellung von halbleitermodulen sowie nach dem verfahren hergestelltes modul
JP2002547227A JP2004515078A (ja) 2000-11-29 2001-11-29 半導体モジュールの製造方法並びにこの方法に従って製造されるモジュール
CNA018196896A CN1541412A (zh) 2000-11-29 2001-11-29 制造半导体模块的方法以及按照该方法制造的模块
KR10-2003-7007167A KR20030070040A (ko) 2000-11-29 2001-11-29 반도체 모듈 생산방법 및 상기 방법에 의해 생산된 모듈
US10/433,121 US20040029361A1 (en) 2000-11-29 2001-11-29 Method for producing semiconductor modules and a module produced according to said method
PCT/DE2001/004489 WO2002045163A2 (de) 2000-11-29 2001-11-29 Verfahren zur herstellung von halbleitermodulen sowie nach dem verfahren hergestelltes modul

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10059178A DE10059178C2 (de) 2000-11-29 2000-11-29 Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul

Publications (2)

Publication Number Publication Date
DE10059178A1 DE10059178A1 (de) 2002-06-13
DE10059178C2 true DE10059178C2 (de) 2002-11-07

Family

ID=7665050

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10059178A Expired - Fee Related DE10059178C2 (de) 2000-11-29 2000-11-29 Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul

Country Status (8)

Country Link
US (1) US20040029361A1 (de)
EP (1) EP1338035A2 (de)
JP (1) JP2004515078A (de)
KR (1) KR20030070040A (de)
CN (1) CN1541412A (de)
DE (1) DE10059178C2 (de)
TW (1) TW527698B (de)
WO (1) WO2002045163A2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10308095B3 (de) * 2003-02-24 2004-10-14 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip auf einem Schaltungsträger und Verfahren zur Herstellung desselben
DE102004026596A1 (de) * 2004-06-01 2006-03-02 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungshalbleiteranordnung
US7456427B2 (en) 1991-08-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Insulated gate field effect semiconductor devices and method of manufacturing the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10223203B4 (de) * 2002-05-24 2004-04-01 Siemens Dematic Ag Elektronisches Bauelement-Modul und Verfahren zu dessen Herstellung
DE10225431A1 (de) * 2002-06-07 2004-01-08 Siemens Dematic Ag Verfahren zur Anschlußkontaktierung von elektronischen Bauelementen auf einem isolierenden Substrat und nach dem Verfahren hergestelltes Bauelement-Modul
DE10345395B4 (de) * 2003-09-30 2006-09-14 Infineon Technologies Ag Halbleitermodul und Verfahren zur Herstellung eines Halbleitermoduls
DE102005046008B4 (de) 2005-09-26 2007-05-24 Infineon Technologies Ag Halbleitersensorbauteil mit Sensorchip und Verfahren zur Herstellung desselben
US7534652B2 (en) * 2005-12-27 2009-05-19 Tessera, Inc. Microelectronic elements with compliant terminal mountings and methods for making the same
JP4840770B2 (ja) * 2006-07-04 2011-12-21 セイコーインスツル株式会社 半導体パッケージの製造方法
JP4840769B2 (ja) * 2006-07-04 2011-12-21 セイコーインスツル株式会社 半導体パッケージの製造方法
JP6333857B2 (ja) * 2013-12-25 2018-05-30 Dic株式会社 メソゲン基を含有する化合物、それを用いた混合物、組成物、及び、光学異方体
DE102014008838B4 (de) * 2014-06-20 2021-09-30 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes flexibles Verbindungselement für ein Mikroelektroniksystem
DE102017212233A1 (de) * 2017-07-18 2019-01-24 Siemens Aktiengesellschaft Elektrische Baugruppe und Verfahren zur Herstellung einer elektrischen Baugruppe

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989000346A1 (en) * 1987-07-01 1989-01-12 Western Digital Corporation Plated plastic castellated interconnect for electrical components
US5696207A (en) * 1994-12-09 1997-12-09 Geo-Centers, Inc. Fluroropolymeric substrates with metallized surfaces and methods for producing the same
US5955780A (en) * 1997-04-23 1999-09-21 Yamaichi Electronics Co., Ltd. Contact converting structure of semiconductor chip and process for manufacturing semiconductor chip having said contact converting structure
US5998875A (en) * 1996-12-19 1999-12-07 Telefonaktiebolaget Lm Ericsson Flip-chip type connection with elastic contacts
WO2000003571A1 (de) * 1998-07-10 2000-01-20 Siemens S.A. Verfahren zur herstellung von verdrahtungen mit elektrisch leitenden querverbindungen zwischen ober- und unterseite eines substrats sowie verdrahtung mit derartigen querverbindungen
FR2781309A1 (fr) * 1998-07-15 2000-01-21 Rue Cartes Et Systemes De Procede d'assemblage d'un microcircuit sur un support plastique
EP0782765B1 (de) * 1994-09-23 2000-06-28 Siemens N.V. Polymer stud grid array package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6482742B1 (en) * 2000-07-18 2002-11-19 Stephen Y. Chou Fluid pressure imprint lithography
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5869974A (en) * 1996-04-01 1999-02-09 Micron Technology, Inc. Micromachined probe card having compliant contact members for testing semiconductor wafers
JPH10307288A (ja) * 1997-05-09 1998-11-17 Minolta Co Ltd 液晶素子及びその製造方法
KR100253116B1 (ko) * 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
US6103613A (en) * 1998-03-02 2000-08-15 Micron Technology, Inc. Method for fabricating semiconductor components with high aspect ratio features
JP2000036518A (ja) * 1998-07-16 2000-02-02 Nitto Denko Corp ウェハスケールパッケージ構造およびこれに用いる回路基板
US6163957A (en) * 1998-11-13 2000-12-26 Fujitsu Limited Multilayer laminated substrates with high density interconnects and methods of making the same
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US20020045028A1 (en) * 2000-10-10 2002-04-18 Takayuki Teshima Microstructure array, mold for forming a microstructure array, and method of fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989000346A1 (en) * 1987-07-01 1989-01-12 Western Digital Corporation Plated plastic castellated interconnect for electrical components
EP0782765B1 (de) * 1994-09-23 2000-06-28 Siemens N.V. Polymer stud grid array package
US5696207A (en) * 1994-12-09 1997-12-09 Geo-Centers, Inc. Fluroropolymeric substrates with metallized surfaces and methods for producing the same
US5998875A (en) * 1996-12-19 1999-12-07 Telefonaktiebolaget Lm Ericsson Flip-chip type connection with elastic contacts
US5955780A (en) * 1997-04-23 1999-09-21 Yamaichi Electronics Co., Ltd. Contact converting structure of semiconductor chip and process for manufacturing semiconductor chip having said contact converting structure
WO2000003571A1 (de) * 1998-07-10 2000-01-20 Siemens S.A. Verfahren zur herstellung von verdrahtungen mit elektrisch leitenden querverbindungen zwischen ober- und unterseite eines substrats sowie verdrahtung mit derartigen querverbindungen
FR2781309A1 (fr) * 1998-07-15 2000-01-21 Rue Cartes Et Systemes De Procede d'assemblage d'un microcircuit sur un support plastique

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 11-307 686 A. In: Patent Abstracts of Japan *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456427B2 (en) 1991-08-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Insulated gate field effect semiconductor devices and method of manufacturing the same
DE10308095B3 (de) * 2003-02-24 2004-10-14 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip auf einem Schaltungsträger und Verfahren zur Herstellung desselben
US7129570B2 (en) 2003-02-24 2006-10-31 Infineon Technologies Ag Electronic component having at least one semiconductor chip on a circuit carrier and method for producing the same
US7176059B2 (en) 2003-02-24 2007-02-13 Infineon Technologies, Ag Method of fabricating an electronic component having at least one semiconductor chip on a circuit carrier with elastic external contacts
DE102004026596A1 (de) * 2004-06-01 2006-03-02 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungshalbleiteranordnung

Also Published As

Publication number Publication date
WO2002045163A2 (de) 2002-06-06
TW527698B (en) 2003-04-11
JP2004515078A (ja) 2004-05-20
WO2002045163A3 (de) 2003-03-20
EP1338035A2 (de) 2003-08-27
DE10059178A1 (de) 2002-06-13
CN1541412A (zh) 2004-10-27
KR20030070040A (ko) 2003-08-27
US20040029361A1 (en) 2004-02-12

Similar Documents

Publication Publication Date Title
DE69218319T2 (de) Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung
DE69120198T2 (de) Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung
DE19650296A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE10059178C2 (de) Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul
DE69113187T2 (de) Verfahren zur Herstellung einer elektronische Dünnschichtanordnung.
EP1716595A2 (de) Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben
DE19940633A1 (de) IC-Gehäuse
DE10045043A1 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE19743767A1 (de) Halbleiterchip-Gehäuse für Oberflächenmontage sowie Verfahren zum Herstellen desselben
EP1481423A2 (de) Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung
DE102006016345A1 (de) Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
WO2004015770A1 (de) Mehrlagiger schaltungsträger und herstellung desselben
DE102005046737A1 (de) Bauteil mit Chip-Durchkontakten
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE102007008490A1 (de) Substrat mit vergrabenem Schaltbild und Herstellungsverfahren dafür
DE10059176C2 (de) Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
EP0948813B1 (de) Chipmodul sowie verfahren zur herstellung eines chipmoduls
DE102004041088A1 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip
DE4446471C2 (de) Verfahren zur Montage eines Chips auf einem flexiblen Schaltungsträger
WO2020053160A1 (de) Verfahren zur herstellung einer leiterplattenanordnung und leiterplattenanordnung
DE10105920A1 (de) Halbleiterbaustein
DE10246101B4 (de) Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
DE10157887A1 (de) Basisverbindungssubstrat, Herstellungsverfahren davon, Halbleiteranordnung und Herstellungsverfahren davon
WO2001097285A2 (de) Elektronisches bauteil aus einem gehäuse und einem substrat
DE19846662A1 (de) Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: SIEMENS AG, 80333 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee