DE102013106438B4 - Chipanordnungen - Google Patents

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Abstract

Chipanordnung (310), welche aufweist:eine Leiterplatte (362), welche aufweist:• ein Durchgangsloch (364), das in der Leiterplatte (362) ausgebildet ist,• und ein oder mehrere Leiterplattenkontaktgebiete (366S, 366G, 366D) , die in der Nähe des Durchgangslochs (364) angeordnet sind, undein Chipgehäuse (210, 160) mit einem Chip (104), das innerhalb des Durchgangslochs (364) angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet (366S, 366G) elektrisch mit einem oder mit mehreren elektrisch leitenden Verbindungsstrukturen (144, 146) verbunden ist, die über einer Oberseite (152) des Chipgehäuses (210, 160) ausgebildet sind und in elektrischem Kontakt mit einer Chipoberseite (122) stehen, undwobei mindestens ein weiteres Leiterplattenkontaktgebiet (366D) elektrisch mit einer elektrisch leitenden Verbindungsstruktur (148) verbunden ist, die über einer Unterseite (154) des Chipgehäuses (210, 160) ausgebildet ist und in elektrischem Kontakt mit einer Chipunterseite (124) steht,wobei das Chipgehäuse (210, 160) ferner aufweist:• den Chip (104), der über einer Chipträgeroberseite (106) angeordnet ist und elektrisch damit verbunden ist, ein elektrisch isolierendes Material (108), das über dem Chip (104) angeordnet ist und diesen zumindest teilweise umgibt, wobei ein oder mehrere elektrisch leitende Kontaktgebiete (112) durch das elektrisch isolierende Material (108) gebildet sind, und• ein weiteres elektrisch isolierendes Material (114), das über einer Chipträgerunterseite (116) angeordnet ist, wobei ein elektrisch leitendes Kontaktgebiet (118) auf der Chipträgerunterseite (116) von dem weiteren elektrisch isolierenden Material (114) befreit ist, wobei die elektrisch leitenden Kontaktgebiete (112, 118) jeweils mit den elektrisch leitenden Verbindungsstrukturen (144, 146, 148) verbunden sind.

Description

  • Verschiedene Ausführungsformen betreffen allgemein Chipanordnungen.
  • Bis heute existieren eingebettete Leistungshalbleiter nur als Oberflächenmontagevorrichtungsgehäuse. Diese Gehäuse haben einen verhältnismäßig hohen Raumbedarf, beispielsweise wenn sie auf einer Leiterplatte in der Art einer gedruckten Leiterplatte angeordnet werden. Ferner können Halbleiter mit einem vertikalen Stromfluss, beispielsweise Leistungshalbleiter, welche Strom zwischen einer Rückseite und einer Vorderseite der Vorrichtung leiten, erfordern, dass das rückseitige Potential des Chips innerhalb des Gehäuses von der Rückseite zur Vorderseite, d.h. zur entgegengesetzten Seite des Halbleiters und/oder des Halbleitergehäuses, umgeleitet wird. Beispielsweise kann ein rückseitiger elektrischer Kontakt der Vorrichtung zur Vorderseite der Vorrichtung umgeleitet werden, wobei der umgeleitete vorderseitige Kontakt zu einem anderen vorderseitigen Kontakt benachbart und/oder an diesen angrenzend angeordnet werden kann. Bei Hochspannungskomponenten, beispielsweise Leistungshalbleitern, kann mehr Platz zwischen den Kontakten erforderlich sein, um den Kriechabstand zwischen den Kontakten aufrechtzuerhalten.
  • Die US 2009 / 0 236 749 A1 offenbart einen Träger mit einer ersten leitenden Schicht, einer ersten Isolierschicht über der ersten leitenden Schicht und mindestens einer Durchgangsverbindung von einer ersten Seite der ersten Isolierschicht zu einer zweiten Seite der ersten Isolierschicht.
  • Die DE 103 57 111 A1 offenbart elektronische und elektromechanische Module, die sowohl auf Basisplatten zum Einlöten als auch auf lötfreien Steckplatinen verwendet werden können.
  • Die US 2009 / 0 072 413 A1 offenbart eine Halbleitervorrichtung mit einem Substrat und einem ersten Halbleiterchip, der über dem Substrat aufgebracht ist, sowie einer erste elektrisch leitenden Schicht auf dem Substrat und dem ersten Halbleiterchip, einer ersten elektrisch isolierenden Schicht über der ersten elektrisch leitenden Schicht, und einer zweiten elektrisch leitenden Schicht über der ersten elektrisch isolierenden Schicht.
  • Die US 2012 / 0 061 819 A1 offenbart ein Modul, das einen Halbleiterchip, mindestens zwei Kontaktelemente und ein Isoliermaterial zwischen den beiden Kontaktelementen enthält.
  • Chipanordnungen gemäß Anspruch 1 und Anspruch 3 werden bereitgestellt. Weitere Ausführungsbeispiele sind im abhängigen Anspruch 2 beschrieben.
  • Verschiedene Ausführungsformen sehen ein Verfahren zum Modifizieren eines Layouts eingebetteter Komponenten vor, wodurch eine Durchgangslochtechnologie-THT-Montage möglich wird.
  • Verschiedene Ausführungsformen sehen ein Verfahren durch geschichtete Layoutentwürfe vor, wobei elektronische Komponenten auf der Grundlage der chipeingebetteten Technologie in einer Durchgangslochanordnung hergestellt werden können.
  • Verschiedene Ausführungsformen sehen eine Chipgehäuseanordnung vor, die geringere räumliche Anforderungen an eine Leiterplatte, beispielsweise eine PCB, stellt.
  • Verschiedene Ausführungsformen sehen eine Chipgehäuseanordnung vor, wobei die Isolationsabstände durch das vertikal eingefügte elektronische Plattenmaterial die Platzanforderungen in Hochspannungskomponenten klar verringern.
  • Verschiedene Ausführungsformen sehen eine Chipgehäuseanordnung vor, wobei elektronische Komponenten mit einem vertikalen Stromfluss einen geringeren Gehäuseverbrauch erfordern.
  • Verschiedene Ausführungsformen sehen vor: ein Chipgehäuse, welches aufweist: einen Chipträger, einen Chip, der über einer Chipträgeroberseite angeordnet ist und elektrisch damit verbunden ist, ein elektrisch isolierendes Material, das über dem Chip angeordnet ist und diesen zumindest teilweise umgibt, ein oder mehrere elektrisch leitende Kontaktgebiete, die über dem elektrisch isolierenden Material ausgebildet sind und in elektrischer Verbindung mit dem Chip stehen, und ein weiteres elektrisch isolierendes Material, das über einer Chipträgerunterseite angeordnet ist, wobei ein elektrisch leitendes Kontaktgebiet auf der Chipträgerunterseite von dem weiteren elektrisch isolierenden Material befreit ist.
  • Gemäß einer Ausführungsform weist der Chipträger einen Leiterrahmenträger auf.
  • Gemäß einer Ausführungsform weist der Chipträger ein elektrisch leitendes Material auf, wobei das elektrisch leitende Material mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe von Materialien aus folgenden besteht: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
  • Gemäß einer Ausführungsform ist der Chip dafür ausgelegt, eine von etwa 5 V bis etwa 1200 V reichende Spannung zu führen.
  • Gemäß einer Ausführungsform weist der Chip mindestens eine Vorrichtung aus der folgenden Gruppe von Vorrichtungen auf, wobei die Gruppe aus folgenden besteht: einem Transistor, einem Leistungstransistor, einem Leistungs-MOS-Transistor, einem Leistungsbipolartransistor, einem Leistungsfeldeffekttransistor, einem Leistungsbipolartransistor mit isoliertem Gate, einem Thyristor, einem MOS-gesteuerten Thyristor, einem Siliziumgesteuerten Gleichrichter, einer Leistungsschottkydiode, einer Siliziumcarbiddiode, einer Galliumnitridvorrichtung und einer Mehrchipvorrichtung.
  • Gemäß einer Ausführungsform ist der Chip über mindestens eine Kontaktstelle, die über einer Chipunterseite gebildet ist, mit dem Chipträger verbunden.
  • Gemäß einer Ausführungsform ist der Chip über ein elektrisch leitendes Medium elektrisch mit dem Chipträger verbunden, wobei das elektrisch leitende Medium mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste, einer Nanopaste, einem Klebstoff und einem elektrisch leitenden Klebstoff.
  • Gemäß einer Ausführungsform umfasst das elektrisch isolierende Material mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe aus folgenden besteht: gefülltem oder nicht gefülltem Epoxidharz, vorimprägnierten Verbundfasern, verstärkten Fasern, einem Laminat, einem Formmaterial, einem thermisch aushärtenden Material, einem thermoplastischen Material, Füllteilchen, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat und einem faserverstärkten Polymerlaminat mit Füllteilchen.
  • Gemäß einer Ausführungsform weist das Chipgehäuse ferner eine oder mehrere elektrische Zwischenverbindungen auf, die durch das elektrisch isolierende Material ausgebildet sind, wobei die eine oder die mehreren elektrischen Zwischenverbindungen dafür ausgelegt sind, eine oder mehrere Kontaktstellen, die über einer Chipoberseite ausgebildet sind, elektrisch mit dem einen oder den mehreren elektrisch leitenden Kontaktgebieten zu verbinden.
  • Gemäß einer Ausführungsform weist das Chipgehäuse ferner eine oder mehrere Verbindungsstrukturen auf, die elektrisch mit dem einen oder den mehreren elektrisch leitenden Kontaktgebieten verbunden sind.
  • Gemäß einer Ausführungsform weisen die eine oder die mehreren Verbindungsstrukturen mindestens eines aus der folgenden Gruppe von Materialien auf, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste und einer Nanopaste.
  • Gemäß einer Ausführungsform weisen die eine oder die mehreren Verbindungsstrukturen zumindest eine aus der folgenden Gruppe von Strukturen auf, wobei die Gruppe aus folgenden besteht: einem Lötkügelchen, einem Löthöcker, einer Säule und einer Kupfersäule.
  • Gemäß einer Ausführungsform weist das Chipgehäuse ferner eine weitere Verbindungsstruktur auf, die auf dem definierten elektrisch leitenden Kontaktgebiet auf der Chipträgerunterseite ausgebildet ist, wobei das definierte elektrisch leitende Kontaktgebiet des Chipträgers nicht mit dem weiteren elektrisch isolierenden Material bedeckt ist.
  • Gemäß einer Ausführungsform weist das Chipgehäuse ferner eine weitere Verbindungsstruktur auf, die auf dem definierten elektrisch leitenden Kontaktgebiet auf der Chipträgerunterseite ausgebildet ist, wobei die weitere Verbindungsstruktur elektrisch mit mindestens einer über einer Chipträgerunterseite gebildeten Kontaktstelle verbunden ist.
  • Gemäß einer Ausführungsform weist die weitere Verbindungsstruktur mindestens eines aus der folgenden Gruppe von Materialien auf, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste und einer Nanopaste.
  • Gemäß einer Ausführungsform weist die weitere Verbindungsstruktur mindestens eine aus der folgenden Gruppe von Strukturen auf, wobei die Gruppe aus folgenden besteht: einem Lötkügelchen, einem Löthöcker, einer Säule und einer Kupfersäule.
  • Eine erfindungsgemäße Ausführungsform sieht eine Chipanordnung vor, welche aufweist: eine Leiterplatte, welche aufweist: ein Durchgangsloch, das in der Leiterplatte ausgebildet ist, und ein oder mehrere Leiterplattenkontaktgebiete, die in der Nähe des Durchgangslochs angeordnet sind, ein Chipgehäuse, das innerhalb des Durchgangslochs angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet elektrisch mit dem einen oder den mehreren elektrisch leitenden Kontaktgebieten verbunden ist, die über einer Oberseite des Chipgehäuses ausgebildet sind und in elektrischem Kontakt mit einer Chipoberseite stehen, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet elektrisch mit einem elektrisch leitenden Kontaktgebiet verbunden ist, das über einer Unterseite des Chipgehäuses ausgebildet ist und in elektrischer Verbindung mit einer Chipunterseite steht.
  • Hierbei umfasst das Chipgehäuse ferner einen Chip, der über einer Chipträgeroberseite angeordnet und elektrisch damit verbunden ist, ein elektrisch isolierendes Material, das über dem Chip angeordnet ist und diesen zumindest teilweise umgibt, wobei das eine oder die mehreren elektrisch leitenden Kontaktgebiete durch das elektrisch isolierende Material gebildet sind, und ein weiteres elektrisch isolierendes Material, das über einer Chipträgerunterseite angeordnet ist, wobei das elektrisch leitende Kontaktgebiet auf der Chipträgerunterseite von dem weiteren elektrisch isolierenden Material befreit ist.
  • Gemäß einer Ausführungsform sind das eine oder die mehreren Leiterplattenkontaktgebiete an Kanten des Durchgangslochs angeordnet und ist das Chipgehäuse innerhalb des Durchgangslochs angeordnet, so dass die Chipoberseite und die Chipunterseite jeweils entgegengesetzten Kanten des Durchgangslochs gegenüberstehen.
  • Hierbei weist die Leiterplatte folgendes auf: ein Durchgangsloch, das in der Leiterplatte ausgebildet ist, um ein Chipgehäuse aufzunehmen, und einen oder mehrere Leiterplattenkontaktgebiete, die in der Nähe des Durchgangslochs angeordnet sind, wobei mindestens ein Leiterplattenkontaktgebiet dafür ausgelegt ist, in elektrischer Verbindung mit einem oder mehreren elektrisch leitenden Kontaktgebieten zu stehen, die über einer Chipgehäuseoberseite und in elektrischer Verbindung mit einer Chipoberseite ausgebildet sind, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet dafür ausgelegt ist, in elektrischer Verbindung mit einem elektrisch leitenden Kontaktgebiet zu stehen, das über einer Chipgehäuseunterseite und in elektrischer Verbindung mit einer Chipunterseite ausgebildet ist.
  • Gemäß einer Ausführungsform sind das mindestens eine Leiterplattenkontaktgebiet und das mindestens eine weitere Leiterplattenkontaktgebiet an im Wesentlichen entgegengesetzten Kanten des Durchgangslochs angeordnet, ist das mindestens eine Leiterplattenkontaktgebiet dafür ausgelegt ist, einer Chipgehäuseoberseite gegenüberzustehen und ist das mindestens eine weitere Leiterplattenkontaktgebiet dafür ausgelegt, einer Chipgehäuseunterseite gegenüberzustehen.
  • Verschiedene Ausführungsformen sehen ein Chipgehäuse vor, welches aufweist: einen Chipträger, einen Chip, der über einer ersten Seite des Chipträgers angeordnet und elektrisch damit verbunden ist, ein elektrisch isolierendes Material, das über einer ersten Seite des Chips angeordnet ist und den Chip zumindest teilweise umgibt, einen oder mehrere elektrisch leitende Kontaktabschnitte, die über dem elektrisch isolierenden Material ausgebildet sind und in elektrischer Verbindung mit einer oder mehreren Chipkontaktstellen stehen, die auf einer ersten Seite des Chips ausgebildet sind, ein weiteres elektrisch isolierendes Material, das über einer zweiten Seite des Chipträgers angeordnet ist, wobei die zweite Seite des Chipträgers in eine Richtung weist, die der Richtung entgegengesetzt ist, in welche die erste Seite des Chipträgers weist, und wobei ein elektrisch leitendes Kontaktgebiet auf der zweiten Seite des Chipträgers von dem weiteren elektrisch isolierenden Material befreit ist.
  • Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wobei das Verfahren folgende Schritte aufweist: Anordnen eines Chips über einer Chipträgeroberseite und elektrisches Verbinden des Chips mit der Chipträgeroberseite, Anordnen eines elektrisch isolierenden Materials über dem Chip, wobei das elektrisch isolierende Material den Chip zumindest teilweise umgibt, Bilden eines oder mehrerer elektrisch leitender Kontaktgebiete über dem elektrisch isolierenden Material, wobei das eine oder die mehreren elektrisch leitenden Kontaktgebiete elektrisch mit dem Chip verbunden werden, Anordnen eines weiteren elektrisch isolierenden Materials über einer Chipträgerunterseite und Befreien eines elektrisch leitenden Kontaktgebiets auf der Chipträgerunterseite von dem weiteren elektrisch isolierenden Material.
  • Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wobei das Verfahren folgende Schritte aufweist: Anordnen eines Chips über einer ersten Seite eines Chipträgers und elektrisches Verbinden des Chips mit der ersten Seite des Chipträgers, Anordnen eines elektrisch isolierenden Materials über der ersten Seite des Chips, wobei das elektrisch isolierende Material den Chip zumindest teilweise umgibt, Bilden eines oder mehrerer elektrisch leitender Kontaktgebiete über dem elektrisch isolierenden Material, wobei das eine oder die mehreren elektrisch leitenden Kontaktgebiete elektrisch mit einer oder mehreren Chipkontaktstellen verbunden werden, die auf der ersten Seite des Chips ausgebildet sind, Anordnen eines weiteren elektrisch isolierenden Materials über einer zweiten Seite des Chipträgers, wobei die zweite Seite des Chipträgers in eine Richtung weist, die der Richtung entgegengesetzt ist, in die die erste Seite des Chipträgers weist, und Befreien eines elektrisch leitenden Kontaktgebiets auf der zweiten Seite des Chipträgers von dem weiteren elektrisch isolierenden Material.
  • Verschiedene Ausführungsformen sehen eine Chipanordnung vor, welche aufweist: eine Leiterplatte, welche aufweist: einen Hohlraum, der in der Leiterplatte ausgebildet ist, und ein oder mehrere Leiterplattenkontaktgebiete, die in der Nähe des Hohlraums angeordnet sind, und ein Chipgehäuse, das innerhalb des Hohlraums angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet elektrisch mit dem einen oder den mehreren elektrisch leitenden Kontaktgebieten verbunden ist, die über einer Oberseite des Chipgehäuses ausgebildet sind und in elektrischem Kontakt mit einer Chipoberseite stehen, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet elektrisch mit einem elektrisch leitenden Kontaktgebiet verbunden ist, das über einer Unterseite des Chipgehäuses ausgebildet ist und in elektrischer Verbindung mit einer Chipunterseite steht.
  • In der Zeichnung bezeichnen gleiche Bezugszeichen im Allgemeinen in den verschiedenen Ansichten die gleichen Teile. Die Zeichnung ist nicht notwendigerweise maßstabsgerecht, wobei der Nachdruck vielmehr im Allgemeinen auf die Erläuterung der Grundgedanken der Erfindung gelegt wird. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgende Zeichnung beschrieben.
  • Es zeigen
    • 1A bis 1E ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform;
    • 1E ein Chipgehäuse gemäß einer Ausführungsform;
    • 2 ein Chipgehäuse gemäß einer Ausführungsform;
    • 3A eine Chipanordnung gemäß einer Ausführungsform;
    • 3B beispielhafte Chipanordnungen;
    • 4 eine Seitenansicht sowie eine Draufsicht eines beispielhaften Chipgehäuses;
    • 5 ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform; und
    • 6 ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform.
  • Die folgende detaillierte Beschreibung bezieht sich auf die anliegende Zeichnung, in der zur Veranschaulichung spezifische Einzelheiten und Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann.
  • Das Wort „als Beispiel dienend“ soll hier „als ein Beispiel, ein Fall oder eine Veranschaulichung dienend“ bedeuten. Alle hier als „als Beispiel dienend“ beschriebenen Ausführungsformen oder Entwürfe sollten nicht unbedingt als gegenüber anderen Ausführungsformen oder Entwürfen bevorzugt oder vorteilhaft ausgelegt werden.
  • Das in Bezug auf ein „über“ einer Seite oder einer Fläche gebildetes abgeschiedenes Material verwendete Wort „über“ kann hier verwendet werden, um anzugeben, dass das abgeschiedene Material „direkt auf“ der betreffenden Seite oder Fläche, beispielsweise in direktem Kontakt damit, gebildet werden kann. Das in Bezug auf ein „über“ einer Seite oder Fläche gebildetes abgeschiedenes Material verwendete Wort „über“ kann hier verwendet werden, um anzugeben, dass das abgeschiedene Material „indirekt auf“ der betreffenden Seite oder Fläche gebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der betreffenden Seite oder Fläche und dem abgeschiedenen Material angeordnet sind.
  • Verschiedene Ausführungsformen sehen ein Gehäuse einer eingebetteten Leistungshalbleitervorrichtung vor, das entsprechend einer Durchgangslochanordnung angeordnet werden kann, wobei das Chipgehäuse zumindest teilweise und/oder vollständig durch eine Leiterplatte gestapelt werden kann.
  • Die 1A bis 1E zeigen ein Verfahren 100 zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 100 kann folgende Schritte aufweisen:
    • Anordnen eines Chips 104 über einer Chipträgeroberseite 106 und elektrisches Verbinden des Chips 104 mit der Chipträgeroberseite 106 (in 110),
    • Anordnen eines elektrisch isolierenden Materials 108 über dem Chip 104, wobei das elektrisch isolierende Material 108 den Chip 104 zumindest teilweise umgibt (in 120),
    • Bilden eines oder mehrerer elektrisch leitender Kontaktgebiete 112 über dem elektrisch isolierenden Material 108, wobei ein oder mehrere elektrisch leitende Kontaktgebiete 112 elektrisch mit dem Chip 104 verbunden werden (in 130),
    • Anordnen eines weiteren elektrisch isolierenden Materials 114 über einer Chipträgerunterseite 116 (in 140) und
    • Befreien eines elektrisch leitenden Kontaktgebiets 118 auf der Chipträgerunterseite 116 von weiterem elektrisch isolierendem Material 114 (in 150).
  • Der Chip 104 kann einen Halbleiterchip, beispielsweise einen Halbleitereinzelchip, aufweisen. Der Halbleiterchip kann eine oder mehrere elektronische Komponenten, beispielsweise elektronische Schaltungen, die in einem Wafersubstrat gebildet sind, aufweisen. Das Wafersubstrat kann verschiedene Materialien, beispielsweise Halbleitermaterialien, aufweisen. Das Wafersubstrat kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe der Materialien aus Silizium, Germanium, Gruppe-III-bis-V-Materialien und Polymeren besteht. Gemäß einer Ausführungsform kann das Wafersubstrat dotiertes oder undotiertes Silizium aufweisen. Gemäß einer anderen Ausführungsform kann das Wafersubstrat einen Silizium-auf-Isolator-SOI-Wafer aufweisen. Gemäß einer Ausführungsform kann das Wafersubstrat ein Halbleiterverbindungsmaterial, beispielsweise Galliumarsenid (GaAs) oder Indiumphosphid (InP), aufweisen. Gemäß einer Ausführungsform kann das Wafersubstrat ein quaternäres Halbleiterverbindungsmaterial, beispielsweise Indiumgalliumarsenid (InGaAs), aufweisen.
  • Der Chip 104 kann als ein Leistungshalbleiterchip eingerichtet sein. Der Chip 104 kann eine Leistungshalbleitervorrichtung aufweisen, wobei die Leistungshalbleitervorrichtung in der Lage sein kann, eine von etwa 5 V bis etwa 1200 V, beispielsweise etwa 200 V bis etwa 800 V, beispielsweise etwa 400 V bis etwa 600 V, reichende Spannung zu führen. Gemäß einer Ausführungsform kann der Chip 104 dafür eingerichtet sein, eine von etwa 5 V bis etwa 1200 V reichende Spannung zu führen.
  • Der Chip 104 kann einen Leistungshalbleiterchip aufweisen, wobei der Leistungshalbleiterchip mindestens eine Leistungshalbleitervorrichtung aus der Gruppe aufweisen kann, die aus folgenden besteht: einem Leistungstransistor, einem Leistungs-MOS-Transistor, einem Leistungsbipolartransistor, einem Leistungsfeldeffekttransistor, einem Leistungsbipolartransistor mit isoliertem Gate, einem Thyristor, einem MOS-gesteuerten Thyristor, einem Siliziumgesteuerten Gleichrichter, einer Leistungsschottkydiode, einer Siliziumcarbiddiode, einer Galliumnitridvorrichtung und einer Mehrchipvorrichtung.
  • Wie in 110 dargestellt ist, kann der Chip 104 eine Chipoberseite 122 und eine Chipunterseite 124 aufweisen, wobei die Chipoberseite 122 in eine Richtung entgegengesetzt zu der Richtung weisen kann, in welche die Chipunterseite 124 weist.
  • Der Chip 104 kann einen Leistungstransistor aufweisen. Die Oberseite kann auch als eine „erste Seite“, „Vorderseite“ oder „obere Seite“ des Chips bezeichnet werden. Die Begriffe „Oberseite“, „erste Seite“, „Vorderseite“ oder „obere Seite“ können nachstehend austauschbar verwendet werden. Die Unterseite kann auch als „zweite Seite“ oder „Rückseite“ des Chips bezeichnet werden. Die Begriffe „zweite Seite“, „Rückseite“ oder „Unterseite“ können nachstehend austauschbar verwendet werden. Wie hier in Bezug auf Halbleiterleistungsvorrichtungen verwendet wird, können die Begriffe „Oberseite“, „erste Seite“, „Vorderseite“ oder „obere Seite“ als die Seite des Chips bezeichnend verstanden werden, an der ein Gategebiet und mindestens ein erstes Source-/Draingebiet gebildet sein kann. Die Begriffe „zweite Seite“, „Rückseite“ oder „Unterseite“ können als die Seite des Chips bezeichnend verstanden werden, an der ein zweites Source-/Draingebiet gebildet sein kann. Daher kann ein Halbleiterleistungstransistor einen vertikalen Stromfluss durch den Chip zwischen einem ersten Source-/Draingebiet 128 über der Oberseite 122 und einem zweiten Source-/Draingebiet 132 über der Unterseite 124 unterstützen.
  • Zum Kapseln des Chips 104 in einem Gehäuse können die folgenden Prozesse ausgeführt werden.
  • Der Chip 104 kann elektrisch leitend auf einen Metallchipträger 102 gebondet werden. Weil der Chip 104 eine Leistungsvorrichtung aufweisen kann, kann eine elektrisch leitende Verbindung zur Chiprückseite 124 erforderlich sein.
  • Der Chip 104 kann elektrisch mit dem Chipträger 102 verbunden werden. Beispielsweise kann die Chiprückseite 124 elektrisch gebondet werden, beispielsweise durch ein Haftmedium 134 elektrisch an den elektrisch leitenden Chipträger 102 angeheftet werden.
  • Der Chipträger 102 kann einen Leiterrahmenträger aufweisen. Der Chipträger 102 kann eine von etwa 50 µm bis etwa 1500 µm, beispielsweise etwa 100 µm bis etwa 500 µm, beispielsweise etwa 150 µm bis etwa 300 µm, reichende Dicke t1 aufweisen. Der Leiterrahmen kann eine von etwa 1 mm bis 50 mm, beispielsweise etwa 2 mm bis etwa 20 mm, reichende Länge L1 und eine von etwa 1 mm bis 50 mm, beispielsweise etwa 2 mm bis etwa 20 mm, reichende Breite aufweisen.
  • Der Chipträger 102 kann ein elektrisch leitendes Material aufweisen. Der Chipträger 102 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe von Materialien aus folgenden besteht: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung. Der Chipträger 102 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe von Materialien aus folgenden besteht: NiPdAu, NiAu, NiPd, NiAuAg, NiPdAuAg, NiNiPPdAu, NiNiPAu, NiNiPPd, NiNiPAuAg, NiNiPPdAuAg.
  • Der Chip 104 kann einen Gategebietskontakt 126 und mindestens einen Source-/Draingebietskontakt 128, der über der Oberseite 122, beispielsweise direkt darauf oder indirekt darauf, gebildet ist, und mindestens einen zweiten Source-/Draingebietskontakt 132, der über der Unterseite 124 gebildet ist, aufweisen. Jeder der Kontakte kann eine elektrisch leitende Kontaktstelle aufweisen. Die jeweiligen Kontakte können über der Oberseite 122 des Chips 104 elektrisch voneinander isoliert sein. Beispielsweise kann der Gategebietskontakt 126 durch ein elektrisch isolierendes Material, beispielsweise Siliziumdioxid, das über der Oberseite 122 gebildet ist, elektrisch von mindestens einem ersten Source-/Draingebietskontakt 128 isoliert sein. Verkapselungsmaterialien, beispielsweise das nachstehend beschriebene elektrisch isolierende Material 108, können auch verwendet werden, um den Gategebietskontakt 126 elektrisch von mindestens einem ersten Source-/Draingebietskontakt 128 zu isolieren.
  • Der Chip 104 kann über mindestens eine Kontaktstelle, beispielsweise das über einer Chipunterseite 124 gebildete zweite Source-/Draingebiet 132, elektrisch mit dem Chipträger 102 verbunden sein.
  • Der Chip 104 kann über ein elektrisch leitendes Medium 134 elektrisch mit dem Chipträger 102 verbunden sein, wobei das elektrisch leitende Medium mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste, einer Nanopaste, einem Klebstoff und einem elektrisch leitenden Klebstoff.
  • In 120 kann nach dem Anheften des Chips 104 an den Chipträger 102 das elektrisch isolierende Material 108 auf den Chip 104 aufgebracht werden. Das elektrisch isolierende Material 108 kann aufgebracht werden, wo es die Chipoberseite 122 bedeckt, und/oder auf eine oder mehrere Seitenwände des Chips 104 aufgebracht werden, wobei die eine oder die mehreren Seitenwände Wände des Chips 104 sein können, die sich zwischen der Chipoberseite 122 und der Chipunterseite 124 erstrecken. Das elektrisch isolierende Material 108 kann ferner die Chipträgeroberseite 106 bedecken.
  • Das elektrisch isolierende Material 108 kann auch als „Formmaterial“ und/oder „Verkapselungsmaterial“ bezeichnet werden.
  • Das elektrisch isolierende Material 108 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus folgenden besteht: gefülltem oder nicht gefülltem Epoxidharz, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Formmaterial, einem thermisch aushärtenden Material, einem thermoplastischen Material, Füllteilchen, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat und einem faserverstärkten Polymerlaminat mit Füllteilchen. Das elektrisch isolierende Material 108 kann eine von etwa 1 µm bis etwa 1000 µm, beispielsweise von 5 bis 100 µm, reichende Dicke te aufweisen.
  • In 130 können eine oder mehrere elektrische Zwischenverbindungen 136 durch das elektrisch isolierende Material 108 gebildet werden und einen elektrisch leitenden Kontaktweg zu einem oder mehreren elektrisch leitenden Kontaktgebieten 126, 128, d.h. einer oder mehreren über der Chipoberseite 122 gebildeten Kontaktstellen, bereitstellen. Ein oder mehrere Durchgangslöcher, beispielsweise Durchgangslochvias, können in dem elektrisch isolierenden Material 108 gebildet werden, indem ein oder mehrere elektrisch leitende Kontaktgebiete 126, 128 von dem elektrisch isolierenden Material 108 befreit werden.
  • Beispielsweise kann ein erstes Durchgangslochvia in dem elektrisch isolierenden Material 108 gebildet werden, wobei das Gatekontaktgebiet 126 von dem elektrisch isolierenden Material 108 befreit wird. Ein anderes Durchgangslochvia kann in dem elektrisch isolierenden Material 108 gebildet werden, wobei das erste Source-/Draingebiet 128 vom elektrisch isolierenden Material 108 befreit wird. Die Durchgangslöcher können im Wesentlichen senkrecht zur Chipoberseite 122 gebildet werden.
  • Die Durchgangslöcher können mit elektrisch leitendem Material gefüllt werden, wobei das elektrisch leitende Material die eine oder die mehreren elektrischen Zwischenverbindungen 136 bildet. Jedes Durchgangsloch kann im Wesentlichen über einem Kontaktgebiet des Chips 104 gebildet werden, mit dem die eine oder die mehreren elektrischen Zwischenverbindungen 136 elektrisch verbunden werden können.
  • Eine oder mehrere durch das elektrisch isolierende Material 108 gebildete elektrische Zwischenverbindungen 136 können dafür ausgelegt werden, eine oder mehrere über der Chipoberseite 122 gebildete Kontaktstellen 126, 128 elektrisch mit einem oder mehreren elektrisch leitenden Kontaktgebieten 112 zu verbinden. Ein oder mehrere elektrisch leitende Kontaktgebiete können Gebiete 138, 142 umfassen, welche das während des Aufbringens von einer oder mehreren elektrischen Zwischenverbindungen 136 aufgebrachte elektrisch leitende Material aufweisen können. Ein oder mehrere elektrisch leitende Kontaktgebiete 138, 142 können über dem elektrisch isolierenden Material 108 gebildet werden. Ein oder mehrere elektrisch leitende Kontaktgebiete 138, 142 können als eine Umverteilungsschicht bezeichnet werden und in anschließenden Prozessen mit einem Lötmaterial, beispielsweise Löthöckern, verbunden werden.
  • In 140 kann weiteres elektrisch isolierendes Material 114 über der Chipträgerunterseite 116 aufgebracht werden. Weiteres elektrisch isolierendes Material 114 kann selektiv über der Chipträgerunterseite 116 aufgebracht und/oder selektiv davon entfernt werden, so dass zumindest ein Teil der Chipträgerunterseite 116 nicht durch weiteres elektrisch isolierendes Material 114 bedeckt werden kann. Beispielsweise kann das elektrisch leitende Kontaktgebiet 118 auf der Chipträgerunterseite 116 von weiterem elektrisch isolierenden Material 114 befreit werden. Das elektrisch leitende Kontaktgebiet 118 kann daher einen elektrisch leitenden Weg zur Chipunterseite 124, beispielsweise zum zweiten Source-/Draingebietskontakt 132, bereitstellen.
  • Das weitere elektrisch isolierende Material 114 kann ein elektrisch isolierendes Material aufweisen, das mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aus folgenden besteht: gefülltem oder nicht gefülltem Epoxidharz, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Formmaterial, einem thermisch aushärtenden Material, einem thermoplastischen Material, Füllteilchen, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat und einem faserverstärkten Polymerlaminat mit Füllteilchen. Das weitere elektrisch isolierende Material 114 kann eine von etwa 1 µm bis etwa 1000 um, beispielsweise von 5 bis 100 µm, reichende Dicke tf aufweisen.
  • Eine Schicht 143 kann über der Chipoberseite 122 und über einem oder mehreren elektrisch leitenden Kontaktgebieten 112 aufgebracht werden. Die Schicht 143 kann ein elektrisch isolierendes Material aufweisen, das mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aus folgenden besteht: gefülltem oder nicht gefülltem Epoxidharz, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Formmaterial, einem thermisch aushärtenden Material, einem thermoplastischen Material, Füllteilchen, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat und einem faserverstärkten Polymerlaminat mit Füllteilchen. Ein Abschnitt der Schicht 143 kann selektiv von einem oder mehreren elektrisch leitenden Kontaktgebieten 112, beispielsweise den Gebieten 138, 142, entfernt werden. Mit anderen Worten kann die Schicht 143 die Chipgehäuseoberseite 152 mit Ausnahme eines oder mehrerer elektrisch leitender Kontaktgebiete 112, die freigelegt werden können, bedecken.
  • In 150 können eine oder mehrere Verbindungsstrukturen 144, 146 und eine weitere Verbindungsstruktur 148 aufgebracht werden, um elektrisch mit den elektrisch leitenden Kontaktgebieten 112 verbunden zu werden. Eine oder mehrere Verbindungsstrukturen 144, 146 können zumindest eine aus der folgenden Gruppe von Strukturen aufweisen, wobei die Gruppe aus folgenden besteht: einem Lötkügelchen und einem Löthöcker. Die weitere Verbindungsstruktur 148 kann mindestens eine aus der folgenden Gruppe von Strukturen aufweisen, wobei die Gruppe aus folgenden besteht: einem Lötkügelchen und einem Löthöcker.
  • Eine oder mehrere Verbindungsstrukturen 144, 146 können mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste und einer Nanopaste. Die weitere Verbindungsstruktur 148 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus folgenden besteht: einem Lot, einem Weichlot, einem Diffusionslot, einer elektrisch leitenden Paste und einer Nanopaste.
  • Eine oder mehrere Verbindungsstrukturen 144, 146 können elektrisch mit dem einen oder den mehreren elektrisch leitenden Kontaktgebieten 138, 142 verbunden werden, die über der Chipgehäuseoberseite 152 ausgebildet sind. Die weitere Verbindungsstruktur 148 kann auf dem definierten elektrisch leitenden Kontaktgebiet 118 auf der Chipträgerunterseite 116 ausgebildet werden, wobei das definierte elektrisch leitende Kontaktgebiet 118 des Chipträgers 102 nicht durch weiteres elektrisch isolierendes Material 114 bedeckt werden darf (über der Chipunterseite 154).
  • Die weitere Verbindungsstruktur 148 kann elektrisch mit mindestens einer Kontaktstelle 132, beispielsweise dem über der Chipunterseite 124 gebildeten zweiten Source-/Draingebiet 132, verbunden werden.
  • Ein Chipgehäuse in der Art des in 1E dargestellten Chipgehäuses 160 kann nach einem Verfahren hergestellt werden, das dem beschriebenen Verfahren 100 entspricht.
  • 2 zeigt ein Chipgehäuse 210 gemäß einer Ausführungsform. Das Chipgehäuse 210 kann aufweisen: den Chipträger 102, den Chip 104, der über der Chipträgeroberseite 106 angeordnet und elektrisch damit verbunden ist, das elektrisch isolierende Material 108, das über dem Chip 104 angeordnet ist und diesen zumindest teilweise umgibt, ein oder mehrere elektrisch leitende Kontaktgebiete 112, die über dem elektrisch isolierenden Material 108 und in elektrischer Verbindung mit dem Chip 104 gebildet sind, das weitere elektrisch isolierende Material 114, das über der Chipträgerunterseite 116 angeordnet ist, wobei das elektrisch leitende Kontaktgebiet 118 auf der Chipträgerunterseite 116 von dem weiteren elektrisch isolierenden Material 114 befreit werden kann.
  • Gemäß verschiedenen Ausführungsformen kann das Chipgehäuse 210 ferner eines oder mehrere oder alle Merkmale des Chipgehäuses 160 aufweisen, wie bereits in Bezug auf die Bildung des Chipgehäuses 160 im Verfahren 100 beschrieben wurde.
  • Es ist zu verstehen, dass ein Chipgehäuse gemäß einer Ausführungsform, beispielsweise das Chipgehäuse 160, beispielsweise das Chipgehäuse 210, wobei das elektrisch leitende Kontaktgebiet 118 auf der Chipträgerunterseite 116 gebildet werden kann und von weiterem elektrisch isolierenden Material 114 befreit werden kann, die Größe des Chipgehäuses verglichen mit einem Chipgehäuse 410 (wie in 4 dargestellt) verringern kann, wobei eine elektrische Zwischenverbindung 456 von der Unterseite zur Oberseite erforderlich sein kann. Das letztgenannte Chipgehäuse 410 kann weiter ein zusätzliches Kontaktgebiet 458 erfordern, das über der Vorderseite 106 des Chipträgers ausgebildet ist, das elektrisch mit der Chipunterseite 124 verbunden ist, wodurch die Größe des Chipgehäuses erhöht wird, wie in einer Seitenansicht und Draufsicht des Chipgehäuses 410 in 4 dargestellt ist. Ferner muss das zusätzliche Kontaktgebiet 458 infolge der hohen Spannungen des Leistungshalbleiters in einem ausreichenden minimalen Kriechabstand von einem benachbarten Kontakt, beispielsweise Gatekontakt und/oder Sourcekontakt, angeordnet sein. Der Kriechabstand kann als der geringste Abstand auf der Oberfläche eines isolierenden Materials zwischen zwei elektrisch leitenden Kontakten, beispielsweise zwischen dem zusätzlichen Kontaktgebiet 458 und dem benachbarten Kontakt, definiert werden. Weil der minimale Kriechabstand eingehalten werden muss, kann das letztgenannte Chipgehäuse 410 eine Länge L2 aufweisen, die größer ist als die Länge L1 des Chipgehäuses 160, 210. Beispielsweise kann die typische Kriechlänge für eine Vorrichtung mit 600 V in etwa 3 mm betragen, wobei dies die Kontaktstellengröße einschließt. Die Länge L2 des herkömmlichen Gehäuses (beispielsweise des Gehäuses 410) kann daher etwa 4 mm betragen, um die 3-mm-Kriechlängenanforderung zu erfüllen. Beim Chipgehäuse 160, 210 kann die Kriechlänge die „Dicke des Gehäuses“ sein, die beispielsweise etwa 0,5 mm betragen kann. Die Dicke des Gehäuses von 0,5 mm kann selbst bei Vorrichtungen mit einer höheren Spannung, beispielsweise Vorrichtungen mit 1200 V, die einen erforderlichen Kriechabstand von etwa 8 mm aufweisen können, gleich bleiben. Ein herkömmliches Gehäuse, beispielsweise das Gehäuse 410, müsste dementsprechend vergrößert werden, so dass L2 beispielsweise auf mehr als 8 mm vergrößert werden müsste, um zu gewährleisten, dass die Kriechabstandsanforderung von beispielsweise 8 mm erfüllt werden kann.
  • Wie in einer Draufsicht des letztgenannten Chipgehäuses 410 dargestellt ist, können alle Kontakte, beispielsweise der Gatekontakt, der Sourcekontakt und der Drainkontakt, auf derselben Seite des Chipgehäuses gebildet werden, so dass ein Gehäuse mit Oberflächenmontage erzeugt werden kann.
  • Zusätzlich zur Verringerung der Größe des Chipgehäuses kann es ferner möglich sein, die Herausforderung zu überwinden, einen ausreichenden minimalen Kriechabstand zwischen benachbarten Kontakten einzuhalten, ohne die Größe der Chipgehäuse 160, 210 zu erhöhen, weil der zweite Source-/Drainkontakt 118 gegenüber dem ersten Source-/Drainkontakt 128 und/oder dem Gatekontakt 126 auf der entgegengesetzten Seite 116 des Chipträgers 102 angeordnet wird.
  • Statt ein Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, unter Verwendung einer standardmäßigen Oberflächenmontagetechnik mit einer herkömmlichen Leiterplatte zu verbinden, kann das Chipgehäuse 160, 210 gemäß verschiedenen Ausführungsformen teilweise und/oder vollständig durch die Leiterplatte gestapelt werden. Der Abstand zwischen zwei Kontakten, beispielsweise dem ersten Source-/Drainkontakt 128 und dem zweiten Source-/Drainkontakt 118, kann dann zumindest so groß sein wie die Dicke des Chipgehäuses tcp und daher den minimalen Kriechabstand erfüllen, ohne die Länge des Chipgehäuses zu vergrößern.
  • Es wird verständlich sein, dass ein Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, gemäß einer Ausführungsform folgendes aufweisen kann: den Chipträger 102, den Chip 104, der über der ersten Seite 106 des Chipträgers angeordnet und elektrisch damit verbunden ist, das elektrisch isolierende Material 108, das über der ersten Seite 106 des Chips angeordnet ist und den Chip 104 zumindest teilweise umgibt, einen oder mehrere elektrisch leitende Kontaktabschnitte 112, die über dem elektrisch isolierenden Material 108 gebildet sind und in elektrischer Verbindung mit einer oder mehreren Chipkontaktstellen 126, 128 stehen, die auf der ersten Seite 106 des Chips ausgebildet sind, das weitere elektrisch isolierende Material 114, das über der zweiten Seite 116 des Chipträgers angeordnet ist, wobei die zweite Seite 116 des Chipträgers in eine Richtung weist, die der Richtung entgegengesetzt ist, in welche die erste Seite 106 des Chipträgers weist, und wobei ein elektrisch leitendes Kontaktgebiet 118 auf der zweiten Seite 116 des Chipträgers von weiterem elektrisch isolierendem Material 114 befreit wird.
  • 3A zeigt eine Chipanordnung 310 gemäß einer Ausführungsform. Die Chipanordnung 310 kann aufweisen: eine Leiterplatte 362 und ein Chipgehäuse, beispielsweise das Chipgehäuse 160, 210. Wie bei 310 und 330 dargestellt ist, kann die Leiterplatte 362 aufweisen: ein Durchgangsloch 364, das in der Leiterplatte 362 gebildet ist, und einen oder mehrere Leiterplattenkontaktgebiete 366s, 366G , 366D , die in der Nähe des Durchgangslochs 364 angeordnet sind. Ein oder mehrere Leiterplattenkontaktgebiete 366s, 366G , können beispielsweise durch Metallisieren, Galvanisieren, Sputtern oder Aufdampfen aufgebracht werden. Die Chipanordnung 310 kann ein Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, aufweisen, das innerhalb des Durchgangslochs 364 angeordnet ist. Wie bei 320 dargestellt ist, kann das Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, vollständig und/oder teilweise in die Leiterplatte 362 eingefügt werden. Zumindest ein Leiterplattenkontaktgebiet, beispielsweise 366s, 366G , kann elektrisch mit einer oder mehreren elektrisch leitenden Verbindungsstrukturen 144, 146 verbunden, beispielsweise daran angelötet werden, die über der Oberseite 152 eines Chipgehäuses, beispielsweise des Chipgehäuses 160 oder des Chipgehäuses 210, ausgebildet sind und in elektrischer Verbindung mit der Chipoberseite 122 stehen, wobei zumindest ein weiteres Leiterplattenkontaktgebiet 366D elektrisch mit einer elektrisch leitenden Verbindungsstruktur 148 verbunden, beispielsweise daran angelötet werden kann, das über der Unterseite 154 des Chipgehäuses, beispielsweise des Chipgehäuses 160 oder des Chipgehäuses 210, ausgebildet ist und in elektrischer Verbindung mit der Chipunterseite 124 steht.
  • Das Chipgehäuse 160, 210 kann ferner aufweisen: den Chip 104, der über einer Chipträgeroberseite 106 angeordnet und elektrisch damit verbunden ist, elektrisch isolierendes Material 108, das über dem Chip 104 angeordnet ist und diesen zumindest teilweise umgibt, wobei ein oder mehrere elektrisch leitende Kontaktgebiete 112 durch das elektrisch isolierende Material 108 gebildet sein können, und das weitere elektrisch isolierende Material 114, das über der Chipträgerunterseite 116 angeordnet ist, wobei das elektrisch leitende Kontaktgebiet 118 auf der Chipträgerunterseite 116 von weiterem elektrisch isolierendem Material 114 befreit werden kann.
  • Ein oder mehrere Leiterplattenkontaktgebiete 366s, 366G , 366D können an den Kanten des Durchgangslochs 364 angeordnet sein. Das Chipgehäuse 160, 210 kann innerhalb des Durchgangslochs 364 angeordnet sein, so dass die Chipoberseite 122 und die Chipunterseite 124 jeweils entgegengesetzten Kanten des Durchgangslochs 364 gegenüberstehen können.
  • Gemäß verschiedenen Ausführungsformen kann die Leiterplatte 362 aufweisen: das Durchgangsloch 364, das in der Leiterplatte 362 ausgebildet ist, um das Chipgehäuse 160, 210 aufzunehmen, und ein oder mehrere Leiterplattenkontaktgebiete 366s, 366G , 366D , die in der Nähe des Durchgangslochs 364 angeordnet sind, wobei mindestens ein Leiterplattenkontaktgebiet, beispielsweise 366s, 366G , elektrisch mit einer oder mehreren elektrisch leitenden Verbindungsstrukturen 144, 146 verbunden sein kann, die über der Oberseite 152 des Chipgehäuses 160, 210 ausgebildet sind und in elektrischer Verbindung mit der Chipoberseite 122 stehen, wobei zumindest ein weiterer Leiterplattenkontaktgebiet 366D elektrisch mit einer elektrisch leitenden Verbindungsstruktur 148 verbunden sein kann, das über der Unterseite 154 des Chipgehäuses 160, 210 ausgebildet ist und in elektrischer Verbindung mit der Chipunterseite 124 steht.
  • Zumindest ein Leiterplattenkontaktgebiet 366S , 366G und zumindest ein weiteres Leiterplattenkontaktgebiet 366D können an im Wesentlichen entgegengesetzten Kanten des Durchgangslochs 364 angeordnet sein, und zumindest ein Leiterplattenkontaktgebiet 366s, 366G kann dafür ausgelegt sein, einer Chipgehäuseoberseite 152 gegenüberzustehen, und das mindestens eine weitere Leiterplattenkontaktgebiet 366D kann dafür ausgelegt sein, einer Chipgehäuseunterseite 154 gegenüberzustehen.
  • Die Leiterplatte 362 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus folgenden besteht: einem Epoxidmaterial, einem thermisch aushärtenden Material, einem glasverstärkten Epoxidharz, einem Laminat und einem Epoxidharz. Die Leiterplatte 362 kann beispielsweise FR4-Material aufweisen.
  • Die jeweiligen von dem einen oder den mehreren Leiterplattenkontaktgebieten 366s, 366G , 366D können voneinander getrennt sein, beispielsweise durch Material der Leiterplatte 362, d.h. ein elektrisch isolierendes Material, elektrisch voneinander isoliert sein. Gemäß verschiedenen Ausführungsformen kann ein teilweises und/oder vollständiges Bohren durch die Leiterplatte 362 verwendet werden, um Gebiete 368 zu erzeugen, die eines oder mehrere der Leiterplattenkontaktgebiete 366s, 366G , 366D elektrisch voneinander isolieren.
  • Es wird verständlich sein, dass, wenngleich nur drei Kontaktgebiete, beispielsweise das Gategebiet, das erste Source-/Draingebiet und das zweite Source-/Draingebiet, beschrieben wurden, Ausführungsformen nicht darauf beschränkt sein müssen, dass sie nur drei Kontaktgebiete aufweisen und dass sie eine beliebige Anzahl von Kontaktgebieten, d.h. Anschlussstiften, aufweisen können, die durch lithographische Verfahren ermöglicht werden, beispielsweise 3, 4, 5, 6, 7 oder mehr Kontaktgebiete. Ferner können verschiedene Typen von Anschlussstiften nicht mehr erforderlich sein.
  • Verschiedene Ausführungsformen können ferner eine Chipanordnung 340 vorsehen, wie in 3B dargestellt ist. Die Chipanordnung 340 kann aufweisen: eine Leiterplatte 362, welche aufweist: einen Hohlraum 364, der in der Leiterplatte 362 ausgebildet ist, und ein oder mehrere Leiterplattenkontaktgebiete 366s, 366G , 366D , die in der Nähe des Hohlraums 364 angeordnet sind. Die Chipanordnung 340 kann ein Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, aufweisen, das innerhalb des Hohlraums 364 angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet, beispielsweise 366S , 366G , elektrisch mit einer oder mehreren elektrisch leitenden Verbindungsstrukturen 144, 146 verbunden sein kann, die über der Oberseite 152 des Chipgehäuses 160, 210 angeordnet sind und in elektrischer Verbindung mit der Chipoberseite 122 stehen, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet 366D elektrisch mit einer elektrisch leitenden Verbindungsstruktur 148 verbunden sein kann, das über der Unterseite 154 des Chipgehäuses 160, 210 ausgebildet ist und in elektrischer Verbindung mit der Chipunterseite 124 steht.
  • Wie anhand der Chipanordnung 340 ersichtlich ist, kann es möglich sein, dass der Hohlraum 364 kein voll ausgebildetes Durchgangsloch durch die Leiterplatte 362 aufweist. Stattdessen kann der Hohlraum 364 eine Vertiefung innerhalb der Leiterplatte 362 aufweisen, wobei zumindest ein Abschnitt des Chipgehäuses 160, 210 innerhalb der Vertiefung, d.h. innerhalb des Hohlraums 364, angeordnet sein kann.
  • Zumindest ein Leiterplattenkontaktgebiet 366S , 366G und zumindest ein weiteres Leiterplattenkontaktgebiet 366D kann an im Wesentlichen entgegengesetzten Kanten des Hohlraums 364 angeordnet sein, und zumindest ein Leiterplattenkontaktgebiet 366s, 366G kann dafür ausgelegt sein, einer Chipgehäuseoberseite 152 gegenüberzustehen, und das mindestens eine weitere Leiterplattenkontaktgebiet 366D kann dafür ausgelegt sein, einer Chipgehäuseunterseite 154 gegenüberzustehen.
  • Es sei bemerkt, dass, wie bei 320 dargestellt ist, ein Chipgehäuse, beispielsweise das Chipgehäuse 160 oder das Chipgehäuse 210, vollständig und/oder teilweise in die Leiterplatte 362 eingeführt sein kann. Das Chipgehäuse 160, 210 kann daher gemäß verschiedenen Ausführungsformen ausgelegt werden. Gemäß einer bei 350 dargestellten Ausführungsform kann das Chipgehäuse 160, 210 ein im Wesentlichen rechteckiges dreidimensionales Chipgehäuse aufweisen, das eine Länge 1cp, eine Breite bcp und eine Dicke tcp (in Richtung in das Papier hinein) aufweist. Die durch die Länge lcp x Breite bcp definierte Fläche kann die Oberfläche der Oberseite 152 des Chipgehäuses 160, 210 definieren.
  • Die Länge lcp des Chipgehäuses kann von etwa 1 mm bis etwa 30 mm reichen.
  • Die Breite bcp des Chipgehäuses kann von etwa 1 mm bis etwa 50 mm reichen.
  • Die Dicke tcp des Chipgehäuses kann von etwa 100 µm bis etwa 3000 µm reichen.
  • Gemäß einer bei 360 und 370 dargestellten Ausführungsform kann das Chipgehäuse 160, 210 einen verbreiterten Abschnitt 372 und einen verschmälerten Abschnitt 374 aufweisen.
  • Beispielsweise können der verbreiterte Abschnitt 372 eine Breite bcp, beispielsweise die Breite des Chipgehäuses, aufweisen und der verschmälerte Abschnitt 374 eine Breite bn aufweisen, die kleiner als die Breite bcp sein kann. Beispielsweise kann der verschmälerte Abschnitt 374 eine Breite bn aufweisen, die von etwa 1 mm bis etwa 50 mm reicht.
  • Der verbreiterte Abschnitt 372 und der verschmälerte Abschnitt 374 können jeweils zumindest einen Teil des elektrisch isolierenden Materials 108 und/oder des weiteren elektrisch isolierenden Materials 114 und/oder der Schicht 143 und/oder des Chips 104 und/oder des Chipträgers 102 aufweisen. Der verbreiterte Abschnitt 372 und der verschmälerte Abschnitt 374 können jeweils elektrisch isolierende Abschnitte des Chipgehäuses sein.
  • Der verbreiterte Abschnitt 372 und der verschmälerte Abschnitt 374 können das Chipgehäuse 160, 210 in Bezug auf die Leiterplatte 362 stabilisieren. Beispielsweise kann der verschmälerte Abschnitt 374 teilweise oder vollständig in das Durchgangsloch 364 oder den Hohlraum 364 eingeführt sein. Der verbreiterte Abschnitt 372 kann ein Abschnitt des Chipgehäuses sein, der außerhalb des Durchgangslochs 364 oder des Hohlraums 364 bleibt. Der verbreiterte Abschnitt 372 kann durch die Leiterplatte 362 gestützt werden, wobei der verbreiterte Abschnitt 372 über der Leiterplatte 362 angeordnet sein kann und das Chipgehäuse 160, 210 auf der Leiterplatte 362 stabilisiert.
  • Wie bei 360 und 370 dargestellt, kann der verschmälerte Abschnitt 374 auch unterschiedliche Längen aufweisen. Falls der verschmälerte Abschnitt 374 beispielsweise vollständig in das Durchgangsloch 364 einzufügen ist, kann der verschmälerte Abschnitt eine Länge ln1 aufweisen, die von etwa 200 µm bis etwa 3000 µm reicht. Falls der verschmδlerte Abschnitt 374 nur teilweise in den Hohlraum 364 einzufügen ist, kann der verschmälerte Abschnitt eine Länge ln2 aufweisen, die von etwa 20 µm bis etwa 500 µm reicht, wobei ln2 kleiner als ln1 sein kann.
  • 5 zeigt ein Verfahren 500 zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 500 kann folgende Schritte aufweisen:
    • Anordnen eines Chips über einer Chipträgeroberseite und elektrisches Verbinden des Chips mit der Chipträgeroberseite (in 510),
    • Anordnen eines elektrisch isolierenden Materials über dem Chip, wobei das elektrisch isolierende Material den Chip zumindest teilweise umgibt (in 520),
    • Bilden eines oder mehrerer elektrisch leitender Kontaktgebiete über dem elektrisch isolierenden Material, wobei das eine oder die mehreren elektrisch leitenden Kontaktgebiete elektrisch mit dem Chip verbunden werden (in 530),
    • Anordnen eines weiteren elektrisch isolierenden Materials über einer Chipträgerunterseite (in 540) und
    • Befreien eines elektrisch leitenden Kontaktgebiets auf der Chipträgerunterseite von dem weiteren elektrisch isolierenden Material (in 550).
  • 6 zeigt ein Verfahren 600 zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 600 kann folgende Schritte aufweisen:
    • Anordnen eines Chips über einer ersten Seite eines Chipträgers und elektrisches Verbinden des Chips mit der ersten Seite des Chipträgers (in 610),
    • Anordnen eines elektrisch isolierenden Materials über der ersten Seite des Chips, wobei das elektrisch isolierende Material den Chip zumindest teilweise umgibt (in 620),
    • Bilden eines oder mehrerer elektrisch leitender Kontaktgebiete über dem elektrisch isolierenden Material, wobei das eine oder die mehreren elektrisch leitenden Kontaktgebiete mit einer oder mehreren Chipkontaktstellen, die auf der ersten Seite des Chips gebildet sind, elektrisch verbunden werden (in 630), und
    • Anordnen eines weiteren elektrisch isolierenden Materials über einer zweiten Seite des Chipträgers, wobei die zweite Seite des Chipträgers in eine Richtung weist, die der Richtung entgegengesetzt ist, in welche die erste Seite des Chipträgers weist (in 640), und
    • Befreien eines elektrisch leitenden Kontaktgebiets auf der zweiten Seite des Chipträgers von dem weiteren elektrisch isolierenden Material (in 650).

Claims (3)

  1. Chipanordnung (310), welche aufweist: eine Leiterplatte (362), welche aufweist: • ein Durchgangsloch (364), das in der Leiterplatte (362) ausgebildet ist, • und ein oder mehrere Leiterplattenkontaktgebiete (366S, 366G, 366D) , die in der Nähe des Durchgangslochs (364) angeordnet sind, und ein Chipgehäuse (210, 160) mit einem Chip (104), das innerhalb des Durchgangslochs (364) angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet (366S, 366G) elektrisch mit einem oder mit mehreren elektrisch leitenden Verbindungsstrukturen (144, 146) verbunden ist, die über einer Oberseite (152) des Chipgehäuses (210, 160) ausgebildet sind und in elektrischem Kontakt mit einer Chipoberseite (122) stehen, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet (366D) elektrisch mit einer elektrisch leitenden Verbindungsstruktur (148) verbunden ist, die über einer Unterseite (154) des Chipgehäuses (210, 160) ausgebildet ist und in elektrischem Kontakt mit einer Chipunterseite (124) steht, wobei das Chipgehäuse (210, 160) ferner aufweist: • den Chip (104), der über einer Chipträgeroberseite (106) angeordnet ist und elektrisch damit verbunden ist, ein elektrisch isolierendes Material (108), das über dem Chip (104) angeordnet ist und diesen zumindest teilweise umgibt, wobei ein oder mehrere elektrisch leitende Kontaktgebiete (112) durch das elektrisch isolierende Material (108) gebildet sind, und • ein weiteres elektrisch isolierendes Material (114), das über einer Chipträgerunterseite (116) angeordnet ist, wobei ein elektrisch leitendes Kontaktgebiet (118) auf der Chipträgerunterseite (116) von dem weiteren elektrisch isolierenden Material (114) befreit ist, wobei die elektrisch leitenden Kontaktgebiete (112, 118) jeweils mit den elektrisch leitenden Verbindungsstrukturen (144, 146, 148) verbunden sind.
  2. Chipanordnung gemäß Anspruch 1, • wobei das eine oder die mehreren Leiterplattenkontaktgebiete (366S, 366G, 366D) an Kanten des Durchgangslochs (364) angeordnet sind und • das Chipgehäuse (210, 160) innerhalb des Durchgangslochs (364) angeordnet ist, so dass die Chipoberseite (122) und die Chipunterseite (124) jeweils entgegengesetzten Kanten des Durchgangslochs (364) gegenüberstehen.
  3. Chipanordnung (310), welche aufweist: eine Leiterplatte (362), welche aufweist: • ein Durchgangsloch (364), das in der Leiterplatte (362) ausgebildet ist, • und ein oder mehrere Leiterplattenkontaktgebiete (366S, 366G, 366D) , die in der Nähe des Durchgangslochs (364) angeordnet sind, und ein Chipgehäuse (210, 160) mit einem Chip (104), das innerhalb des Durchgangslochs (364) angeordnet ist, wobei mindestens ein Leiterplattenkontaktgebiet (366s, 366G) elektrisch mit einer oder mit mehreren elektrisch leitenden Verbindungsstrukturen (144, 146) verbunden ist, die über einer Oberseite (152) des Chipgehäuses (210, 160) ausgebildet sind und in elektrischem Kontakt mit einer Chipoberseite (122) stehen, und wobei mindestens ein weiteres Leiterplattenkontaktgebiet (366D) elektrisch mit einer elektrisch leitenden Verbindungsstruktur (148) verbunden ist, die über einer Unterseite (154) des Chipgehäuses (210, 160) ausgebildet ist und in elektrischem Kontakt mit einer Chipunterseite (124) steht, • wobei das eine oder die mehreren Leiterplattenkontaktgebiete (366S, 366G, 366D) an Kanten des Durchgangslochs (364) angeordnet sind und • das Chipgehäuse (210, 160) innerhalb des Durchgangslochs (364) angeordnet ist, so dass die Chipoberseite (122) und die Chipunterseite (124) jeweils entgegengesetzten Kanten des Durchgangslochs (364) gegenüberstehen.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
CN109547220B (zh) * 2018-12-14 2023-11-28 深圳和而泰智能控制股份有限公司 隔离通信电路
US20230109629A1 (en) * 2021-10-01 2023-04-06 Microchip Technology Incorporated Electronic device including interposers bonded to each other

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10357111A1 (de) * 2003-12-06 2005-07-14 Kluge, Rüdiger, Dipl. Ing. Elektronische und elektromechanische Module und eine Anordnung dieser Module
US20090072413A1 (en) * 2007-09-19 2009-03-19 Infineon Technologies Ag Semiconductor device
US20090236749A1 (en) * 2008-03-18 2009-09-24 Infineon Technologies Ag Electronic device and manufacturing thereof
US20120061819A1 (en) * 2010-09-13 2012-03-15 Ralf Siemieniec Semiconductor Module and Method for Production Thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910006706B1 (ko) * 1988-12-12 1991-08-31 삼성전자 주식회사 발광다이오드 어레이 헤드의 제조방법
US5296736A (en) * 1992-12-21 1994-03-22 Motorola, Inc. Leveled non-coplanar semiconductor die contacts
JP2809115B2 (ja) * 1993-10-13 1998-10-08 ヤマハ株式会社 半導体装置とその製造方法
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5994648A (en) * 1997-03-27 1999-11-30 Ford Motor Company Three-dimensional molded sockets for mechanical and electrical component attachment
US6636334B2 (en) * 1999-03-26 2003-10-21 Oki Electric Industry Co., Ltd. Semiconductor device having high-density packaging thereof
CN100389494C (zh) * 2002-05-23 2008-05-21 威盛电子股份有限公司 集成电路封装的制作工艺
US6946740B2 (en) 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
CN1228825C (zh) * 2003-01-30 2005-11-23 矽品精密工业股份有限公司 半导体芯片封装结构及其制造方法
CN100413067C (zh) * 2006-01-06 2008-08-20 日月光半导体制造股份有限公司 芯片封装结构与其晶圆级封装形成方法
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
US8293584B2 (en) * 2006-08-04 2012-10-23 Stats Chippac Ltd. Integrated circuit package system with filled wafer recess
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
KR100959604B1 (ko) * 2008-03-10 2010-05-27 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
US8018043B2 (en) 2008-03-10 2011-09-13 Hynix Semiconductor Inc. Semiconductor package having side walls and method for manufacturing the same
US8124449B2 (en) * 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
KR101167429B1 (ko) * 2010-10-11 2012-07-19 삼성전기주식회사 반도체 패키지의 제조방법
KR101711499B1 (ko) 2010-10-20 2017-03-13 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN102468292B (zh) * 2010-10-29 2015-02-25 万国半导体股份有限公司 一种用于直流-直流转换器的封装体结构
CN102760724B (zh) * 2011-04-29 2015-02-11 万国半导体股份有限公司 一种联合封装的功率半导体器件
CN102201449B (zh) * 2011-05-27 2013-01-09 电子科技大学 一种功率mos器件低热阻封装结构
KR101824011B1 (ko) * 2011-07-29 2018-01-31 엘지이노텍 주식회사 발광소자 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10357111A1 (de) * 2003-12-06 2005-07-14 Kluge, Rüdiger, Dipl. Ing. Elektronische und elektromechanische Module und eine Anordnung dieser Module
US20090072413A1 (en) * 2007-09-19 2009-03-19 Infineon Technologies Ag Semiconductor device
US20090236749A1 (en) * 2008-03-18 2009-09-24 Infineon Technologies Ag Electronic device and manufacturing thereof
US20120061819A1 (en) * 2010-09-13 2012-03-15 Ralf Siemieniec Semiconductor Module and Method for Production Thereof

Also Published As

Publication number Publication date
US20140001622A1 (en) 2014-01-02
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US20150097282A1 (en) 2015-04-09
CN103515336A (zh) 2014-01-15
US20180096924A1 (en) 2018-04-05
US9859198B2 (en) 2018-01-02
US10128180B2 (en) 2018-11-13

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